JP2001312328A - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
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- JP2001312328A JP2001312328A JP2000130951A JP2000130951A JP2001312328A JP 2001312328 A JP2001312328 A JP 2001312328A JP 2000130951 A JP2000130951 A JP 2000130951A JP 2000130951 A JP2000130951 A JP 2000130951A JP 2001312328 A JP2001312328 A JP 2001312328A
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Abstract
(57)【要約】
【課題】 従来のクロック信号生成回路から出力される
クロック信号からは、高調波ノイズが強く発せられるた
めに、ＦＭ周波数帯等を使用する機器に誤動作を引き起
こさせるという課題があった。 【解決手段】 クロック信号生成回路において、互いに
異なる遅延量を有する複数のインバータ列１ｉを互いに
並列に接続して構成される遅延回路２と、外部クロック
信号の１周期毎に外部クロック信号が印加される信号線
に対して遅延回路２内のいずれかのインバータ列１ｉを
選択的に接続する制御回路３と、外部クロック信号と遅
延信号との論理積をとるためのＮＡＮＤゲート５および
インバータ６とを備える。
クロック信号からは、高調波ノイズが強く発せられるた
めに、ＦＭ周波数帯等を使用する機器に誤動作を引き起
こさせるという課題があった。 【解決手段】 クロック信号生成回路において、互いに
異なる遅延量を有する複数のインバータ列１ｉを互いに
並列に接続して構成される遅延回路２と、外部クロック
信号の１周期毎に外部クロック信号が印加される信号線
に対して遅延回路２内のいずれかのインバータ列１ｉを
選択的に接続する制御回路３と、外部クロック信号と遅
延信号との論理積をとるためのＮＡＮＤゲート５および
インバータ６とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータやＡＳＩＣ(Application Specific Integrated C
ircuit)等の半導体装置から発生する高調波ノイズを抑
制可能なクロック信号生成回路に関するものである。
ュータやＡＳＩＣ(Application Specific Integrated C
ircuit)等の半導体装置から発生する高調波ノイズを抑
制可能なクロック信号生成回路に関するものである。
【０００２】
【従来の技術】図６は、従来のクロック生成回路を示す
回路図である。図６において、１０１はシステムクロッ
ク信号ｆｓｙｓを生成する電流駆動能力の大きなインバ
ータ、１０２は主にシステム外部から供給される外部ク
ロック信号Ｘｉｎの波形整形を実施するために介装され
たインバータである。これら２つのインバータ１０１，
１０２により、外部クロック信号Ｘｉｎを基にして駆動
電流の大きなシステムクロック信号ｆｓｙｓを各サブシ
ステムに供給する。
回路図である。図６において、１０１はシステムクロッ
ク信号ｆｓｙｓを生成する電流駆動能力の大きなインバ
ータ、１０２は主にシステム外部から供給される外部ク
ロック信号Ｘｉｎの波形整形を実施するために介装され
たインバータである。これら２つのインバータ１０１，
１０２により、外部クロック信号Ｘｉｎを基にして駆動
電流の大きなシステムクロック信号ｆｓｙｓを各サブシ
ステムに供給する。
【０００３】図７は、図６に示された回路により生成さ
れるシステムクロック信号ｆｓｙｓの波形を示す図であ
る。図７に示されるように、システムクロック信号ｆｓ
ｙｓの一周期Ｔにおいて、信号レベルが“Ｌ”である期
間ｔ１と信号レベルが“Ｈ”である期間ｔ２とは等しく
なっている。すなわち、従来のクロック生成回路により
生成されるクロック信号は、常に振幅、周波数およびデ
ューティー比が一定のパルス波となる。
れるシステムクロック信号ｆｓｙｓの波形を示す図であ
る。図７に示されるように、システムクロック信号ｆｓ
ｙｓの一周期Ｔにおいて、信号レベルが“Ｌ”である期
間ｔ１と信号レベルが“Ｈ”である期間ｔ２とは等しく
なっている。すなわち、従来のクロック生成回路により
生成されるクロック信号は、常に振幅、周波数およびデ
ューティー比が一定のパルス波となる。
【０００４】
【発明が解決しようとする課題】従来のクロック信号生
成回路は以上のように構成されているので、当該クロッ
ク信号生成回路から出力されるクロック信号をフーリエ
解析により周波数領域のスペクトルで表現すると、クロ
ック信号の周波数ｆ（以下、基本周波数という。）の正
弦波と、その奇数倍の周波数３ｆ，５ｆ，７ｆ，９ｆ，
…の正弦波との和として表現され、非常に狭い帯域にエ
ネルギーが集中する。したがって、このようなクロック
信号をシステム内で使用する場合には、電磁輻射等の影
響により高調波ノイズ（奇数次）が強く発せられる。例
えば、システムクロック信号の周波数が２５ＭＨｚの場
合には、７５ＭＨｚに強いノイズ（３次の高調波）が発
生する。このように、近年クロック信号の動作周波数が
高くなっているために、基本周波数の奇数倍の周波数は
ＦＭ周波数帯等に重なるので、ＦＭ周波数帯等を使用す
る機器に誤動作を引き起こさせるという課題があった。
成回路は以上のように構成されているので、当該クロッ
ク信号生成回路から出力されるクロック信号をフーリエ
解析により周波数領域のスペクトルで表現すると、クロ
ック信号の周波数ｆ（以下、基本周波数という。）の正
弦波と、その奇数倍の周波数３ｆ，５ｆ，７ｆ，９ｆ，
…の正弦波との和として表現され、非常に狭い帯域にエ
ネルギーが集中する。したがって、このようなクロック
信号をシステム内で使用する場合には、電磁輻射等の影
響により高調波ノイズ（奇数次）が強く発せられる。例
えば、システムクロック信号の周波数が２５ＭＨｚの場
合には、７５ＭＨｚに強いノイズ（３次の高調波）が発
生する。このように、近年クロック信号の動作周波数が
高くなっているために、基本周波数の奇数倍の周波数は
ＦＭ周波数帯等に重なるので、ＦＭ周波数帯等を使用す
る機器に誤動作を引き起こさせるという課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、クロック信号に含まれる高調波成
分を抑制することができるクロック信号生成回路を得る
ことを目的とする。
めになされたもので、クロック信号に含まれる高調波成
分を抑制することができるクロック信号生成回路を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るクロック
信号生成回路は、互いに異なる遅延量を有する複数の遅
延素子を互いに並列に接続して構成される遅延回路と、
外部クロック信号の１周期毎に外部クロック信号が印加
される信号線に対して遅延回路内のいずれかの遅延素子
を選択的に接続する制御回路と、外部クロック信号と制
御回路により選択された遅延素子を通って遅延させられ
たクロック信号とを入力して、立ち上がりエッジまたは
立ち下がりエッジのいずれか一方が外部クロック信号の
立ち上がりエッジまたは立ち下がりエッジに同期するシ
ステムクロック信号を出力する論理回路とを備えるよう
にしたものである。
信号生成回路は、互いに異なる遅延量を有する複数の遅
延素子を互いに並列に接続して構成される遅延回路と、
外部クロック信号の１周期毎に外部クロック信号が印加
される信号線に対して遅延回路内のいずれかの遅延素子
を選択的に接続する制御回路と、外部クロック信号と制
御回路により選択された遅延素子を通って遅延させられ
たクロック信号とを入力して、立ち上がりエッジまたは
立ち下がりエッジのいずれか一方が外部クロック信号の
立ち上がりエッジまたは立ち下がりエッジに同期するシ
ステムクロック信号を出力する論理回路とを備えるよう
にしたものである。
【０００７】この発明に係るクロック信号生成回路は、
制御回路に接続されて、外部クロック信号が印加される
信号線に対して接続される遅延回路内の遅延素子を外部
クロック信号の各周期毎に指定するデータが登録された
レジスタを備えるようにしたものである。
制御回路に接続されて、外部クロック信号が印加される
信号線に対して接続される遅延回路内の遅延素子を外部
クロック信号の各周期毎に指定するデータが登録された
レジスタを備えるようにしたものである。
【０００８】この発明に係るクロック信号生成回路は、
外部クロック信号と制御回路により選択された遅延素子
を通って遅延させられたクロック信号とを入力して、こ
れら２つの信号の論理積をシステムクロック信号として
出力する論理回路を備えるようにしたものである。
外部クロック信号と制御回路により選択された遅延素子
を通って遅延させられたクロック信号とを入力して、こ
れら２つの信号の論理積をシステムクロック信号として
出力する論理回路を備えるようにしたものである。
【０００９】この発明に係るクロック信号生成回路は、
外部クロック信号と制御回路により選択された遅延素子
を通って遅延させられたクロック信号とを入力して、こ
れら２つの信号の論理和をシステムクロック信号として
出力する論理回路を備えるようにしたものである。
外部クロック信号と制御回路により選択された遅延素子
を通って遅延させられたクロック信号とを入力して、こ
れら２つの信号の論理和をシステムクロック信号として
出力する論理回路を備えるようにしたものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
クロック信号生成回路の構成を示す回路図である。図１
において、１ｉ（ｉ＝１〜ｎ：ｎは任意の正数）はそれ
ぞれ段数が異なって互いに異なる遅延量を与えるインバ
ータ列（遅延素子）、２は段数の異なるインバータ列１
１，１２，…，１ｎを互いに並列に接続して構成される
遅延回路、３は外部クロック信号Ｘｉｎが印加される信
号線に対して遅延回路２内のいずれかのインバータ列１
ｉを選択的に接続させる制御回路、４は制御回路３にお
いて外部クロック信号Ｘｉｎの１周期毎に当該外部クロ
ック信号Ｘｉｎが印加される信号線に対していずれのイ
ンバータ列１ｉを接続するかを指示するデータが記憶さ
れるレジスタ、５は一方の入力端子に外部クロック信号
Ｘｉｎが直接入力されるとともに他方の入力端子に遅延
回路２により遅延させられたクロック信号が入力される
２入力のＮＡＮＤゲート、６はシステムクロック信号ｆ
ｓｙｓを出力する電流駆動能力の大きなインバータであ
る。ＮＡＮＤゲート５とインバータ６とにより、外部ク
ロック信号Ｘｉｎと制御回路３により選択されたインバ
ータ列１ｉを通って遅延させられたクロック信号とを入
力して、これら２つの信号の論理積をシステムクロック
信号として出力するＡＮＤ型論理回路が構成される。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
クロック信号生成回路の構成を示す回路図である。図１
において、１ｉ（ｉ＝１〜ｎ：ｎは任意の正数）はそれ
ぞれ段数が異なって互いに異なる遅延量を与えるインバ
ータ列（遅延素子）、２は段数の異なるインバータ列１
１，１２，…，１ｎを互いに並列に接続して構成される
遅延回路、３は外部クロック信号Ｘｉｎが印加される信
号線に対して遅延回路２内のいずれかのインバータ列１
ｉを選択的に接続させる制御回路、４は制御回路３にお
いて外部クロック信号Ｘｉｎの１周期毎に当該外部クロ
ック信号Ｘｉｎが印加される信号線に対していずれのイ
ンバータ列１ｉを接続するかを指示するデータが記憶さ
れるレジスタ、５は一方の入力端子に外部クロック信号
Ｘｉｎが直接入力されるとともに他方の入力端子に遅延
回路２により遅延させられたクロック信号が入力される
２入力のＮＡＮＤゲート、６はシステムクロック信号ｆ
ｓｙｓを出力する電流駆動能力の大きなインバータであ
る。ＮＡＮＤゲート５とインバータ６とにより、外部ク
ロック信号Ｘｉｎと制御回路３により選択されたインバ
ータ列１ｉを通って遅延させられたクロック信号とを入
力して、これら２つの信号の論理積をシステムクロック
信号として出力するＡＮＤ型論理回路が構成される。
【００１１】なお、遅延回路２内のそれぞれのインバー
タ列１ｉについては、入力されるクロック信号を互いに
異なる遅延量を有するように遅延させてそれぞれ出力す
るものであれば、インバータ列を構成する複数のインバ
ータに代えて、アルミパターンとＳｉ基盤との間あるい
はゲートとＳｉ基盤との間に形成される容量回路を用い
た回路構成とすることも可能である。また、制御回路３
については、外部クロック信号Ｘｉｎが印加される信号
線に対して接続されるインバータ列１ｉを周期的に順次
選択する機能を有するように構成することもできれば、
接続されるインバータ列１ｉをレジスタ４に登録された
データに基づく指定の順序で選択する機能を有するよう
に構成することもできる。
タ列１ｉについては、入力されるクロック信号を互いに
異なる遅延量を有するように遅延させてそれぞれ出力す
るものであれば、インバータ列を構成する複数のインバ
ータに代えて、アルミパターンとＳｉ基盤との間あるい
はゲートとＳｉ基盤との間に形成される容量回路を用い
た回路構成とすることも可能である。また、制御回路３
については、外部クロック信号Ｘｉｎが印加される信号
線に対して接続されるインバータ列１ｉを周期的に順次
選択する機能を有するように構成することもできれば、
接続されるインバータ列１ｉをレジスタ４に登録された
データに基づく指定の順序で選択する機能を有するよう
に構成することもできる。
【００１２】次に動作について説明する。制御回路３
は、上述したように、外部クロック信号Ｘｉｎの１周期
毎に、外部クロック信号Ｘｉｎが印加される信号線に対
して接続されるインバータ列１ｉを周期的に順次選択す
るか、あるいは外部クロック信号Ｘｉｎが印加される信
号線に対して接続されるインバータ列１ｉをレジスタ４
に登録されたデータに基づく指定の順序で選択する。そ
して、外部クロック信号Ｘｉｎと、選択されたインバー
タ列１ｉを通って遅延させられたクロック信号とがＮＡ
ＮＤゲート５に入力され、ＮＡＮＤゲート５からの出力
信号はインバータ６を介してシステムクロック信号ｆｓ
ｙｓとして各サブシステムに供給される。すなわち、Ｎ
ＡＮＤゲート５とインバータ６とから構成される回路
は、外部クロック信号Ｘｉｎと選択されたインバータ列
１ｉを通って遅延させられたクロック信号とを入力し
て、その論理積をシステムクロック信号として出力す
る。なお、制御回路３により選択されるインバータ列１
ｉの切り換えについては、後述するようにＡＮＤ型論理
回路の作用で外部クロック信号Ｘｉｎの立ち下がりエッ
ジとシステムクロック信号ｆｓｙｓの立ち下がりエッジ
とが同期することから、例えば立ち下がりエッジにおい
て両信号が共に“Ｌ”レベルとなってから所定時間経過
後に選択されるインバータ列１ｉを切り換えるように動
作させることが考えられる。
は、上述したように、外部クロック信号Ｘｉｎの１周期
毎に、外部クロック信号Ｘｉｎが印加される信号線に対
して接続されるインバータ列１ｉを周期的に順次選択す
るか、あるいは外部クロック信号Ｘｉｎが印加される信
号線に対して接続されるインバータ列１ｉをレジスタ４
に登録されたデータに基づく指定の順序で選択する。そ
して、外部クロック信号Ｘｉｎと、選択されたインバー
タ列１ｉを通って遅延させられたクロック信号とがＮＡ
ＮＤゲート５に入力され、ＮＡＮＤゲート５からの出力
信号はインバータ６を介してシステムクロック信号ｆｓ
ｙｓとして各サブシステムに供給される。すなわち、Ｎ
ＡＮＤゲート５とインバータ６とから構成される回路
は、外部クロック信号Ｘｉｎと選択されたインバータ列
１ｉを通って遅延させられたクロック信号とを入力し
て、その論理積をシステムクロック信号として出力す
る。なお、制御回路３により選択されるインバータ列１
ｉの切り換えについては、後述するようにＡＮＤ型論理
回路の作用で外部クロック信号Ｘｉｎの立ち下がりエッ
ジとシステムクロック信号ｆｓｙｓの立ち下がりエッジ
とが同期することから、例えば立ち下がりエッジにおい
て両信号が共に“Ｌ”レベルとなってから所定時間経過
後に選択されるインバータ列１ｉを切り換えるように動
作させることが考えられる。
【００１３】図２は、システムクロック信号ｆｓｙｓの
生成の一例を示すタイムチャートである。この生成例に
おいては、制御回路３が、外部クロック信号Ｘｉｎの１
周期毎に、遅延時間Ａを有するインバータ列１ｉ、遅延
時間Ｂを有するインバータ列１ｉ、および遅延時間Ｃを
有するインバータ列１ｉをこの順序で周期的に選択する
ように動作するものとする。これにより、システムクロ
ック信号ｆｓｙｓのパルス幅は、外部クロック信号の半
周期から各遅延時間をそれぞれ減じたものとなり、周期
的にＴ／２−Ａ、Ｔ／２−Ｂ、Ｔ／２−Ｃと変化する。
また、このようなパルス幅の変化に応じて、システムク
ロック信号ｆｓｙｓの周期は、周期的にＴａ（＝Ｔ−Ａ
＋Ｂ）、Ｔｂ（＝Ｔ−Ｂ＋Ｃ）、Ｔｃ（＝Ｔ−Ｃ＋Ａ）
と変化する。このように、外部クロック信号Ｘｉｎが印
加される信号線に対して接続されるインバータ列１ｉを
選択する制御回路３が、異なる複数のインバータ列１ｉ
を周期的に選択することで、パルス幅すなわちデューテ
ィー比、および周期すなわち周波数が周期的に変化する
システムクロック信号ｆｓｙｓを得ることができる。
生成の一例を示すタイムチャートである。この生成例に
おいては、制御回路３が、外部クロック信号Ｘｉｎの１
周期毎に、遅延時間Ａを有するインバータ列１ｉ、遅延
時間Ｂを有するインバータ列１ｉ、および遅延時間Ｃを
有するインバータ列１ｉをこの順序で周期的に選択する
ように動作するものとする。これにより、システムクロ
ック信号ｆｓｙｓのパルス幅は、外部クロック信号の半
周期から各遅延時間をそれぞれ減じたものとなり、周期
的にＴ／２−Ａ、Ｔ／２−Ｂ、Ｔ／２−Ｃと変化する。
また、このようなパルス幅の変化に応じて、システムク
ロック信号ｆｓｙｓの周期は、周期的にＴａ（＝Ｔ−Ａ
＋Ｂ）、Ｔｂ（＝Ｔ−Ｂ＋Ｃ）、Ｔｃ（＝Ｔ−Ｃ＋Ａ）
と変化する。このように、外部クロック信号Ｘｉｎが印
加される信号線に対して接続されるインバータ列１ｉを
選択する制御回路３が、異なる複数のインバータ列１ｉ
を周期的に選択することで、パルス幅すなわちデューテ
ィー比、および周期すなわち周波数が周期的に変化する
システムクロック信号ｆｓｙｓを得ることができる。
【００１４】このように、この発明の実施の形態１によ
るクロック信号生成回路により生成されるシステムクロ
ック信号ｆｓｙｓはデューティー比および周波数が局所
的に変化するので、従来のクロック信号生成回路により
生成されるクロック信号と比較すると、クロック信号に
含まれる高調波成分の強度（振幅）は小さくなる。
るクロック信号生成回路により生成されるシステムクロ
ック信号ｆｓｙｓはデューティー比および周波数が局所
的に変化するので、従来のクロック信号生成回路により
生成されるクロック信号と比較すると、クロック信号に
含まれる高調波成分の強度（振幅）は小さくなる。
【００１５】図３は、外部クロック信号Ｘｉｎおよびシ
ステムクロック信号ｆｓｙｓについての各高調波成分の
振幅を示す図である。図３において、システムクロック
信号ｆｓｙｓは、クロック信号の信号レベルが“Ｌ”レ
ベルである期間と“Ｈ”レベルである期間との時間比が
６：４となる１波長分の波形と、クロック信号の信号レ
ベルが“Ｌ”レベルである期間と“Ｈ”レベルである期
間との時間比が７：３となる１波長分の波形とが交互に
現れるように、インバータ列１ｉの選択を制御回路３に
より適宜実施することで得たものである。なお、図３に
おいて、９次より高い高調波成分については省略してい
る。図３から明らかなように、高調波成分の振幅のピー
ク値については、システムクロック信号ｆｓｙｓの方が
外部クロック信号Ｘｉｎよりも減少していることが分か
る。
ステムクロック信号ｆｓｙｓについての各高調波成分の
振幅を示す図である。図３において、システムクロック
信号ｆｓｙｓは、クロック信号の信号レベルが“Ｌ”レ
ベルである期間と“Ｈ”レベルである期間との時間比が
６：４となる１波長分の波形と、クロック信号の信号レ
ベルが“Ｌ”レベルである期間と“Ｈ”レベルである期
間との時間比が７：３となる１波長分の波形とが交互に
現れるように、インバータ列１ｉの選択を制御回路３に
より適宜実施することで得たものである。なお、図３に
おいて、９次より高い高調波成分については省略してい
る。図３から明らかなように、高調波成分の振幅のピー
ク値については、システムクロック信号ｆｓｙｓの方が
外部クロック信号Ｘｉｎよりも減少していることが分か
る。
【００１６】また、ＮＡＮＤゲート５およびインバータ
６から成るＡＮＤ型論理回路は、外部クロック信号Ｘｉ
ｎと遅延回路２により遅延させられたクロック信号との
論理積をとるように構成されているので、システムクロ
ック信号ｆｓｙｓの信号レベルが“Ｌ”レベルから
“Ｈ”レベルに変わる時間位置は外部クロック信号Ｘｉ
ｎに対して制御回路３により選択されたインバータ列１
ｉの遅延量だけ遅延するが、システムクロック信号ｆｓ
ｙｓの信号レベルが“Ｈ”レベルから“Ｌ”レベルに変
わる時間位置は外部クロック信号Ｘｉｎと完全に同期を
保つ。このため、システムクロック信号ｆｓｙｓを使用
するサブシステムと、従来技術で説明したように外部ク
ロック信号Ｘｉｎをそのままクロック信号として使用す
るサブシステムとがシステム内で混在する場合でも、容
易に動作の同期を取ることができる。
６から成るＡＮＤ型論理回路は、外部クロック信号Ｘｉ
ｎと遅延回路２により遅延させられたクロック信号との
論理積をとるように構成されているので、システムクロ
ック信号ｆｓｙｓの信号レベルが“Ｌ”レベルから
“Ｈ”レベルに変わる時間位置は外部クロック信号Ｘｉ
ｎに対して制御回路３により選択されたインバータ列１
ｉの遅延量だけ遅延するが、システムクロック信号ｆｓ
ｙｓの信号レベルが“Ｈ”レベルから“Ｌ”レベルに変
わる時間位置は外部クロック信号Ｘｉｎと完全に同期を
保つ。このため、システムクロック信号ｆｓｙｓを使用
するサブシステムと、従来技術で説明したように外部ク
ロック信号Ｘｉｎをそのままクロック信号として使用す
るサブシステムとがシステム内で混在する場合でも、容
易に動作の同期を取ることができる。
【００１７】以上のように、この実施の形態１によれ
ば、互いに異なる遅延量を有する複数のインバータ列１
ｉを互いに並列に接続して構成される遅延回路２と、外
部クロック信号の１周期毎に外部クロック信号Ｘｉｎが
印加される信号線に対して遅延回路２内のいずれかのイ
ンバータ列１ｉを選択的に接続する制御回路３と、外部
クロック信号Ｘｉｎと制御回路３により選択されたイン
バータ列１ｉを通って遅延させられたクロック信号とを
入力して両信号の論理積をシステムクロック信号として
出力するＡＮＤ型論理回路とを備えるように構成したの
で、各周期毎にデューティー比および周波数が変化する
システムクロック信号を得ることができるから、クロッ
ク信号に含まれる高調波成分の振幅を小さくすることが
できて、ＦＭ周波数帯等を使用する機器における誤動作
を防止することができるという効果を奏する。
ば、互いに異なる遅延量を有する複数のインバータ列１
ｉを互いに並列に接続して構成される遅延回路２と、外
部クロック信号の１周期毎に外部クロック信号Ｘｉｎが
印加される信号線に対して遅延回路２内のいずれかのイ
ンバータ列１ｉを選択的に接続する制御回路３と、外部
クロック信号Ｘｉｎと制御回路３により選択されたイン
バータ列１ｉを通って遅延させられたクロック信号とを
入力して両信号の論理積をシステムクロック信号として
出力するＡＮＤ型論理回路とを備えるように構成したの
で、各周期毎にデューティー比および周波数が変化する
システムクロック信号を得ることができるから、クロッ
ク信号に含まれる高調波成分の振幅を小さくすることが
できて、ＦＭ周波数帯等を使用する機器における誤動作
を防止することができるという効果を奏する。
【００１８】また、外部クロック信号Ｘｉｎと制御回路
３により選択されたインバータ列１ ｉを通って遅延させ
られたクロック信号とを入力して両信号の論理積をシス
テムクロック信号として出力するＡＮＤ型論理回路を備
えるように構成したので、システムクロック信号ｆｓｙ
ｓの信号レベルが“Ｈ”レベルから“Ｌ”レベルに変わ
る時間位置すなわち立ち下がりエッジは外部クロック信
号の立ち下がりエッジと完全に同期を保つことができる
から、システムクロック信号ｆｓｙｓを使用するサブシ
ステムと外部クロック信号Ｘｉｎをそのままクロック信
号として使用するサブシステムとがシステム内で混在す
る場合でも、立ち下がりエッジを基準として容易に動作
の同期をとることができるという効果を奏する。
３により選択されたインバータ列１ ｉを通って遅延させ
られたクロック信号とを入力して両信号の論理積をシス
テムクロック信号として出力するＡＮＤ型論理回路を備
えるように構成したので、システムクロック信号ｆｓｙ
ｓの信号レベルが“Ｈ”レベルから“Ｌ”レベルに変わ
る時間位置すなわち立ち下がりエッジは外部クロック信
号の立ち下がりエッジと完全に同期を保つことができる
から、システムクロック信号ｆｓｙｓを使用するサブシ
ステムと外部クロック信号Ｘｉｎをそのままクロック信
号として使用するサブシステムとがシステム内で混在す
る場合でも、立ち下がりエッジを基準として容易に動作
の同期をとることができるという効果を奏する。
【００１９】さらに、制御回路３に接続されて、外部ク
ロック信号Ｘｉｎが印加される信号線に対して接続され
る遅延回路２内のインバータ列１ｉを外部クロック信号
Ｘｉｎの各周期毎に指定するデータが登録されたレジス
タ４を備えるように構成したので、レジスタ４に登録さ
れたデータに従ってインバータ列１ｉの選択を実施する
ことができるから、出力されるシステムクロック信号ｆ
ｓｙｓのデューティー比および周波数の局所的な変化を
任意に制御することができて、クロック信号に含まれる
高調波成分のスペクトルを環境に応じて適宜設定するこ
とができるという効果を奏する。
ロック信号Ｘｉｎが印加される信号線に対して接続され
る遅延回路２内のインバータ列１ｉを外部クロック信号
Ｘｉｎの各周期毎に指定するデータが登録されたレジス
タ４を備えるように構成したので、レジスタ４に登録さ
れたデータに従ってインバータ列１ｉの選択を実施する
ことができるから、出力されるシステムクロック信号ｆ
ｓｙｓのデューティー比および周波数の局所的な変化を
任意に制御することができて、クロック信号に含まれる
高調波成分のスペクトルを環境に応じて適宜設定するこ
とができるという効果を奏する。
【００２０】実施の形態２．図４は、この発明の実施の
形態２によるクロック信号生成回路の構成を示す回路図
である。図４において、図１と同一符号は同一または相
当部分を示すのでその説明を省略する。１１は、一方の
入力端子に外部クロック信号Ｘｉｎが直接入力されると
ともに他方の入力端子に遅延回路２により遅延させられ
たクロック信号が入力される２入力のＮＯＲゲートであ
る。ＮＯＲゲート１１とインバータ６とにより、外部ク
ロック信号Ｘｉｎと制御回路３により選択されたインバ
ータ列１ｉを通って遅延させられたクロック信号とを入
力して、これら２つの信号の論理和をシステムクロック
信号として出力するＯＲ型論理回路が構成される。
形態２によるクロック信号生成回路の構成を示す回路図
である。図４において、図１と同一符号は同一または相
当部分を示すのでその説明を省略する。１１は、一方の
入力端子に外部クロック信号Ｘｉｎが直接入力されると
ともに他方の入力端子に遅延回路２により遅延させられ
たクロック信号が入力される２入力のＮＯＲゲートであ
る。ＮＯＲゲート１１とインバータ６とにより、外部ク
ロック信号Ｘｉｎと制御回路３により選択されたインバ
ータ列１ｉを通って遅延させられたクロック信号とを入
力して、これら２つの信号の論理和をシステムクロック
信号として出力するＯＲ型論理回路が構成される。
【００２１】次に動作について説明する。基本的な回路
動作については、実施の形態１と同様であるのでその説
明を省略し、ここでは具体例について説明する。図５
は、システムクロック信号ｆｓｙｓの生成の一例を示す
タイムチャートである。この生成例においては、制御回
路３が、外部クロック信号Ｘｉｎの１周期毎に、遅延時
間Ａを有するインバータ列１ ｉ、遅延時間Ｂを有するイ
ンバータ列１ｉ、および遅延時間Ｃを有するインバータ
列１ｉをこの順序で周期的に選択するように動作するも
のとする。これにより、システムクロック信号ｆｓｙｓ
のパルス幅は、外部クロック信号Ｘｉｎの半周期に各遅
延時間を加えたものとなり、周期的にＴ／２＋Ａ、Ｔ／
２＋Ｂ、Ｔ／２＋Ｃと変化する。また、このようなパル
ス幅の変化に応じて、システムクロック信号ｆｓｙｓの
周期は、周期的にＴａ（＝Ｔ＋Ｂ−Ａ）、Ｔｂ（＝Ｔ＋
Ｃ−Ｂ）、Ｔｃ（＝Ｔ＋Ａ−Ｃ）と変化する。このよう
に、外部クロック信号Ｘｉｎの１周期毎に当該外部クロ
ック信号Ｘｉｎが印加される信号線に対して接続される
インバータ列１ｉを選択する制御回路３が、異なる複数
のインバータ列１ｉを周期的に選択することで、パルス
幅すなわちデューティー比、および周期すなわち周波数
が周期的に変化するシステムクロック信号ｆｓｙｓを得
ることができる。
動作については、実施の形態１と同様であるのでその説
明を省略し、ここでは具体例について説明する。図５
は、システムクロック信号ｆｓｙｓの生成の一例を示す
タイムチャートである。この生成例においては、制御回
路３が、外部クロック信号Ｘｉｎの１周期毎に、遅延時
間Ａを有するインバータ列１ ｉ、遅延時間Ｂを有するイ
ンバータ列１ｉ、および遅延時間Ｃを有するインバータ
列１ｉをこの順序で周期的に選択するように動作するも
のとする。これにより、システムクロック信号ｆｓｙｓ
のパルス幅は、外部クロック信号Ｘｉｎの半周期に各遅
延時間を加えたものとなり、周期的にＴ／２＋Ａ、Ｔ／
２＋Ｂ、Ｔ／２＋Ｃと変化する。また、このようなパル
ス幅の変化に応じて、システムクロック信号ｆｓｙｓの
周期は、周期的にＴａ（＝Ｔ＋Ｂ−Ａ）、Ｔｂ（＝Ｔ＋
Ｃ−Ｂ）、Ｔｃ（＝Ｔ＋Ａ−Ｃ）と変化する。このよう
に、外部クロック信号Ｘｉｎの１周期毎に当該外部クロ
ック信号Ｘｉｎが印加される信号線に対して接続される
インバータ列１ｉを選択する制御回路３が、異なる複数
のインバータ列１ｉを周期的に選択することで、パルス
幅すなわちデューティー比、および周期すなわち周波数
が周期的に変化するシステムクロック信号ｆｓｙｓを得
ることができる。
【００２２】また、ＮＯＲゲート１１およびインバータ
６から成るＯＲ型論理回路は、外部クロック信号Ｘｉｎ
と遅延回路２により遅延させられたクロック信号との論
理和をとるように構成されているので、システムクロッ
ク信号ｆｓｙｓの信号レベルが“Ｈ”レベルから“Ｌ”
レベルに変わる時間位置は外部クロック信号Ｘｉｎに対
して制御回路３により選択されたインバータ列１ｉの遅
延量だけ遅延するが、システムクロック信号ｆｓｙｓの
信号レベルが“Ｌ”レベルから“Ｈ”レベルに変わる時
間位置は外部クロック信号Ｘｉｎと完全に同期を保つ。
このため、システムクロック信号ｆｓｙｓを使用するサ
ブシステムと、外部クロック信号Ｘｉｎをそのままクロ
ック信号として使用するサブシステムとがシステム内で
混在する場合でも、容易に動作の同期を取ることができ
る。
６から成るＯＲ型論理回路は、外部クロック信号Ｘｉｎ
と遅延回路２により遅延させられたクロック信号との論
理和をとるように構成されているので、システムクロッ
ク信号ｆｓｙｓの信号レベルが“Ｈ”レベルから“Ｌ”
レベルに変わる時間位置は外部クロック信号Ｘｉｎに対
して制御回路３により選択されたインバータ列１ｉの遅
延量だけ遅延するが、システムクロック信号ｆｓｙｓの
信号レベルが“Ｌ”レベルから“Ｈ”レベルに変わる時
間位置は外部クロック信号Ｘｉｎと完全に同期を保つ。
このため、システムクロック信号ｆｓｙｓを使用するサ
ブシステムと、外部クロック信号Ｘｉｎをそのままクロ
ック信号として使用するサブシステムとがシステム内で
混在する場合でも、容易に動作の同期を取ることができ
る。
【００２３】以上のように、この実施の形態２によれ
ば、システムクロック信号に含まれる高調波成分の振幅
を小さくできる点、およびシステムクロック信号に含ま
れる高調波成分のスペクトルを環境に応じて適宜設定す
ることができる点で実施の形態１と同等の効果が得られ
る。さらに、外部クロック信号Ｘｉｎと制御回路３によ
り選択されたインバータ列１ｉを通って遅延させられた
クロック信号とを入力して両信号の論理和をシステムク
ロック信号として出力するＯＲ型論理回路を備えるよう
に構成したので、システムクロック信号ｆｓｙｓの信号
レベルが“Ｌ”レベルから“Ｈ”レベルに変わる時間位
置すなわち立ち上がりエッジは外部クロック信号Ｘｉｎ
の立ち上がりエッジと完全に同期を保つことができるか
ら、システムクロック信号ｆｓｙｓを使用するサブシス
テムと外部クロック信号Ｘｉｎをそのままクロック信号
として使用するサブシステムとがシステム内で混在する
場合でも、立ち上がりエッジを基準として容易に動作の
同期をとることができるという効果を奏する。
ば、システムクロック信号に含まれる高調波成分の振幅
を小さくできる点、およびシステムクロック信号に含ま
れる高調波成分のスペクトルを環境に応じて適宜設定す
ることができる点で実施の形態１と同等の効果が得られ
る。さらに、外部クロック信号Ｘｉｎと制御回路３によ
り選択されたインバータ列１ｉを通って遅延させられた
クロック信号とを入力して両信号の論理和をシステムク
ロック信号として出力するＯＲ型論理回路を備えるよう
に構成したので、システムクロック信号ｆｓｙｓの信号
レベルが“Ｌ”レベルから“Ｈ”レベルに変わる時間位
置すなわち立ち上がりエッジは外部クロック信号Ｘｉｎ
の立ち上がりエッジと完全に同期を保つことができるか
ら、システムクロック信号ｆｓｙｓを使用するサブシス
テムと外部クロック信号Ｘｉｎをそのままクロック信号
として使用するサブシステムとがシステム内で混在する
場合でも、立ち上がりエッジを基準として容易に動作の
同期をとることができるという効果を奏する。
【００２４】
【発明の効果】以上のように、この発明によれば、互い
に異なる遅延量を有する複数の遅延素子を互いに並列に
接続して構成される遅延回路と、外部クロック信号の１
周期毎に外部クロック信号が印加される信号線に対して
遅延回路内のいずれかの遅延素子を選択的に接続する制
御回路と、外部クロック信号と制御回路により選択され
た遅延素子を通って遅延させられたクロック信号とを入
力して、立ち上がりエッジまたは立ち下がりエッジのい
ずれか一方が外部クロック信号の立ち上がりエッジまた
は立ち下がりエッジに同期するシステムクロック信号を
出力する論理回路とを備えるように構成したので、各周
期毎にデューティー比および周波数が変化するシステム
クロック信号を得ることができるから、システムクロッ
ク信号に含まれる高調波成分の振幅を小さくすることが
できて、ＦＭ周波数帯等を使用する機器における誤動作
を防止することができるという効果を奏する。また、シ
ステムクロック信号の立ち上がりエッジまたは立ち下が
りエッジのいずれか一方が外部クロック信号の立ち上が
りエッジまたは立ち下がりエッジと同期を保つことがで
きるから、システムクロック信号を使用するサブシステ
ムと外部クロック信号をそのままクロック信号として使
用するサブシステムとの間で同期をとることができると
いう効果を奏する。
に異なる遅延量を有する複数の遅延素子を互いに並列に
接続して構成される遅延回路と、外部クロック信号の１
周期毎に外部クロック信号が印加される信号線に対して
遅延回路内のいずれかの遅延素子を選択的に接続する制
御回路と、外部クロック信号と制御回路により選択され
た遅延素子を通って遅延させられたクロック信号とを入
力して、立ち上がりエッジまたは立ち下がりエッジのい
ずれか一方が外部クロック信号の立ち上がりエッジまた
は立ち下がりエッジに同期するシステムクロック信号を
出力する論理回路とを備えるように構成したので、各周
期毎にデューティー比および周波数が変化するシステム
クロック信号を得ることができるから、システムクロッ
ク信号に含まれる高調波成分の振幅を小さくすることが
できて、ＦＭ周波数帯等を使用する機器における誤動作
を防止することができるという効果を奏する。また、シ
ステムクロック信号の立ち上がりエッジまたは立ち下が
りエッジのいずれか一方が外部クロック信号の立ち上が
りエッジまたは立ち下がりエッジと同期を保つことがで
きるから、システムクロック信号を使用するサブシステ
ムと外部クロック信号をそのままクロック信号として使
用するサブシステムとの間で同期をとることができると
いう効果を奏する。
【００２５】この発明によれば、制御回路に接続され
て、外部クロック信号が印加される信号線に対して接続
される遅延回路内の遅延素子を外部クロック信号の各周
期毎に指定するデータが登録されたレジスタを備えるよ
うに構成したので、レジスタに登録されたデータに従っ
て遅延素子の選択を実施することができるから、出力さ
れるシステムクロック信号のデューティー比および周波
数の局所的な変化を任意に制御することができて、クロ
ック信号に含まれる高調波成分のスペクトルを環境に応
じて適宜設定することができるという効果を奏する。
て、外部クロック信号が印加される信号線に対して接続
される遅延回路内の遅延素子を外部クロック信号の各周
期毎に指定するデータが登録されたレジスタを備えるよ
うに構成したので、レジスタに登録されたデータに従っ
て遅延素子の選択を実施することができるから、出力さ
れるシステムクロック信号のデューティー比および周波
数の局所的な変化を任意に制御することができて、クロ
ック信号に含まれる高調波成分のスペクトルを環境に応
じて適宜設定することができるという効果を奏する。
【００２６】この発明によれば、外部クロック信号と制
御回路により選択された遅延素子を通って遅延させられ
たクロック信号とを入力して、これら２つの信号の論理
積をシステムクロック信号として出力する論理回路を備
えるように構成したので、システムクロック信号の立ち
下がりエッジが外部クロック信号の立ち下がりエッジと
完全に同期を保つことができるから、システムクロック
信号を使用するサブシステムと外部クロック信号をその
ままクロック信号として使用するサブシステムとがシス
テム内で混在する場合でも、立ち下がりエッジを基準と
して容易に動作の同期をとることができるという効果を
奏する。
御回路により選択された遅延素子を通って遅延させられ
たクロック信号とを入力して、これら２つの信号の論理
積をシステムクロック信号として出力する論理回路を備
えるように構成したので、システムクロック信号の立ち
下がりエッジが外部クロック信号の立ち下がりエッジと
完全に同期を保つことができるから、システムクロック
信号を使用するサブシステムと外部クロック信号をその
ままクロック信号として使用するサブシステムとがシス
テム内で混在する場合でも、立ち下がりエッジを基準と
して容易に動作の同期をとることができるという効果を
奏する。
【００２７】この発明によれば、外部クロック信号と制
御回路により選択された遅延素子を通って遅延させられ
たクロック信号とを入力して、これら２つの信号の論理
和をシステムクロック信号として出力する論理回路を備
えるように構成したので、システムクロック信号の立ち
上がりエッジが外部クロック信号の立ち上がりエッジと
完全に同期を保つことができるから、システムクロック
信号を使用するサブシステムと外部クロック信号をその
ままクロック信号として使用するサブシステムとがシス
テム内で混在する場合でも、立ち上がりエッジを基準と
して容易に動作の同期をとることができるという効果を
奏する。
御回路により選択された遅延素子を通って遅延させられ
たクロック信号とを入力して、これら２つの信号の論理
和をシステムクロック信号として出力する論理回路を備
えるように構成したので、システムクロック信号の立ち
上がりエッジが外部クロック信号の立ち上がりエッジと
完全に同期を保つことができるから、システムクロック
信号を使用するサブシステムと外部クロック信号をその
ままクロック信号として使用するサブシステムとがシス
テム内で混在する場合でも、立ち上がりエッジを基準と
して容易に動作の同期をとることができるという効果を
奏する。
【図１】 この発明の実施の形態１によるクロック信号
生成回路の構成を示す回路図である。
生成回路の構成を示す回路図である。
【図２】 システムクロック信号生成の一例を示す図で
ある。
ある。
【図３】 外部クロック信号およびシステムクロック信
号についての各高調波成分の振幅を示す図である。
号についての各高調波成分の振幅を示す図である。
【図４】 この発明の実施の形態２によるクロック信号
生成回路の構成を示す回路図である。
生成回路の構成を示す回路図である。
【図５】 システムクロック信号生成の一例を示す図で
ある。
ある。
【図６】 従来のクロック信号生成回路を示す回路図で
ある。
ある。
【図７】 従来のクロック信号生成回路により生成され
るクロック信号の波形を示す図である。
るクロック信号の波形を示す図である。
１ｉ（ｉ＝１〜ｎ） インバータ列（遅延素子）、２
遅延回路、３ 制御回路、４ レジスタ、５ ＮＡＮＤ
回路、６ インバータ、１１ ＮＯＲ回路。
遅延回路、３ 制御回路、４ レジスタ、５ ＮＡＮＤ
回路、６ インバータ、１１ ＮＯＲ回路。
Claims (4)
- 【請求項１】 互いに異なる遅延量を有する複数の遅延
素子を互いに並列に接続して構成される遅延回路と、 外部クロック信号の１周期毎に、該外部クロック信号が
印加される信号線に対して前記遅延回路内のいずれかの
前記遅延素子を選択的に接続する制御回路と、 前記外部クロック信号と前記制御回路により選択された
前記遅延素子を通って遅延させられたクロック信号とを
入力して、立ち上がりエッジまたは立ち下がりエッジの
いずれか一方が前記外部クロック信号の立ち上がりエッ
ジまたは立ち下がりエッジに同期するシステムクロック
信号を出力する論理回路とを備えることを特徴とするク
ロック信号生成回路。 - 【請求項２】 制御回路に接続されて、外部クロック信
号が印加される信号線に対して接続される遅延回路内の
遅延素子を前記外部クロック信号の各周期毎に指定する
データが登録されたレジスタを備えることを特徴とする
請求項１記載のクロック信号生成回路。 - 【請求項３】 外部クロック信号と、制御回路により選
択された遅延素子を通って遅延させられたクロック信号
とを入力して、これら２つの信号の論理積をシステムク
ロック信号として出力する論理回路を備えることを特徴
とする請求項１記載のクロック信号生成回路。 - 【請求項４】 外部クロック信号と、制御回路により選
択された遅延素子を通って遅延させられたクロック信号
とを入力して、これら２つの信号の論理和をシステムク
ロック信号として出力する論理回路を備えることを特徴
とする請求項１記載のクロック信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000130951A JP2001312328A (ja) | 2000-04-28 | 2000-04-28 | クロック信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000130951A JP2001312328A (ja) | 2000-04-28 | 2000-04-28 | クロック信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001312328A true JP2001312328A (ja) | 2001-11-09 |
Family
ID=18639941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000130951A Pending JP2001312328A (ja) | 2000-04-28 | 2000-04-28 | クロック信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001312328A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202724B2 (en) | 2003-11-27 | 2007-04-10 | Samsung Electronics Co., Ltd | Pulse-based flip-flop |
| US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
| US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
| US8717077B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
-
2000
- 2000-04-28 JP JP2000130951A patent/JP2001312328A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202724B2 (en) | 2003-11-27 | 2007-04-10 | Samsung Electronics Co., Ltd | Pulse-based flip-flop |
| US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
| US8717077B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| US8718574B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |