JPH04365219A - クロック・パルス整形回路 - Google Patents
クロック・パルス整形回路Info
- Publication number
- JPH04365219A JPH04365219A JP3140523A JP14052391A JPH04365219A JP H04365219 A JPH04365219 A JP H04365219A JP 3140523 A JP3140523 A JP 3140523A JP 14052391 A JP14052391 A JP 14052391A JP H04365219 A JPH04365219 A JP H04365219A
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- Japan
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- signal
- clock
- output
- outputs
- input
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- Pending
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- 238000007493 shaping process Methods 0.000 title claims abstract description 8
- 230000003111 delayed effect Effects 0.000 claims abstract description 4
- 230000000630 rising effect Effects 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はクロック・パルス整形回
路に関する。
路に関する。
【0002】
【従来の技術】一般に、クロックを入力するシステム側
には動作可能限界を示すクロック周期,クロック幅等の
電気的特性が定められており、クロック入力は、その電
気的特性を満足させて供給するため、システム側がクロ
ック・パルスを整形し使用する概念はない。
には動作可能限界を示すクロック周期,クロック幅等の
電気的特性が定められており、クロック入力は、その電
気的特性を満足させて供給するため、システム側がクロ
ック・パルスを整形し使用する概念はない。
【0003】従来のクロック入力を使用した一例の回路
図を3に、その回路動作のタイミング図を図4に示す。
図を3に、その回路動作のタイミング図を図4に示す。
【0004】図3において、Dラッチ15のラッチ信号
109は、AND回路14において、クロック106と
ラッチ制御信号107の入力に対応して生成され、Dラ
ッチ15に入力される。この時、Dラッチ15に入力さ
れるデータ信号108は、クロック106の立ち上がり
で変化している場合において、ラッチ信号109の立ち
下がりで、Dラッチ15に取り込まれる。そして、Dラ
ッチ15からはデータ信号110が出力される。
109は、AND回路14において、クロック106と
ラッチ制御信号107の入力に対応して生成され、Dラ
ッチ15に入力される。この時、Dラッチ15に入力さ
れるデータ信号108は、クロック106の立ち上がり
で変化している場合において、ラッチ信号109の立ち
下がりで、Dラッチ15に取り込まれる。そして、Dラ
ッチ15からはデータ信号110が出力される。
【0005】図(a),(b),(c),(d)および
(e)に示されるのは、この場合における動作を示すタ
イミング図であり、それぞれ、クロック106、ラッチ
制御信号107、データ信号108、ラッチ信号109
およびデータ信号110を示している。
(e)に示されるのは、この場合における動作を示すタ
イミング図であり、それぞれ、クロック106、ラッチ
制御信号107、データ信号108、ラッチ信号109
およびデータ信号110を示している。
【0006】
【発明が解決しようとする課題】上述した従来のクロッ
ク入力を使用した回路において、Dラッチに入力される
データ信号はクロック入力の立ち上がりで変化し、また
クロック入力の“H”レベル幅がDラッチのラッチ信号
“H”レベル幅と等しく、Dラッチのデータ・セットア
ップ時間が、クロック入力の“H”レベル幅より大きい
場合には、Dラッチは、ラッチ信号の立ち下がりでデー
タ信号入力を取り込むことができないため、クロック入
力の“H”レベル幅を、Dラッチのデータ・セットアッ
プ時間よりも大きくしなくてはならないという制約が課
せられる欠点がある。
ク入力を使用した回路において、Dラッチに入力される
データ信号はクロック入力の立ち上がりで変化し、また
クロック入力の“H”レベル幅がDラッチのラッチ信号
“H”レベル幅と等しく、Dラッチのデータ・セットア
ップ時間が、クロック入力の“H”レベル幅より大きい
場合には、Dラッチは、ラッチ信号の立ち下がりでデー
タ信号入力を取り込むことができないため、クロック入
力の“H”レベル幅を、Dラッチのデータ・セットアッ
プ時間よりも大きくしなくてはならないという制約が課
せられる欠点がある。
【0007】
【課題を解決するための手段】本発明のクロック・パル
ス整形回路は、所定のクロックを入力し、当該クロック
の立上りに同期して2分周される第1の分周信号を出力
する第1のフリップフロップ回路と、前記クロックを入
力し、当該クロックの立下りに同期して2分周される第
2の分周信号を出力する第2のフリップフロップ回路と
、前記第1および第2の分周信号を入力し、所定の第1
の制御信号を介して、これらの二つの分周信号を交換出
力する信号交換器と、前記信号交換器より出力される二
つの分周信号の中の一方の分周信号を、略1/2n(n
は正整数)周期宛位相が遅延される区間に対応して分離
されるn個の信号として出力するディレイ・ブロックと
、前記n個の信号を入力し、所定の第2の制御信号を介
して、その内の任意の信号を選択出力するマルチプレク
サと、前記マルチプレクサにおいて選択出力される信号
と、前記信号交換器より出力されるもう一方の分周信号
とを入力して、前記両信号の排他的論理和の反転信号と
して得られるクロックを出力するEXNOR回路と、前
記第1および第2の制御信号を出力するモード・レジス
タと、を備えて構成される。
ス整形回路は、所定のクロックを入力し、当該クロック
の立上りに同期して2分周される第1の分周信号を出力
する第1のフリップフロップ回路と、前記クロックを入
力し、当該クロックの立下りに同期して2分周される第
2の分周信号を出力する第2のフリップフロップ回路と
、前記第1および第2の分周信号を入力し、所定の第1
の制御信号を介して、これらの二つの分周信号を交換出
力する信号交換器と、前記信号交換器より出力される二
つの分周信号の中の一方の分周信号を、略1/2n(n
は正整数)周期宛位相が遅延される区間に対応して分離
されるn個の信号として出力するディレイ・ブロックと
、前記n個の信号を入力し、所定の第2の制御信号を介
して、その内の任意の信号を選択出力するマルチプレク
サと、前記マルチプレクサにおいて選択出力される信号
と、前記信号交換器より出力されるもう一方の分周信号
とを入力して、前記両信号の排他的論理和の反転信号と
して得られるクロックを出力するEXNOR回路と、前
記第1および第2の制御信号を出力するモード・レジス
タと、を備えて構成される。
【0008】なお、前記ディレイ・ブロックは、順次継
続接続される(n−1)個の遅延素子と、これらの各遅
延素子の出力端と接地点との間にそれぞれ接続される(
n−1)個の容量とを備えて形成してもよい。
続接続される(n−1)個の遅延素子と、これらの各遅
延素子の出力端と接地点との間にそれぞれ接続される(
n−1)個の容量とを備えて形成してもよい。
【0009】
【実施例】以下、本発明について、図面を参照して説明
する。
する。
【0010】図1は本発明の一実施例を示すブロック図
であり、図2は、その回路動作を示すタイミング図であ
る。
であり、図2は、その回路動作を示すタイミング図であ
る。
【0011】図1において、本実施例は、クロック10
1の立ち上りに同期した2分周回路のフリップフロップ
回路2,と、信号変換器3と、マルチプレクサ4と、E
XNOR回路5と、ディレイ素子7,8,9および容量
10,11,12を含むディレイ・ブロック6と、モー
ド・レジスタ13とを備えて構成される。また、図(a
),(b),(c),(d)および(e)は、本実施例
の動作を示すタイミング図である。
1の立ち上りに同期した2分周回路のフリップフロップ
回路2,と、信号変換器3と、マルチプレクサ4と、E
XNOR回路5と、ディレイ素子7,8,9および容量
10,11,12を含むディレイ・ブロック6と、モー
ド・レジスタ13とを備えて構成される。また、図(a
),(b),(c),(d)および(e)は、本実施例
の動作を示すタイミング図である。
【0012】図1において、クロック101(図2(a
)参照)の入力に対応して、フリップフロップ回路1か
らは2分周された出力信号102(図2(b)参照)が
出力され、フリップフロップ回路2からは同じく2分周
された出力信号102(図2(c)参照)が出力されて
、信号変換器3に入力される。信号変換器3においては
、外部より書き込み可能なモード・レジスタ13より入
力される制御信号を介して、出力信号102および10
3の一方はEXNOR回路5に入力され、もう謂方はデ
ィレイ・ブロック6に入力される。
)参照)の入力に対応して、フリップフロップ回路1か
らは2分周された出力信号102(図2(b)参照)が
出力され、フリップフロップ回路2からは同じく2分周
された出力信号102(図2(c)参照)が出力されて
、信号変換器3に入力される。信号変換器3においては
、外部より書き込み可能なモード・レジスタ13より入
力される制御信号を介して、出力信号102および10
3の一方はEXNOR回路5に入力され、もう謂方はデ
ィレイ・ブロック6に入力される。
【0013】ディレイ・ブロック6においては、入力さ
れる信号は、ディレイ素子7,8および9を介して4区
分され、1/8周期ずつ位相遅延される区間に分けられ
た4出力信号が、それぞれマルチプレクサ4に入力され
る。マルチプレクサ4においては、モード・レジスタ1
3より入力される制御信号を介して、上記4出力信号の
内の任意の一つの出力信号が、信号104として選択さ
れて出力され、EXNOR回路5に入力される。EXN
OR回路5においては、マルチプレクサ4より出力され
る前記1出力と、信号変換器3より入力される一方の出
力信号との入力に対応して、整形されたクロック信号1
05が出力される。
れる信号は、ディレイ素子7,8および9を介して4区
分され、1/8周期ずつ位相遅延される区間に分けられ
た4出力信号が、それぞれマルチプレクサ4に入力され
る。マルチプレクサ4においては、モード・レジスタ1
3より入力される制御信号を介して、上記4出力信号の
内の任意の一つの出力信号が、信号104として選択さ
れて出力され、EXNOR回路5に入力される。EXN
OR回路5においては、マルチプレクサ4より出力され
る前記1出力と、信号変換器3より入力される一方の出
力信号との入力に対応して、整形されたクロック信号1
05が出力される。
【0014】今、図2(a),(b),(c),(d)
,および(e)において、クロック101の“H”レベ
ル幅は、その周期に対して1/4の状態で、フリップフ
ロップ回路1および2に入力されており、このクロック
101の入力の立ち上りを2分周された出力信号102
と、クロック101の立ち下りを2分周された出力信号
103が信号交換器3に入力され、モード・レジスタ1
3の制御信号を介して、出力信号102がEXNOR回
路5に送出され、出力信号103がディレイ・ブロック
6に入力される場合においては、マルチプレクサ4から
出力される信号104として、モード・レジスタ13の
制御信号により、ディレイ素子8を介して出力される信
号が選択されており、従って、フリップフロップ回路2
の出力信号103が、遅延素子7および8の遅延時間に
相当する時間遅れの信号104として、EXNOR回路
5に入力される。EXNOR回路5においては、フリッ
プフロップ回路102と信号104の排他的論理和演算
を介して、クロック101の“H”レベル幅を、略々1
/2周期としたクロック105が出力される。
,および(e)において、クロック101の“H”レベ
ル幅は、その周期に対して1/4の状態で、フリップフ
ロップ回路1および2に入力されており、このクロック
101の入力の立ち上りを2分周された出力信号102
と、クロック101の立ち下りを2分周された出力信号
103が信号交換器3に入力され、モード・レジスタ1
3の制御信号を介して、出力信号102がEXNOR回
路5に送出され、出力信号103がディレイ・ブロック
6に入力される場合においては、マルチプレクサ4から
出力される信号104として、モード・レジスタ13の
制御信号により、ディレイ素子8を介して出力される信
号が選択されており、従って、フリップフロップ回路2
の出力信号103が、遅延素子7および8の遅延時間に
相当する時間遅れの信号104として、EXNOR回路
5に入力される。EXNOR回路5においては、フリッ
プフロップ回路102と信号104の排他的論理和演算
を介して、クロック101の“H”レベル幅を、略々1
/2周期としたクロック105が出力される。
【0015】
【発明の効果】以上説明したように、本発明は、クロッ
ク入力の立ち上がりと立ち下がりの、それぞれについて
2分周し、2分周された何れか一方の信号にディレイを
かけ、この信号と2分周した残り一方の信号との排他的
論理和をとることにより、パルス整形されたクロック出
力が得られ、クロック入力に制約を課することなく、シ
ステムに必要なクロック信号を得ることが出来るという
効果がある。
ク入力の立ち上がりと立ち下がりの、それぞれについて
2分周し、2分周された何れか一方の信号にディレイを
かけ、この信号と2分周した残り一方の信号との排他的
論理和をとることにより、パルス整形されたクロック出
力が得られ、クロック入力に制約を課することなく、シ
ステムに必要なクロック信号を得ることが出来るという
効果がある。
【図1】本発明の一実施例を示すブロック図である。
【図2】本実施例の動作を示すタイミング図である。
【図3】従来例を示すブロック図である。
【図4】従来例の動作を示すタイミング図である。
1,2 フリップフロップ回路
3 信号交換器
4 マルチプレクサ
5 EXNOR回路
6 マルチプレクサ
7〜9 遅延素子
10〜12 容量
13 モード・レジスタ
14 AND回路
15 Dラッチ
Claims (2)
- 【請求項1】 所定のクロックを入力し、当該クロッ
クの立上りに同期して2分周される第1の分周信号を出
力する第1のフリップフロップ回路と、前記クロックを
入力し、当該クロックの立下りに同期して2分周される
第2の分周信号を出力する第2のフリップフロップ回路
と、前記第1および第2の分周信号を入力し、所定の第
1の制御信号を介して、これらの二つの分周信号を交換
出力する信号交換器と、前記信号交換器より出力される
二つの分周信号の中の一方の分周信号を、略1/2n(
nは正整数)周期宛位相が遅延される区間に対応して分
離されるn個の信号として出力するディレイ・ブロック
と、前記n個の信号を入力し、所定の第2の制御信号を
介して、その内の任意の信号を選択出力するマルチプレ
クサと、前記マルチプレクサにおいて選択出力される信
号と、前記信号交換器より出力されるもう一方の分周信
号とを入力して、前記両信号の排他的論理和の反転信号
として得られるクロックを出力するEXNOR回路と、
前記第1および第2の制御信号を出力するモード・レジ
スタと、を備えることを特徴とするクロック・パルス整
形回路。 - 【請求項2】 前記ディレイ・ブロックが、順次継続
接続される(n−1)個の遅延素子と、これらの各遅延
素子の出力端と接地点との間にそれぞれ接続される(n
−1)個の容量とを備えて形成される請求項1記載のク
ロック・パルス整形回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3140523A JPH04365219A (ja) | 1991-06-13 | 1991-06-13 | クロック・パルス整形回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3140523A JPH04365219A (ja) | 1991-06-13 | 1991-06-13 | クロック・パルス整形回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04365219A true JPH04365219A (ja) | 1992-12-17 |
Family
ID=15270649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3140523A Pending JPH04365219A (ja) | 1991-06-13 | 1991-06-13 | クロック・パルス整形回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04365219A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5679524A (en) * | 1979-12-03 | 1981-06-30 | Mitsubishi Electric Corp | Conversion circuit for duty cycle |
JPS63215212A (ja) * | 1987-03-04 | 1988-09-07 | Nec Corp | パルス回路 |
-
1991
- 1991-06-13 JP JP3140523A patent/JPH04365219A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5679524A (en) * | 1979-12-03 | 1981-06-30 | Mitsubishi Electric Corp | Conversion circuit for duty cycle |
JPS63215212A (ja) * | 1987-03-04 | 1988-09-07 | Nec Corp | パルス回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |