JPH04365219A - クロック・パルス整形回路 - Google Patents
クロック・パルス整形回路Info
- Publication number
- JPH04365219A JPH04365219A JP3140523A JP14052391A JPH04365219A JP H04365219 A JPH04365219 A JP H04365219A JP 3140523 A JP3140523 A JP 3140523A JP 14052391 A JP14052391 A JP 14052391A JP H04365219 A JPH04365219 A JP H04365219A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- output
- outputs
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007493 shaping process Methods 0.000 title claims abstract description 8
- 230000003111 delayed effect Effects 0.000 claims abstract description 4
- 230000000630 rising effect Effects 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクロック・パルス整形回
路に関する。
路に関する。
【０００２】
【従来の技術】一般に、クロックを入力するシステム側
には動作可能限界を示すクロック周期，クロック幅等の
電気的特性が定められており、クロック入力は、その電
気的特性を満足させて供給するため、システム側がクロ
ック・パルスを整形し使用する概念はない。
には動作可能限界を示すクロック周期，クロック幅等の
電気的特性が定められており、クロック入力は、その電
気的特性を満足させて供給するため、システム側がクロ
ック・パルスを整形し使用する概念はない。
【０００３】従来のクロック入力を使用した一例の回路
図を３に、その回路動作のタイミング図を図４に示す。
図を３に、その回路動作のタイミング図を図４に示す。
【０００４】図３において、Ｄラッチ１５のラッチ信号
１０９は、ＡＮＤ回路１４において、クロック１０６と
ラッチ制御信号１０７の入力に対応して生成され、Ｄラ
ッチ１５に入力される。この時、Ｄラッチ１５に入力さ
れるデータ信号１０８は、クロック１０６の立ち上がり
で変化している場合において、ラッチ信号１０９の立ち
下がりで、Ｄラッチ１５に取り込まれる。そして、Ｄラ
ッチ１５からはデータ信号１１０が出力される。
１０９は、ＡＮＤ回路１４において、クロック１０６と
ラッチ制御信号１０７の入力に対応して生成され、Ｄラ
ッチ１５に入力される。この時、Ｄラッチ１５に入力さ
れるデータ信号１０８は、クロック１０６の立ち上がり
で変化している場合において、ラッチ信号１０９の立ち
下がりで、Ｄラッチ１５に取り込まれる。そして、Ｄラ
ッチ１５からはデータ信号１１０が出力される。
【０００５】図（ａ），（ｂ），（ｃ），（ｄ）および
（ｅ）に示されるのは、この場合における動作を示すタ
イミング図であり、それぞれ、クロック１０６、ラッチ
制御信号１０７、データ信号１０８、ラッチ信号１０９
およびデータ信号１１０を示している。
（ｅ）に示されるのは、この場合における動作を示すタ
イミング図であり、それぞれ、クロック１０６、ラッチ
制御信号１０７、データ信号１０８、ラッチ信号１０９
およびデータ信号１１０を示している。
【０００６】
【発明が解決しようとする課題】上述した従来のクロッ
ク入力を使用した回路において、Ｄラッチに入力される
データ信号はクロック入力の立ち上がりで変化し、また
クロック入力の“Ｈ”レベル幅がＤラッチのラッチ信号
“Ｈ”レベル幅と等しく、Ｄラッチのデータ・セットア
ップ時間が、クロック入力の“Ｈ”レベル幅より大きい
場合には、Ｄラッチは、ラッチ信号の立ち下がりでデー
タ信号入力を取り込むことができないため、クロック入
力の“Ｈ”レベル幅を、Ｄラッチのデータ・セットアッ
プ時間よりも大きくしなくてはならないという制約が課
せられる欠点がある。
ク入力を使用した回路において、Ｄラッチに入力される
データ信号はクロック入力の立ち上がりで変化し、また
クロック入力の“Ｈ”レベル幅がＤラッチのラッチ信号
“Ｈ”レベル幅と等しく、Ｄラッチのデータ・セットア
ップ時間が、クロック入力の“Ｈ”レベル幅より大きい
場合には、Ｄラッチは、ラッチ信号の立ち下がりでデー
タ信号入力を取り込むことができないため、クロック入
力の“Ｈ”レベル幅を、Ｄラッチのデータ・セットアッ
プ時間よりも大きくしなくてはならないという制約が課
せられる欠点がある。
【０００７】
【課題を解決するための手段】本発明のクロック・パル
ス整形回路は、所定のクロックを入力し、当該クロック
の立上りに同期して２分周される第１の分周信号を出力
する第１のフリップフロップ回路と、前記クロックを入
力し、当該クロックの立下りに同期して２分周される第
２の分周信号を出力する第２のフリップフロップ回路と
、前記第１および第２の分周信号を入力し、所定の第１
の制御信号を介して、これらの二つの分周信号を交換出
力する信号交換器と、前記信号交換器より出力される二
つの分周信号の中の一方の分周信号を、略１／２ｎ（ｎ
は正整数）周期宛位相が遅延される区間に対応して分離
されるｎ個の信号として出力するディレイ・ブロックと
、前記ｎ個の信号を入力し、所定の第２の制御信号を介
して、その内の任意の信号を選択出力するマルチプレク
サと、前記マルチプレクサにおいて選択出力される信号
と、前記信号交換器より出力されるもう一方の分周信号
とを入力して、前記両信号の排他的論理和の反転信号と
して得られるクロックを出力するＥＸＮＯＲ回路と、前
記第１および第２の制御信号を出力するモード・レジス
タと、を備えて構成される。
ス整形回路は、所定のクロックを入力し、当該クロック
の立上りに同期して２分周される第１の分周信号を出力
する第１のフリップフロップ回路と、前記クロックを入
力し、当該クロックの立下りに同期して２分周される第
２の分周信号を出力する第２のフリップフロップ回路と
、前記第１および第２の分周信号を入力し、所定の第１
の制御信号を介して、これらの二つの分周信号を交換出
力する信号交換器と、前記信号交換器より出力される二
つの分周信号の中の一方の分周信号を、略１／２ｎ（ｎ
は正整数）周期宛位相が遅延される区間に対応して分離
されるｎ個の信号として出力するディレイ・ブロックと
、前記ｎ個の信号を入力し、所定の第２の制御信号を介
して、その内の任意の信号を選択出力するマルチプレク
サと、前記マルチプレクサにおいて選択出力される信号
と、前記信号交換器より出力されるもう一方の分周信号
とを入力して、前記両信号の排他的論理和の反転信号と
して得られるクロックを出力するＥＸＮＯＲ回路と、前
記第１および第２の制御信号を出力するモード・レジス
タと、を備えて構成される。
【０００８】なお、前記ディレイ・ブロックは、順次継
続接続される（ｎ−１）個の遅延素子と、これらの各遅
延素子の出力端と接地点との間にそれぞれ接続される（
ｎ−１）個の容量とを備えて形成してもよい。
続接続される（ｎ−１）個の遅延素子と、これらの各遅
延素子の出力端と接地点との間にそれぞれ接続される（
ｎ−１）個の容量とを備えて形成してもよい。
【０００９】
【実施例】以下、本発明について、図面を参照して説明
する。
する。
【００１０】図１は本発明の一実施例を示すブロック図
であり、図２は、その回路動作を示すタイミング図であ
る。
であり、図２は、その回路動作を示すタイミング図であ
る。
【００１１】図１において、本実施例は、クロック１０
１の立ち上りに同期した２分周回路のフリップフロップ
回路２，と、信号変換器３と、マルチプレクサ４と、Ｅ
ＸＮＯＲ回路５と、ディレイ素子７，８，９および容量
１０，１１，１２を含むディレイ・ブロック６と、モー
ド・レジスタ１３とを備えて構成される。また、図（ａ
），（ｂ），（ｃ），（ｄ）および（ｅ）は、本実施例
の動作を示すタイミング図である。
１の立ち上りに同期した２分周回路のフリップフロップ
回路２，と、信号変換器３と、マルチプレクサ４と、Ｅ
ＸＮＯＲ回路５と、ディレイ素子７，８，９および容量
１０，１１，１２を含むディレイ・ブロック６と、モー
ド・レジスタ１３とを備えて構成される。また、図（ａ
），（ｂ），（ｃ），（ｄ）および（ｅ）は、本実施例
の動作を示すタイミング図である。
【００１２】図１において、クロック１０１（図２（ａ
）参照）の入力に対応して、フリップフロップ回路１か
らは２分周された出力信号１０２（図２（ｂ）参照）が
出力され、フリップフロップ回路２からは同じく２分周
された出力信号１０２（図２（ｃ）参照）が出力されて
、信号変換器３に入力される。信号変換器３においては
、外部より書き込み可能なモード・レジスタ１３より入
力される制御信号を介して、出力信号１０２および１０
３の一方はＥＸＮＯＲ回路５に入力され、もう謂方はデ
ィレイ・ブロック６に入力される。
）参照）の入力に対応して、フリップフロップ回路１か
らは２分周された出力信号１０２（図２（ｂ）参照）が
出力され、フリップフロップ回路２からは同じく２分周
された出力信号１０２（図２（ｃ）参照）が出力されて
、信号変換器３に入力される。信号変換器３においては
、外部より書き込み可能なモード・レジスタ１３より入
力される制御信号を介して、出力信号１０２および１０
３の一方はＥＸＮＯＲ回路５に入力され、もう謂方はデ
ィレイ・ブロック６に入力される。
【００１３】ディレイ・ブロック６においては、入力さ
れる信号は、ディレイ素子７，８および９を介して４区
分され、１／８周期ずつ位相遅延される区間に分けられ
た４出力信号が、それぞれマルチプレクサ４に入力され
る。マルチプレクサ４においては、モード・レジスタ１
３より入力される制御信号を介して、上記４出力信号の
内の任意の一つの出力信号が、信号１０４として選択さ
れて出力され、ＥＸＮＯＲ回路５に入力される。ＥＸＮ
ＯＲ回路５においては、マルチプレクサ４より出力され
る前記１出力と、信号変換器３より入力される一方の出
力信号との入力に対応して、整形されたクロック信号１
０５が出力される。
れる信号は、ディレイ素子７，８および９を介して４区
分され、１／８周期ずつ位相遅延される区間に分けられ
た４出力信号が、それぞれマルチプレクサ４に入力され
る。マルチプレクサ４においては、モード・レジスタ１
３より入力される制御信号を介して、上記４出力信号の
内の任意の一つの出力信号が、信号１０４として選択さ
れて出力され、ＥＸＮＯＲ回路５に入力される。ＥＸＮ
ＯＲ回路５においては、マルチプレクサ４より出力され
る前記１出力と、信号変換器３より入力される一方の出
力信号との入力に対応して、整形されたクロック信号１
０５が出力される。
【００１４】今、図２（ａ），（ｂ），（ｃ），（ｄ）
，および（ｅ）において、クロック１０１の“Ｈ”レベ
ル幅は、その周期に対して１／４の状態で、フリップフ
ロップ回路１および２に入力されており、このクロック
１０１の入力の立ち上りを２分周された出力信号１０２
と、クロック１０１の立ち下りを２分周された出力信号
１０３が信号交換器３に入力され、モード・レジスタ１
３の制御信号を介して、出力信号１０２がＥＸＮＯＲ回
路５に送出され、出力信号１０３がディレイ・ブロック
６に入力される場合においては、マルチプレクサ４から
出力される信号１０４として、モード・レジスタ１３の
制御信号により、ディレイ素子８を介して出力される信
号が選択されており、従って、フリップフロップ回路２
の出力信号１０３が、遅延素子７および８の遅延時間に
相当する時間遅れの信号１０４として、ＥＸＮＯＲ回路
５に入力される。ＥＸＮＯＲ回路５においては、フリッ
プフロップ回路１０２と信号１０４の排他的論理和演算
を介して、クロック１０１の“Ｈ”レベル幅を、略々１
／２周期としたクロック１０５が出力される。
，および（ｅ）において、クロック１０１の“Ｈ”レベ
ル幅は、その周期に対して１／４の状態で、フリップフ
ロップ回路１および２に入力されており、このクロック
１０１の入力の立ち上りを２分周された出力信号１０２
と、クロック１０１の立ち下りを２分周された出力信号
１０３が信号交換器３に入力され、モード・レジスタ１
３の制御信号を介して、出力信号１０２がＥＸＮＯＲ回
路５に送出され、出力信号１０３がディレイ・ブロック
６に入力される場合においては、マルチプレクサ４から
出力される信号１０４として、モード・レジスタ１３の
制御信号により、ディレイ素子８を介して出力される信
号が選択されており、従って、フリップフロップ回路２
の出力信号１０３が、遅延素子７および８の遅延時間に
相当する時間遅れの信号１０４として、ＥＸＮＯＲ回路
５に入力される。ＥＸＮＯＲ回路５においては、フリッ
プフロップ回路１０２と信号１０４の排他的論理和演算
を介して、クロック１０１の“Ｈ”レベル幅を、略々１
／２周期としたクロック１０５が出力される。
【００１５】
【発明の効果】以上説明したように、本発明は、クロッ
ク入力の立ち上がりと立ち下がりの、それぞれについて
２分周し、２分周された何れか一方の信号にディレイを
かけ、この信号と２分周した残り一方の信号との排他的
論理和をとることにより、パルス整形されたクロック出
力が得られ、クロック入力に制約を課することなく、シ
ステムに必要なクロック信号を得ることが出来るという
効果がある。
ク入力の立ち上がりと立ち下がりの、それぞれについて
２分周し、２分周された何れか一方の信号にディレイを
かけ、この信号と２分周した残り一方の信号との排他的
論理和をとることにより、パルス整形されたクロック出
力が得られ、クロック入力に制約を課することなく、シ
ステムに必要なクロック信号を得ることが出来るという
効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を示すタイミング図である。
【図３】従来例を示すブロック図である。
【図４】従来例の動作を示すタイミング図である。
１，２ フリップフロップ回路
３ 信号交換器
４ マルチプレクサ
５ ＥＸＮＯＲ回路
６ マルチプレクサ
７〜９ 遅延素子
１０〜１２ 容量
１３ モード・レジスタ
１４ ＡＮＤ回路
１５ Ｄラッチ
Claims (2)
- 【請求項１】 所定のクロックを入力し、当該クロッ
クの立上りに同期して２分周される第１の分周信号を出
力する第１のフリップフロップ回路と、前記クロックを
入力し、当該クロックの立下りに同期して２分周される
第２の分周信号を出力する第２のフリップフロップ回路
と、前記第１および第２の分周信号を入力し、所定の第
１の制御信号を介して、これらの二つの分周信号を交換
出力する信号交換器と、前記信号交換器より出力される
二つの分周信号の中の一方の分周信号を、略１／２ｎ（
ｎは正整数）周期宛位相が遅延される区間に対応して分
離されるｎ個の信号として出力するディレイ・ブロック
と、前記ｎ個の信号を入力し、所定の第２の制御信号を
介して、その内の任意の信号を選択出力するマルチプレ
クサと、前記マルチプレクサにおいて選択出力される信
号と、前記信号交換器より出力されるもう一方の分周信
号とを入力して、前記両信号の排他的論理和の反転信号
として得られるクロックを出力するＥＸＮＯＲ回路と、
前記第１および第２の制御信号を出力するモード・レジ
スタと、を備えることを特徴とするクロック・パルス整
形回路。 - 【請求項２】 前記ディレイ・ブロックが、順次継続
接続される（ｎ−１）個の遅延素子と、これらの各遅延
素子の出力端と接地点との間にそれぞれ接続される（ｎ
−１）個の容量とを備えて形成される請求項１記載のク
ロック・パルス整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140523A JPH04365219A (ja) | 1991-06-13 | 1991-06-13 | クロック・パルス整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140523A JPH04365219A (ja) | 1991-06-13 | 1991-06-13 | クロック・パルス整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365219A true JPH04365219A (ja) | 1992-12-17 |
Family
ID=15270649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140523A Pending JPH04365219A (ja) | 1991-06-13 | 1991-06-13 | クロック・パルス整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365219A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679524A (en) * | 1979-12-03 | 1981-06-30 | Mitsubishi Electric Corp | Conversion circuit for duty cycle |
| JPS63215212A (ja) * | 1987-03-04 | 1988-09-07 | Nec Corp | パルス回路 |
-
1991
- 1991-06-13 JP JP3140523A patent/JPH04365219A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679524A (en) * | 1979-12-03 | 1981-06-30 | Mitsubishi Electric Corp | Conversion circuit for duty cycle |
| JPS63215212A (ja) * | 1987-03-04 | 1988-09-07 | Nec Corp | パルス回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| JP2745869B2 (ja) | 可変クロック分周回路 | |
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| JPH0936714A (ja) | パルス幅変調回路 | |
| JP2002055732A (ja) | デスキュー回路を有するクロック生成器 | |
| JP2001312328A (ja) | クロック信号生成回路 | |
| JPH04365219A (ja) | クロック・パルス整形回路 | |
| JP2586712B2 (ja) | 非同期信号選択回路 | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| JP2655509B2 (ja) | シリアル／パラレル変換回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPS61243527A (ja) | ビツトバツフア回路 | |
| JPH0277914A (ja) | 多相クロック発生回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| JPH0738398A (ja) | クロック切替回路 | |
| SU1723655A1 (ru) | Генератор импульсов | |
| JPH0485796A (ja) | シフトパス制御回路 | |
| JPH06112784A (ja) | パルス発生回路 | |
| JPH04196710A (ja) | デジタル信号遅延回路 | |
| JPH0756651A (ja) | クロック発生回路 | |
| JPH1084277A (ja) | クロック生成回路 | |
| JPH0344212A (ja) | 論理パス多重化方式 | |
| JPH08204524A (ja) | クロック位相制御回路とこれを用いたデジタル信号処理回路 | |
| JPH0645891A (ja) | パルス整形回路およびそれを利用した可変分周器システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |