JPH04196710A - デジタル信号遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はパルス、データなどのデジタル信号をクロック
周期Ｔの整数倍の時間遅延し、遅延時間を可変調整する
デジタル信号遅延回路に関する。

従来の技術 近年、デジタル信号処理によりる信号遅延回路が広く利
用される。以下、従来のデジタル信号遅延回路について
、図面を参照しながら説明する。

第３図および第４図は従来のデジタル信号遅延回路の構
成を示すブロック図である。

第３図はシフトレジスタとマルチプレクサを用いた従来
のデジタル信号遅延回路のブロック図である。図におい
て、１〜１５はＤフリップフロップ、１６は１６個の信
号と入力するマルチプレクサである。Ｄフリ、ツブフロ
ップ１〜１５を直列接続してシフトレジスタを構成して
おり、各Ｄフリップフロップにはクロック（図示せず）
が供給さレテいる。各Ｄフリップフロップの出力から入
力パルスＰＯを１ないし１５クロツク分遅延したパルス
Ｐ１〜Ｐ１５が得られ、パルスＰＯ−Ｐ１５はマルチプ
レクサ１６に人力される。マルチプレクサ１６ではパル
スＰＯ−Ｐ１５を切り換えることによす、入力パルスＰ
ＯをＯないし１５クロツク遅延したパルス出力Ｐ１６が
得られる。マルチプレクサのセレクト端子（図示せず）
の設定を変えることによって遅延時間をＯないし１５ク
ロツクの範囲で所望する時間に設定することができる。

第４図はＲＡＭを用いた従来のデジタル信号遅延回路の
構成を示すブロック図および動作を示すタイミングチャ
ートである。図（Ａ）において、２０はコンパレータ、
２ｉはカウンタ、２２はＲＡＭ１２３はインバータ、２
４と２５はＤフリップフロップである。また、第４図（
Ｂ）において、ＣＬＫはクロック、Ｒはリセットパルス
、Ａはアドレス、ＰＯは入力パルス、ＰｌはＲＡＭ２２
の出力、Ｐ２．Ｐ３はＤフリップフロップ２４．２５の
出力である。

以下、その動作を説明する。カウンタ２ｉは（Ｎ＋１）
進カウンタとして動作しており、クロックＣＬＫの立ち
上がりに同期してＯ−Ｎまでのカウントを行い、アドレ
スＡをＲＡＭｌ０のアドレス端子ＡＤＨに供給する。

コンパレータ２０は、カウンタ２ｉのリセットパルスＲ
を発生するリセット回路であり、アドレスＡと比較入力
“Ｎ”を比較し、アドレスＡが“Ｎ”となったとき“Ｌ
”となるリセットパルスＲを発生する。リセットパルス
Ｒはカウンタ２ｉのリセット端子Ｒに入力され、クロッ
クＣＬＫの立ち上がりに同期してカウンタ２ｉはリセッ
トされる。

ＲＡＭ２２では、周期的に入力される０〜Ｎのアドレス
に従ってパルスＰＯの書き込み、読み出しが行われ、入
力パルスＰＯの遅延が行われる。

ＲＡＭ２２にあるアドレスが入力されたとき、前のカウ
ント周期でそのアドレスに書き込まれたパルスを読み出
したのち、現在入力されているパルスの書き込みが行わ
れる。アドレスが入力される毎に以上の動作を繰り返す
ことにより、ＲＡＭ２２は入力パルスＰＯを（Ｎ＋１）
クロック遅延したパルスＰ１をデータ出力端子Ｄｏより
出力する。

パルスＰ１はデータ出力端子ＤＯより直接得られる信号
であるため、ＲＡＭ２２の読み出しによる時間遅れや、
書き込み動作による不定信号を含んでいる。このためＤ
フリップフロップ２４でクロックＣＬＫの立ち下がりで
ラッチして書き込みによる不定信号を除去し、Ｄフリッ
プフロップ２５でクロックＣＬＫの立ち上がりでラッチ
して、クロックＣＬＫの立ち上がりに同期したパルスＰ
３を発生する。

パルスＰ３はＰｌに対して１クロツク遅れるため、入力
パルスＰＯに対して（Ｎ＋２）クロック遅延された信号
となる。コンパレータ２０の比較入力“Ｎ”の設定値を
変えることにより、カウンタ２ｉのカウント周期を変化
させ、パルスの遅延時間を変えることができる。

発明が解決しようとする課題 このような従来のシフトレジスタとマルチプレクサを用
いたデジタル信号遅延回路（第３図）では、シフトレジ
スタの全出力をマルチプレクサで切り換えるため、シフ
トレジスタの段数を増やし遅延時間を大きくするにつれ
て多入力のマルチプレクサが必要となり回路規模が大き
くなるという問題点を有していた。

また、従来のＲＡＭを用いたデジタル信号遅延回路（第
４図）は、数百クロック以上の大きな遅延時間が必要な
場合には、ＲＡＭ１ビツトあたりの回路規模が小さいた
め、シフトレジスタ構成と比較して小さな回路規模で構
成できる。しかし数十クロック程度の小さな遅延時間の
デジタル信号遅延回路を構成する場合には、ＲＡＭのメ
モリセル以外の周辺回路（アドレスデコーダなど）およ
びアドレスを発生する制御回路の占める割合が大きくな
り、シフトレジスタ構成と比較して回路規模が大きくな
ってしまうという問題点を有していた。

本発明は上記課題を解決するもので、遅延時間が数十ク
ロック程度のデジタル信号遅延回路を構成する際に、シ
フトレジスタとマルチプレクサを用いたデジタル信号遅
延回路においてマルチプレクサの回路規模を削減したデ
ジタル信号遅延回路を提供することを目的とする。

課題を解決するための手段 本発明は上記の目的を達成するために、第１の手段のデ
ジタル信号遅延回路は、周期Ｔのクロックで駆動される
ｍ×ｎ個のシフトレジスタを直列に接続して信号を入力
し、その入力とｎ個ごとの出力のいずれか一つをマルチ
プレクサにより選択して０またはｎ×Ｔの倍数のｍ通り
の遅延時間を有する信号を出力する遅延回路を構成し、
前記構成のＩ×Ｔの倍数の遅延回路とｎ×Ｔの倍数の遅
延回路を直列に接続して一つの遅延回路を構成し、それ
ぞれ倍数をそれぞれのマルチプレクサの選択条件で切り
替えて所望の遅延時間の信号を出力するデジタル信号遅
延回路とし、 第２の手段のデジタル信号遅延回路は、複数個の遅延回
路を直列に接続して備え、ｉ個目の前記遅延回路は周期
Ｔのクロックで駆動されるシフトレジスタをｉ個直列に
接続した１段シフトレジスタに信号を入力し、前記入力
とその出力のいずれか一つをマルチプレクサにより選択
してＯまたは２ｉなる２通りの遅延時間の信号を出力す
るものとし、前記各遅延回路における遅延時間を各マル
チプレクサの選択条件で切り替えて所望の遅延時間の信
号を出力するデジタル信号遅延回路とする。

作用 本発明は以上の構成により、第１の手段において遅延回
路が０からｍ×ｎ×ＴまでのｎＴの倍数の遅延時間を発
生する。ｎの異なる遅延回路により、たとえば、ｎ＝１
でＴの倍数の遅延回路を構成して０から４までの遅延時
間を発生し、ｎ＝５で５Ｔの倍数の遅延回路を構成して
０または５゜１０．１５．　　・・・の遅延時間を発生
し、これらの組合せで所望の遅延時間を発生する。

また、第２の手段において、ｉ番目の遅延回路がＯまた
は２ｉの遅延時間を発生し、０またはＴ。

０または２Ｔ、０または４Ｔ、　　・・・なる遅延時間
の組合せで所望の遅延時間を発生する。

実施例 以下、本発明の第１の手段の一実施例のデジタル信号遅
延回路について図面を参照しながら説明する。第１図は
本発明の第１の手段の一実施例のデジタル信号遅延回路
の構成を示すブロック図である。図に示した実施例はｍ
　”　５＋　　ｎ　＝　１とするＴの倍数の遅延回路で
０から５までの遅延時間を発生し、ｍ＝２＋　　ｎ＝５
なる５×Ｔの倍数の遅延回路を構成して０，５×Ｔ、　
　ｌ０×Ｔの遅延時間を発生する。前記二つの遅延回路
を直列に接続して０から１５ＴまでＴごとの遅延を発生
する場合の構成を示す。

図おいて３０〜３４はＤフリップフロップ、３５は６人
力のマルチプレクサ、３６と３７はそれぞれＤフリップ
フロップを５偏置列接続したシフトレジスタ、３８は３
人力のマルチプレクサであり、Ｄフリップフロップ３０
〜３４、シフトレジスタ３６および３７にはクロック（
図示せず）が供給されている。

このデジタル信号遅延回路はＤフリップフロ・ノブ３０
〜３４、マルチプレクサ３５からなる遅延回路Ａとシフ
トレジスタ３６．３７およびマルチプレクサ３８からな
る遅延回路Ｂを直列接続して構成されている。

遅延回路Ａでは、Ｄフリップフロップ３０〜３４を直列
接続して入力パルスＰＯをＴ〜５Ｔ遅延したパルスＰ１
〜Ｐ５を発生し、入力パルスＰＯおよび遅延パルスＰ１
〜Ｐ５をマルチプレクサ３５で切り換えることにより、
入力パルスＰＯを単位遅延時間がＴでＯ〜５Ｔ遅延した
パルスＰ６を発生する。

また、遅延回路Ｂはシフトレジスタ３６と３７によりそ
れぞれパルスＰ６を５Ｔと１０Ｔ遅延したパルスＰ７と
Ｐ８を発生し、パルスＰ６．Ｐ７およびＰ８をマルチプ
レクサ３８で切り換えることにより、パルスＰ６をＯと
５ＴとＬＯＴ遅延したパルスＰ９を発生する。

このように、このデジタル信号遅延回路は、マルチプレ
クサ３５と３８の設定により遅延回路Ａ。

Ｂの遅延時間を組み合わせて、入力パルスＰＯを０〜１
５Ｔ遅延することができる。

以上のように本発明の第１の手段の実施例のデジタル信
号遅延回路によれば、周期Ｔのクロックで駆動されるｍ
×ｎ個のシフトレジスタを直列に接続して信号を入力し
、その入力とｎ個ごとの出力のいずれか一つをマルチプ
レクサにより選択して０またはｎ×Ｔの倍数のｍ通りの
遅延時間を有する信号を出力する遅延回路を構成し、前
記構成のＩ×Ｔの倍数の遅延回路とｎ×Ｔの倍数の遅延
回路を直列に接続して一つの遅延回路を構成し、それぞ
れの倍数をそれぞれのマルチプレクサの選択条件で切り
替えて所望の遅延時間の信号を出力するデジタル信号遅
延回路とし、従来１６人力のマルチプレクサが必要であ
ったのに対し、本実施例では３人力のマルチプレクサで
構成でき、回路規模を簡単にできる。

以下、本発明の第２の手段の一実施例のデジタル信号遅
延回路について図面を参照しながら説明する。第２図は
本発明の第２の手段の一実施例のデジタル信号遅延回路
の構成を示すブロック図である。

図において、４０はＤフリップフロップ、４２はＤフリ
ップフロップを２個直列接続したシフトレジスタ、４４
はＤフリップフロップを４個直列接続したシフトレジス
タ、４６はＤフリップフロップを８個直列接続したシフ
トレジスタ、４１゜４３．４５および４７はそれぞれ２
人力のマルチプレクサであり、Ｄフリップフロップ４０
．　　シフトレジスタ４２，４４および４６にはクロッ
ク（図示せず）が供給されている。

このデジタル信号遅延回路はＤフリップフロップ４０と
マルチプレクサ４１からなる遅延回路Ａ１シフトレジス
タ４２とマルチプレクサ４３からなる遅延回路Ｂ１　　
シフトレジスタ４４とマルチプレクサ４５からなる遅延
回路Ｃ１シフトレジスタ４６とマルチプレクサ４７から
なる遅延回路りを直列接続して構成されている。

遅延回路ＡはＤフリップフロップ４０で入力パルスＰＯ
をＴだけ遅延したパルスＰ１を発生し、マルチプレクサ
４１で入力パルスＰＯとパルスＰ１を切り換えて入力パ
ルスＰＯをＯあるいはＴだけ遅延したパルスＰ２を発生
する。

遅延回路Ｂはシフトレジスタ４２でパルスＰ２を２Ｔだ
け遅延したパルスＰ３を発生し、マルチプレクサ４３で
パルスＰ２とＰ３を切り換えてパルスＰ２をＯあるいは
２Ｔだけ遅延したパルスＰ４を発生する。

遅延回路Ｃはシフトレジスタ４４でパルスＰ４を４Ｔだ
け遅延したパルスＰ５を発生し、マルチプレクサ４５で
パルスＰ４とＰ５を切り換えてパルスＰ４を０あるいは
４Ｔだけ遅延したパルスＰ６を発生する。

遅を回路りはシフトレジスタ４６でパルスＰ６を８Ｔだ
け遅延したパルスＰ７を発生し、マルチプレクサ４７で
パルスＰ６とＰ７を切り換えてパルスＰ６を０あるいは
８Ｔだけ遅延したパルスＰ８を発生する。

したがってこのデジタル信号遅延回路は、マルチプレク
サ４１，４３．４５および４７のセレクト端子（図示せ
ず）の設定により遅延回路Ａ−Ｄの遅延時間を組み合わ
せて、入力ＰＯパルスを０〜１５Ｔ遅延することができ
る。

本実施例では２人力のマルチプレクサを４個用いてＯ〜
１５Ｔ遅延が可能なデジタル信号遅延回路を構成でき、
従来例と比較してマルチプレクサの回路規模を削減する
ことができる。

このように第２の手段の実施例のデジタル信号遅延回路
によれば、２ｉ段のシフトレジスタの入力または出力の
うちいずれか一方の信号を選択して０または２ｉ段の遅
延を行う遅延回路を直列接続してデジタル信号遅延回路
を構成することにより、マルチプレクサは２人力のマル
チプレクサで構成できるので、大幅に回路規模を削減す
ることができる。

なお、実施例では入力としてパルスを用いて説明したが
、ｎビットのデータを遅延する場合には、シフトレジス
タ、マルチプレクサをｎビット構成とすればよい。

また、実施例では各段の遅延回路のマルチプレクサの出
力を直接、次段のマルチプレクサに入力しているためマ
ルチプレクサの遅延時間が累積し、この累積遅延時間が
クロック周期Ｔを越えた場合には誤動作が発生する。こ
れを避けるためには適当な間隔でマルチプレクサの直後
にＤフリップフロップを挿入し、マルチプレクサの遅延
時間が累積しないようにすることができる。ただし、Ｄ
フリップフロップを挿入した分だけ遅延時間にオフセッ
トが生じる。

発明の効果 以上の実施例から明らかなように、本発明は課題解決の
第１の手段として、周期Ｔのクロックで駆動されるｍ×
ｎ個のシフトレジスタを直列に接続して信号を入力し、
その入力とｎ個ごとの出力のいずれか一つをマルチプレ
クサにより選択して０またはｎ×Ｔの倍数のｍ通りの遅
延時間を有する信号を出力する遅延回路を構成し、前記
構成のＩ×Ｔの倍数の遅延回路とｎ×Ｔの倍数の遅延回
路を直列に接続して一つの遅延回路を構成し、それぞれ
の倍数をそれぞれのマルチプレクサの選択条件で切り替
えて所望の遅延時間の信号を出力するデジタル信号遅延
回路とし、 また、課題解決の第２の手段として、複数個の遅延回路
を直列に接続して備え、ｉ個目の前記遅゛延回路は周期
Ｔのクロックで駆動されるシフトレジスタをｉ個直列に
接続した１段シフトレジスタに信号を入力し、前記入力
とその出力のいずれか一つをマルチプレクサにより選択
して、０または２；なる２通りの遅延時間の信号を出力
するものとし、前記各遅延回路における遅延時間を各マ
ルチプレクサの選択条件で切り替えて所望の遅延時間の
信号を出力するデジタル信号遅延回路とすることにより
、マルチプレクサの入力数を低減して回路規模を簡単に
することができる。

【図面の簡単な説明】

第１図は本発明の第１の手段のデジタル信号遅延回路の
構成を示すブロック図、第２図は本発明の第２の手段の
デジタル信号遅延回路の構成を示すブロック図、第３図
は従来のデジタル信号遅延回路の構成を示すブロック図
、第４図は従来の他のデジタル信号遅延回路の構成を示
すブロック図と動作を示すタイミングチャートである。 ３０〜３７・・・シフトレジスタ、　　３５．３８・・
・マルチプレクサ、　　３９・・・０またはＴの倍数の
遅延回路、　　４０・・・０またはｎ×Ｔの倍数の遅延
回路、Ｐａ・・・信号入力、ＰＬｌ・・・信号出力。 代理人の氏名　弁理士　小蝦治　明　ほか２名第４図 （Ａ） Ｐ５□→！］−

Claims (2)

【特許請求の範囲】
1. （１）周期Ｔのクロックで駆動させるｍ×ｎ個のシフト
   レジスタを直列に接続して信号を入力し、その入力とｎ
   個ごとの出力のいずれかひとつをマルチプレクサにより
   選択して０またはｎ×Ｔの倍数のｍ通りの遅延時間を有
   する信号を出力する遅延回路を構成し、前記構成の１×
   Ｔの倍数の遅延回路とｎ×Ｔの倍数の遅延回路を直列に
   接続して一つの遅延回路を構成し、それぞれの倍数をそ
   れぞれのマルチプレクサの選択条件で切り替えて所望の
   遅延時間の信号を出力するようにしてなるデジタル信号
   遅延回路。
2. （２）複数個の遅延回路を直列に接続して備え、ｉ個め
   の前記遅延回路は周期Ｔのクロックで駆動されるシフト
   レジスタをｉ個直列に接続したｉ段シフトレジスタに信
   号を入力し、前記入力とその出力のいずれか一つをマル
   チプレクサにより選択して０または２＾ｉなる２通りの
   遅延時間の信号を出力するものとし、前記各遅延回路に
   おける遅延時間を各マルチプレクサの選択条件で切り替
   えて所望の遅延時間の信号を出力するようにしてなるデ
   ジタル信号遅延回路。