JPH07122992A - バスドライバ - Google Patents
バスドライバInfo
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- JPH07122992A JPH07122992A JP5266821A JP26682193A JPH07122992A JP H07122992 A JPH07122992 A JP H07122992A JP 5266821 A JP5266821 A JP 5266821A JP 26682193 A JP26682193 A JP 26682193A JP H07122992 A JPH07122992 A JP H07122992A
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Abstract
(57)【要約】
【目的】遅延時間を多段階に調節することが可能な遅延
回路を用いることによって、信号のスルーレートを多段
階に調節可能とする。 【構成】遅延回路は、複数の遅延ブロックで構成され
る。遅延ブロックは、遅延素子と、この遅延素子の出力
信号と遅延素子をバイパスした信号のいずれかを選択す
るセレクタで構成される。各遅延ブロックの遅延時間は
異なるように構成されている。このため、外部選択信号
の組み合わせで、様々な遅延時間の遅延信号を得ること
ができる。この遅延信号と、入力信号を出力回路で重ね
合わせることによって、スルーレートを多段階に調節す
ることができる。
回路を用いることによって、信号のスルーレートを多段
階に調節可能とする。 【構成】遅延回路は、複数の遅延ブロックで構成され
る。遅延ブロックは、遅延素子と、この遅延素子の出力
信号と遅延素子をバイパスした信号のいずれかを選択す
るセレクタで構成される。各遅延ブロックの遅延時間は
異なるように構成されている。このため、外部選択信号
の組み合わせで、様々な遅延時間の遅延信号を得ること
ができる。この遅延信号と、入力信号を出力回路で重ね
合わせることによって、スルーレートを多段階に調節す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明はバスドライバに関し、特
にスルーレートの調節機能を有するバスドライバに関す
る。
にスルーレートの調節機能を有するバスドライバに関す
る。
【０００２】
【従来の技術】高速な信号伝達のためには、信号のスル
ーレートを調節することが必要である。信号のスルーレ
ートを調節可能とする従来技術の一例は、特開平２−１
２２７２５号に記載されている。この文献に記載された
半導体装置では、コントロール端子３３と、このコント
ロール端子に接続されたＮチャンネルトランジスタ２６
およびＰチャンネルトランジスタ２７によってスルーレ
ートが調節される。具体的には、コントロール端子に高
電位（Ｈ）の電圧を付加した場合、Ｎチャンネルトラン
ジスタ２６およびＰチャンネルトランジスタ２７がオン
する。これによって、インバータ３０のＮチャンネルが
強化され、Ｐチャンネルトランジスタ２２のゲートが低
電位Ｌへ高速に反転できるようになる。また同時に、イ
ンバータ３１が高電位Ｈ側に強化され、出力端子２３を
低電位Ｌへ高速に反転できるようになる。以上のように
して、この従来技術では、出力バッファのスルーレート
を調節するとしている。
ーレートを調節することが必要である。信号のスルーレ
ートを調節可能とする従来技術の一例は、特開平２−１
２２７２５号に記載されている。この文献に記載された
半導体装置では、コントロール端子３３と、このコント
ロール端子に接続されたＮチャンネルトランジスタ２６
およびＰチャンネルトランジスタ２７によってスルーレ
ートが調節される。具体的には、コントロール端子に高
電位（Ｈ）の電圧を付加した場合、Ｎチャンネルトラン
ジスタ２６およびＰチャンネルトランジスタ２７がオン
する。これによって、インバータ３０のＮチャンネルが
強化され、Ｐチャンネルトランジスタ２２のゲートが低
電位Ｌへ高速に反転できるようになる。また同時に、イ
ンバータ３１が高電位Ｈ側に強化され、出力端子２３を
低電位Ｌへ高速に反転できるようになる。以上のように
して、この従来技術では、出力バッファのスルーレート
を調節するとしている。
【０００３】
【発明が解決しようとする課題】このような従来技術で
は、スルーレートを２段階でしか調節できなかった。こ
のため、最適なスルーレートを得るためには、適用され
る装置応じて設計を変更しなくてはならなかった。この
ため、スルーレートを多段階で調節可能とするバスドラ
イバの開発が望まれていた。
は、スルーレートを２段階でしか調節できなかった。こ
のため、最適なスルーレートを得るためには、適用され
る装置応じて設計を変更しなくてはならなかった。この
ため、スルーレートを多段階で調節可能とするバスドラ
イバの開発が望まれていた。
【０００４】
【課題を解決するための手段】上述の課題を解決するた
め本発明のバスドライバは、入力信号が入力される入力
端子と、この入力端子からの入力信号を複数の遅延時間
のうち指定された遅延時間だけ遅延した遅延信号を出力
する遅延回路と、前記入力端子からの前記入力信号と前
記遅延回路からの前記遅延信号とを重ね合わせた出力信
号を出力する出力回路と、この出力回路からの出力信号
を出力する出力端子とを含む。
め本発明のバスドライバは、入力信号が入力される入力
端子と、この入力端子からの入力信号を複数の遅延時間
のうち指定された遅延時間だけ遅延した遅延信号を出力
する遅延回路と、前記入力端子からの前記入力信号と前
記遅延回路からの前記遅延信号とを重ね合わせた出力信
号を出力する出力回路と、この出力回路からの出力信号
を出力する出力端子とを含む。
【０００５】
【実施例】次に本発明の第１の実施例について図面を参
照して説明する。
照して説明する。
【０００６】図１を参照すると、本実施例のバスドライ
バは、入力端子３と、この入力端子３に与えられた入力
信号ＩＮを遅延した遅延信号を発生する遅延回路１と、
入力信号ＩＮと遅延信号とを重ね合わせる出力回路２と
で構成される。
バは、入力端子３と、この入力端子３に与えられた入力
信号ＩＮを遅延した遅延信号を発生する遅延回路１と、
入力信号ＩＮと遅延信号とを重ね合わせる出力回路２と
で構成される。
【０００７】遅延回路１は、遅延素子Ｇ１と、遅延ブロ
ックＢ１〜Ｂ３と、セレクタＳ１とで構成される。
ックＢ１〜Ｂ３と、セレクタＳ１とで構成される。
【０００８】遅延ブロックＢ１は、遅延素子Ｇ２と、こ
の遅延素子Ｇ２の出力する信号と遅延素子Ｇ２をバイパ
スした信号とのいずれか一方を選択出力するセレクタＳ
１とで構成される。セレクタＳ１が選択すべき信号は、
外部選択信号ＳＳ１によって指定される。外部選択信号
ＳＳ１が低電圧＝Ｌのとき、セレクタＳ１は遅延素子Ｇ
２をバイパスした信号を、ＳＳ１が高電圧＝Ｈのとき遅
延素子Ｇ２の出力を、それぞれ選択出力する。
の遅延素子Ｇ２の出力する信号と遅延素子Ｇ２をバイパ
スした信号とのいずれか一方を選択出力するセレクタＳ
１とで構成される。セレクタＳ１が選択すべき信号は、
外部選択信号ＳＳ１によって指定される。外部選択信号
ＳＳ１が低電圧＝Ｌのとき、セレクタＳ１は遅延素子Ｇ
２をバイパスした信号を、ＳＳ１が高電圧＝Ｈのとき遅
延素子Ｇ２の出力を、それぞれ選択出力する。
【０００９】遅延ブロックＢ２は、遅延素子Ｇ３および
Ｇ４と、セレクタＳ２とで構成される。遅延ブロックＢ
２も遅延ブロックＢ１と同様の構成を有する。ただし、
遅延素子Ｇ２の代わりに、遅延素子Ｇ２と同様の特性を
持つ２つの遅延素子Ｇ３およびＧ４とを有する。遅延素
子Ｇ３およびＧ４は直列に接続されている。このため、
遅延ブロックＢ２は、遅延ブロックＢ１の２倍の遅延時
間を有する。
Ｇ４と、セレクタＳ２とで構成される。遅延ブロックＢ
２も遅延ブロックＢ１と同様の構成を有する。ただし、
遅延素子Ｇ２の代わりに、遅延素子Ｇ２と同様の特性を
持つ２つの遅延素子Ｇ３およびＧ４とを有する。遅延素
子Ｇ３およびＧ４は直列に接続されている。このため、
遅延ブロックＢ２は、遅延ブロックＢ１の２倍の遅延時
間を有する。
【００１０】遅延ブロックＢ３は、遅延素子Ｇ５〜Ｇ８
と、セレクタＳ３とで構成される。遅延ブロックＢ３も
遅延ブロックＢ１と同様の構成を有する。遅延ブロック
Ｂ３は、４つの遅延素子Ｇ５〜Ｇ８を有する。このた
め、遅延ブロックＢ３は遅延ブロックＢ１の４倍の遅延
時間を有する。
と、セレクタＳ３とで構成される。遅延ブロックＢ３も
遅延ブロックＢ１と同様の構成を有する。遅延ブロック
Ｂ３は、４つの遅延素子Ｇ５〜Ｇ８を有する。このた
め、遅延ブロックＢ３は遅延ブロックＢ１の４倍の遅延
時間を有する。
【００１１】出力回路２は、２つのＮＰＮトランジスタ
Ｇ９およびＧ１０により構成される。ＮＰＮトランジス
タＧ９のベースは入力端子３に、エミッタはグランド
に、コレクタは出力端子４に、それぞれ接続される。Ｎ
ＰＮトランジスタＧ１０のベースは遅延回路１の出力
に、エミッタはグランドに、コレクタは出力端子ＯＵＴ
に接続される。これによって、入力端子３に入力された
入力信号ＩＮと、遅延回路で遅延された遅延信号とが重
ね合わさって出力端子４から出力される。
Ｇ９およびＧ１０により構成される。ＮＰＮトランジス
タＧ９のベースは入力端子３に、エミッタはグランド
に、コレクタは出力端子４に、それぞれ接続される。Ｎ
ＰＮトランジスタＧ１０のベースは遅延回路１の出力
に、エミッタはグランドに、コレクタは出力端子ＯＵＴ
に接続される。これによって、入力端子３に入力された
入力信号ＩＮと、遅延回路で遅延された遅延信号とが重
ね合わさって出力端子４から出力される。
【００１２】次に遅延回路１内での信号の伝播の様子に
ついて説明する。以下の説明では、外部選択信号ＳＳ１
〜ＳＳ２をまとめてＳと表記することとする。Ｓ＝ＨＬ
Ｌとは、ＳＳ１、ＳＳ２およびＳＳ３が、それぞれＨ、
ＬおよびＬであることを示す。
ついて説明する。以下の説明では、外部選択信号ＳＳ１
〜ＳＳ２をまとめてＳと表記することとする。Ｓ＝ＨＬ
Ｌとは、ＳＳ１、ＳＳ２およびＳＳ３が、それぞれＨ、
ＬおよびＬであることを示す。
【００１３】入力信号ＩＮは遅延素子Ｇ１の入力部と、
ＮＰＮトランジスタＧ９のベース入力部に入力される。
ＮＰＮトランジスタＧ９のベース入力部に入力される。
【００１４】遅延素子Ｇ１の入力部に入力された信号は
遅延素子のゲート遅延分だけ遅れて、遅延素子Ｇ１の出
力部から、遅延素子Ｇ２の入力部と、セレクタＳ１の一
方の入力部とに、それぞれ入力される。遅延素子Ｇ２の
入力に入力された波形は遅延素子Ｇ２のゲート遅延分だ
け遅れて、遅延素子Ｇ２の出力部からセレクタＳ１の他
方の入力部に入力される。セレクタＳ１の一方の入力部
に入力された遅延素子Ｇ１の出力部からの信号に比べ
て、セレクタＳ１の他方の入力部に入力された遅延素子
Ｇ２の出力部からの信号は、遅延素子Ｇ２のゲート遅延
分だけ遅れている。これらの遅延素子Ｇ１および遅延素
子Ｇ２各々の出力部からの２種類の信号は外部選択信号
ＳＳ１に応じてセレクタＳ１で選択される。
遅延素子のゲート遅延分だけ遅れて、遅延素子Ｇ１の出
力部から、遅延素子Ｇ２の入力部と、セレクタＳ１の一
方の入力部とに、それぞれ入力される。遅延素子Ｇ２の
入力に入力された波形は遅延素子Ｇ２のゲート遅延分だ
け遅れて、遅延素子Ｇ２の出力部からセレクタＳ１の他
方の入力部に入力される。セレクタＳ１の一方の入力部
に入力された遅延素子Ｇ１の出力部からの信号に比べ
て、セレクタＳ１の他方の入力部に入力された遅延素子
Ｇ２の出力部からの信号は、遅延素子Ｇ２のゲート遅延
分だけ遅れている。これらの遅延素子Ｇ１および遅延素
子Ｇ２各々の出力部からの２種類の信号は外部選択信号
ＳＳ１に応じてセレクタＳ１で選択される。
【００１５】セレクタＳ１で選択された信号はセレクタ
Ｓ１の出力部から遅延素子Ｇ３の入力部とセレクタＳ２
の一方の入力部とにそれぞれ入力される。遅延素子Ｇ３
の入力部に入力された信号は遅延素子Ｇ３のゲート遅延
分だけ遅れて、遅延素子Ｇ３の出力部から遅延素子Ｇ４
の入力部に入力される。遅延素子Ｇ４の入力部に入力さ
れた信号は遅延素子Ｇ４のゲート遅延分だけ遅れて、遅
延素子Ｇ４の出力部からセレクタＳ２の他方の入力部に
入力される。セレクタＳ２の一方の入力部に入力された
セレクタＳ１の出力部からの信号に比べて、セレクタＳ
２の他方の入力部に入力された遅延素子Ｇ４の出力部か
らの信号は、遅延素子Ｇ３およびＧ４のゲート遅延分だ
け遅れている。外部選択信号ＳＳ２に応じてセレクタＳ
１の出力信号および遅延素子Ｇ４の出力信号のいずれか
一方が信号がセレクタＳ２で選択される。
Ｓ１の出力部から遅延素子Ｇ３の入力部とセレクタＳ２
の一方の入力部とにそれぞれ入力される。遅延素子Ｇ３
の入力部に入力された信号は遅延素子Ｇ３のゲート遅延
分だけ遅れて、遅延素子Ｇ３の出力部から遅延素子Ｇ４
の入力部に入力される。遅延素子Ｇ４の入力部に入力さ
れた信号は遅延素子Ｇ４のゲート遅延分だけ遅れて、遅
延素子Ｇ４の出力部からセレクタＳ２の他方の入力部に
入力される。セレクタＳ２の一方の入力部に入力された
セレクタＳ１の出力部からの信号に比べて、セレクタＳ
２の他方の入力部に入力された遅延素子Ｇ４の出力部か
らの信号は、遅延素子Ｇ３およびＧ４のゲート遅延分だ
け遅れている。外部選択信号ＳＳ２に応じてセレクタＳ
１の出力信号および遅延素子Ｇ４の出力信号のいずれか
一方が信号がセレクタＳ２で選択される。
【００１６】セレクタＳ２で選択された信号はセレクタ
Ｓ２の出力部から遅延素子Ｇ５の入力部とセレクタＳ３
の一方の入力部とにそれぞれ入力される。遅延素子Ｇ５
の入力部に入力された信号は遅延素子Ｇ５のゲート遅延
分だけ遅れて、遅延素子Ｇ５の出力部から遅延素子Ｇ６
の入力部に入力される。遅延素子Ｇ６の入力部に入力さ
れた信号は遅延素子Ｇ６のゲート遅延分だけ遅れて、遅
延素子Ｇ６の出力部から遅延素子Ｇ７の入力部に入力さ
れる。遅延素子Ｇ７の入力部に入力された信号は遅延素
子Ｇ７のゲート遅延分だけ遅れて、遅延素子Ｇ７の出力
部から遅延素子Ｇ８の入力部に入力される。遅延素子Ｇ
８の入力部に入力された信号は遅延素子Ｇ８のゲート遅
延分だけ遅れて、遅延素子Ｇ８の出力部からセレクタＳ
３の他方の入力部に入力される。セレクタＳ３の一方の
入力部に入力されたセレクタＳ２の出力部から信号に比
べて、セレクタＳ２の他方の入力部に入力された遅延素
子Ｇ８の出力部からの波形は、遅延素子Ｇ５〜Ｇ８のゲ
ート遅延分だけ遅れている。外部選択信号ＳＳ３に応じ
て、セレクタＳ２の出力信号および遅延素子Ｇ８出力信
号のいずれか一方がセレクタＳ３で選択される。
Ｓ２の出力部から遅延素子Ｇ５の入力部とセレクタＳ３
の一方の入力部とにそれぞれ入力される。遅延素子Ｇ５
の入力部に入力された信号は遅延素子Ｇ５のゲート遅延
分だけ遅れて、遅延素子Ｇ５の出力部から遅延素子Ｇ６
の入力部に入力される。遅延素子Ｇ６の入力部に入力さ
れた信号は遅延素子Ｇ６のゲート遅延分だけ遅れて、遅
延素子Ｇ６の出力部から遅延素子Ｇ７の入力部に入力さ
れる。遅延素子Ｇ７の入力部に入力された信号は遅延素
子Ｇ７のゲート遅延分だけ遅れて、遅延素子Ｇ７の出力
部から遅延素子Ｇ８の入力部に入力される。遅延素子Ｇ
８の入力部に入力された信号は遅延素子Ｇ８のゲート遅
延分だけ遅れて、遅延素子Ｇ８の出力部からセレクタＳ
３の他方の入力部に入力される。セレクタＳ３の一方の
入力部に入力されたセレクタＳ２の出力部から信号に比
べて、セレクタＳ２の他方の入力部に入力された遅延素
子Ｇ８の出力部からの波形は、遅延素子Ｇ５〜Ｇ８のゲ
ート遅延分だけ遅れている。外部選択信号ＳＳ３に応じ
て、セレクタＳ２の出力信号および遅延素子Ｇ８出力信
号のいずれか一方がセレクタＳ３で選択される。
【００１７】セレクタＧ３で選択された波形はセレクタ
Ｓ３の出力部からＮＰＮトランジスタＧ１０のベース入
力部に入力される。
Ｓ３の出力部からＮＰＮトランジスタＧ１０のベース入
力部に入力される。
【００１８】次に本実施例の動作について図面を参照し
て説明する。
て説明する。
【００１９】図２〜図５は本発明の一実施例の動作を示
すタイムチャートである。ここで、遅延素子Ｇ１〜Ｇ８
各々のゲート遅延がすべて等しいとし、これらゲート遅
延をΔｔＧとする。また、セレクタＳ１〜Ｓ３各々の遅
延もすべて等しいとし、それらの遅延をΔｔＳとする。
ＮＰＮトランジスタＧ９およびＧ１０のゲート遅延がす
べて等しいとする。ＮＰＮトランジスタＧ９およびＧ１
０の出力波形の立ち上がり時間がすべて等しいとし、こ
れら立ち上がり時間をΔｔＲとする。
すタイムチャートである。ここで、遅延素子Ｇ１〜Ｇ８
各々のゲート遅延がすべて等しいとし、これらゲート遅
延をΔｔＧとする。また、セレクタＳ１〜Ｓ３各々の遅
延もすべて等しいとし、それらの遅延をΔｔＳとする。
ＮＰＮトランジスタＧ９およびＧ１０のゲート遅延がす
べて等しいとする。ＮＰＮトランジスタＧ９およびＧ１
０の出力波形の立ち上がり時間がすべて等しいとし、こ
れら立ち上がり時間をΔｔＲとする。
【００２０】まず、セレクタＳ１の出力部から遅延素子
Ｇ３の入力部に入力される波形には図２のｂおよび図２
のｃに示す如く２種類ある。図２のｂに示す波形は、遅
延素子Ｇ１の出力部からセレクタＳ１を介して遅延素子
Ｇ３の入力部に入力される波形である。この波形はＳＳ
１＝Ｌのとき得られる。図２のｃに示す波形は、遅延素
子Ｇ２の出力部からセレクタＳ１を介して遅延素子Ｇ３
の入力部に入力される波形である。この波形はＳＳ１＝
Ｈのとき得られる。
Ｇ３の入力部に入力される波形には図２のｂおよび図２
のｃに示す如く２種類ある。図２のｂに示す波形は、遅
延素子Ｇ１の出力部からセレクタＳ１を介して遅延素子
Ｇ３の入力部に入力される波形である。この波形はＳＳ
１＝Ｌのとき得られる。図２のｃに示す波形は、遅延素
子Ｇ２の出力部からセレクタＳ１を介して遅延素子Ｇ３
の入力部に入力される波形である。この波形はＳＳ１＝
Ｈのとき得られる。
【００２１】これらの波形を図２のａに示されたＮＰＮ
トランジスタＧ９のベース入力部に入力される波形と比
較すると、ＳＳ１＝Ｌのとき得られる図２のｂの波形の
遅延は「ΔｔＧ＋ΔｔＳ」となる。また、ＳＳ１＝Ｈの
とき得られる図２のｃの波形の遅延は「２ΔｔＧ＋Δｔ
Ｓ」となる。
トランジスタＧ９のベース入力部に入力される波形と比
較すると、ＳＳ１＝Ｌのとき得られる図２のｂの波形の
遅延は「ΔｔＧ＋ΔｔＳ」となる。また、ＳＳ１＝Ｈの
とき得られる図２のｃの波形の遅延は「２ΔｔＧ＋Δｔ
Ｓ」となる。
【００２２】次に、セレクタＳ２の出力部から遅延素子
Ｇ５の入力部に入力される波形には図３のｂ〜ｅに示す
如く４種類ある。図３のｂにの示す波形は、遅延素子Ｇ
１の出力部からセレクタＳ１およびＳ２を介して遅延素
子Ｇ５の入力部に入力される波形である。この波形はＳ
Ｓ１＝ＬかつＳＳ２＝Ｌのとき得られる。図３のｃに示
す波形は、遅延素子Ｇ１およびＧ２とセレクタＳ１およ
びＳ２を介して遅延素子Ｇ５の入力部に入力される波形
である。この波形は、ＳＳ１＝ＨかつＳＳ２＝Ｌのとき
得られる。図３のｄに示す波形は、遅延素子Ｇ１、Ｇ３
およびＧ４とセレクタＳ１およびＳ２を介して遅延素子
Ｇ５の入力部に入力される波形である。この波形はＳＳ
１＝ＬかつＳＳ２＝Ｈのとき得られる。図３のｅに示す
波形は、遅延素子Ｇ１〜Ｇ４とセレクタＳ１およびＳ２
とを介して遅延素子Ｇ５の入力部に入力される波形であ
る。この波形はＳＳ１＝ＨかつＳＳ２＝Ｈのとき得られ
る。
Ｇ５の入力部に入力される波形には図３のｂ〜ｅに示す
如く４種類ある。図３のｂにの示す波形は、遅延素子Ｇ
１の出力部からセレクタＳ１およびＳ２を介して遅延素
子Ｇ５の入力部に入力される波形である。この波形はＳ
Ｓ１＝ＬかつＳＳ２＝Ｌのとき得られる。図３のｃに示
す波形は、遅延素子Ｇ１およびＧ２とセレクタＳ１およ
びＳ２を介して遅延素子Ｇ５の入力部に入力される波形
である。この波形は、ＳＳ１＝ＨかつＳＳ２＝Ｌのとき
得られる。図３のｄに示す波形は、遅延素子Ｇ１、Ｇ３
およびＧ４とセレクタＳ１およびＳ２を介して遅延素子
Ｇ５の入力部に入力される波形である。この波形はＳＳ
１＝ＬかつＳＳ２＝Ｈのとき得られる。図３のｅに示す
波形は、遅延素子Ｇ１〜Ｇ４とセレクタＳ１およびＳ２
とを介して遅延素子Ｇ５の入力部に入力される波形であ
る。この波形はＳＳ１＝ＨかつＳＳ２＝Ｈのとき得られ
る。
【００２３】これらの波形をＮＰＮトランジスタＧ９の
ベース入力部に入力される波形（図３のａ参照）と比較
するとＳＳ１＝ＬかつＳＳ２＝Ｌのとき得られる図３の
ｂのの波形の遅延は「ΔｔＧ＋２ΔｔＳ」となる。ま
た、ＳＳ１＝ＨかつＳＳ２＝Ｌのとき得られる図３のｃ
の波形の遅延は「２ΔｔＧ＋２ΔｔＳ」となる。ＳＳ１
＝ＬかつＳＳ２＝Ｈのとき得られる図３のｄの波形の遅
延は「３ΔｔＧ＋２ΔｔＳ」となる。さらに、ＳＳ１＝
ＨかつＳＳ２＝Ｈのとき得られる図３のｅの波形の遅延
は「４ΔｔＧ＋２ΔｔＳ」となる。
ベース入力部に入力される波形（図３のａ参照）と比較
するとＳＳ１＝ＬかつＳＳ２＝Ｌのとき得られる図３の
ｂのの波形の遅延は「ΔｔＧ＋２ΔｔＳ」となる。ま
た、ＳＳ１＝ＨかつＳＳ２＝Ｌのとき得られる図３のｃ
の波形の遅延は「２ΔｔＧ＋２ΔｔＳ」となる。ＳＳ１
＝ＬかつＳＳ２＝Ｈのとき得られる図３のｄの波形の遅
延は「３ΔｔＧ＋２ΔｔＳ」となる。さらに、ＳＳ１＝
ＨかつＳＳ２＝Ｈのとき得られる図３のｅの波形の遅延
は「４ΔｔＧ＋２ΔｔＳ」となる。
【００２４】一方、セレクタＳ３の出力部からＮＰＮト
ランジスタＧ１０のベース入力部に入力される波形には
図４のｂ〜ｉに示す如く８種類ある。図４のｂに示す波
形は、遅延素子Ｇ１の出力部からセレクタＳ１〜Ｓ３を
介してＮＰＮトランジスタＧ１０のベース入力部に入力
される波形である。この波形はＳ＝ＬＬＬのとき得られ
る。図４のｃに示す波形は、遅延素子Ｇ１およびＧ２と
セレクタＳ１〜Ｓ３を介してＮＰＮトランジスタＧ１０
のベース入力部に入力される波形である。この波形はＳ
＝ＨＬＬのとき得られる。図４のｄに示す波形は、遅延
素子Ｇ１、Ｇ３およびＧ４とセレクタＳ１〜Ｓ３を介し
てＮＰＮトランジスタＧ１０のベース入力部に入力され
る波形である。この波形はＳ＝ＬＨＬのとき得られる。
図４のｅに示す波形は、遅延素子Ｇ１〜Ｇ４とセレクタ
Ｓ１〜Ｓ３を介してＮＰＮトランジスタＧ１０のベース
入力部に入力される波形である。この波形はＳ＝ＨＨＬ
のとき得られる。図４のｆに示す波形は、遅延素子Ｇ
１、Ｇ５〜Ｇ８とセレクタＳ１〜Ｓ３を介してＮＰＮト
ランジスタＧ１０のベース入力部に入力される波形であ
る。この波形はＳ＝ＬＬＨのとき得られる。図４のｇに
示す波形は、遅延素子Ｇ１、Ｇ２、Ｇ５〜Ｇ８とセレク
タＳ１〜Ｓ３を介してＮＰＮトランジスタＧ１０のベー
ス入力部に入力される波形である。この波形はＳ＝ＨＬ
Ｈのとき得られる。図４のｈに示す波形は、遅延素子Ｇ
１、Ｇ３〜Ｇ８とセレクタＳ１〜Ｓ３を介してＮＰＮト
ランジスタＧ１０のベース入力部に入力される波形であ
る。この波形はＳ＝ＬＨＨのとき得られる。図４のｉに
示す波形は、遅延素子Ｇ１〜Ｇ８とセレクタＳ１〜Ｓ３
を介してＮＰＮトランジスタＧ１０のベース入力部に入
力される波形である。この波形はＳ＝ＨＨＨのとき得ら
れる。
ランジスタＧ１０のベース入力部に入力される波形には
図４のｂ〜ｉに示す如く８種類ある。図４のｂに示す波
形は、遅延素子Ｇ１の出力部からセレクタＳ１〜Ｓ３を
介してＮＰＮトランジスタＧ１０のベース入力部に入力
される波形である。この波形はＳ＝ＬＬＬのとき得られ
る。図４のｃに示す波形は、遅延素子Ｇ１およびＧ２と
セレクタＳ１〜Ｓ３を介してＮＰＮトランジスタＧ１０
のベース入力部に入力される波形である。この波形はＳ
＝ＨＬＬのとき得られる。図４のｄに示す波形は、遅延
素子Ｇ１、Ｇ３およびＧ４とセレクタＳ１〜Ｓ３を介し
てＮＰＮトランジスタＧ１０のベース入力部に入力され
る波形である。この波形はＳ＝ＬＨＬのとき得られる。
図４のｅに示す波形は、遅延素子Ｇ１〜Ｇ４とセレクタ
Ｓ１〜Ｓ３を介してＮＰＮトランジスタＧ１０のベース
入力部に入力される波形である。この波形はＳ＝ＨＨＬ
のとき得られる。図４のｆに示す波形は、遅延素子Ｇ
１、Ｇ５〜Ｇ８とセレクタＳ１〜Ｓ３を介してＮＰＮト
ランジスタＧ１０のベース入力部に入力される波形であ
る。この波形はＳ＝ＬＬＨのとき得られる。図４のｇに
示す波形は、遅延素子Ｇ１、Ｇ２、Ｇ５〜Ｇ８とセレク
タＳ１〜Ｓ３を介してＮＰＮトランジスタＧ１０のベー
ス入力部に入力される波形である。この波形はＳ＝ＨＬ
Ｈのとき得られる。図４のｈに示す波形は、遅延素子Ｇ
１、Ｇ３〜Ｇ８とセレクタＳ１〜Ｓ３を介してＮＰＮト
ランジスタＧ１０のベース入力部に入力される波形であ
る。この波形はＳ＝ＬＨＨのとき得られる。図４のｉに
示す波形は、遅延素子Ｇ１〜Ｇ８とセレクタＳ１〜Ｓ３
を介してＮＰＮトランジスタＧ１０のベース入力部に入
力される波形である。この波形はＳ＝ＨＨＨのとき得ら
れる。
【００２５】これらの波形を図４のａに示されるＮＰＮ
トランジスタＧ９のベース入力部への入力波形と比較す
ると、図４のｂに示されたＳ＝ＬＬＬのときの波形の遅
延は「ΔｔＧ＋３ΔｔＳ」となる。図４のｃに示された
Ｓ＝ＨＬＬのときの波形の遅延は「２ΔｔＧ＋３Δｔ
Ｓ」となる。図４のｄに示されたＳ＝ＬＨＬのときの波
形の遅延は「３ΔｔＧ＋３ΔｔＳ」となる。図４のｅに
示されたＳ＝ＨＨＬのときの波形の遅延は「４ΔｔＧ＋
３ΔｔＳ」となる。図４のｆに示されたＳ＝ＬＬＨのと
き波形の遅延は「５ΔｔＧ＋３ΔｔＳ」となる。図４の
ｇに示されたＳ＝ＨＬＨのときの波形の遅延は「６Δｔ
Ｇ＋３ΔｔＳ」となる。図４のｈに示されたＳ＝ＨＨＨ
のとき波形の遅延は「７ΔｔＧ＋３ΔｔＳ」となる。図
４のｉに示されたＳ＝ＨＨＨのときの波形の遅延は「８
ΔｔＧ＋３ΔｔＳ」となる。
トランジスタＧ９のベース入力部への入力波形と比較す
ると、図４のｂに示されたＳ＝ＬＬＬのときの波形の遅
延は「ΔｔＧ＋３ΔｔＳ」となる。図４のｃに示された
Ｓ＝ＨＬＬのときの波形の遅延は「２ΔｔＧ＋３Δｔ
Ｓ」となる。図４のｄに示されたＳ＝ＬＨＬのときの波
形の遅延は「３ΔｔＧ＋３ΔｔＳ」となる。図４のｅに
示されたＳ＝ＨＨＬのときの波形の遅延は「４ΔｔＧ＋
３ΔｔＳ」となる。図４のｆに示されたＳ＝ＬＬＨのと
き波形の遅延は「５ΔｔＧ＋３ΔｔＳ」となる。図４の
ｇに示されたＳ＝ＨＬＨのときの波形の遅延は「６Δｔ
Ｇ＋３ΔｔＳ」となる。図４のｈに示されたＳ＝ＨＨＨ
のとき波形の遅延は「７ΔｔＧ＋３ΔｔＳ」となる。図
４のｉに示されたＳ＝ＨＨＨのときの波形の遅延は「８
ΔｔＧ＋３ΔｔＳ」となる。
【００２６】以上のように外部選択信号Ｓ＝ＳＳ１〜Ｓ
Ｓ３によってセレクタＳ１〜Ｓ３における選択動作を制
御することで、図４ａ〜ｉの８種類の波形すなわち遅延
信号を得ることができる。そしてこの８種類の遅延信号
に応じてＮＰＮトランジスタＧ１０のコレクタ出力部か
らは図５のｂ〜ｉに示す如く８種類の波形が得られる。
Ｓ３によってセレクタＳ１〜Ｓ３における選択動作を制
御することで、図４ａ〜ｉの８種類の波形すなわち遅延
信号を得ることができる。そしてこの８種類の遅延信号
に応じてＮＰＮトランジスタＧ１０のコレクタ出力部か
らは図５のｂ〜ｉに示す如く８種類の波形が得られる。
【００２７】これらの波形を図５ａに示されたＮＰＮト
ランジスタＧ９のコレクタ出力部で得られる波形と比較
すると、Ｓ＝ＬＬＬのとき得られる図５ｂの波形の遅延
は「ΔｔＧ＋３ΔｔＳ」となる。Ｓ＝ＨＬＬのとき得ら
れる図５ｃの波形の遅延は「２ΔｔＧ＋３ΔｔＳ」とな
る。Ｓ＝ＬＨＬのとき得られる図５ｄの波形の遅延は
「３ΔｔＧ＋３ΔｔＳ」となる。Ｓ＝ＨＨＬのとき得ら
れる図５ｅの波形の遅延は「４ΔｔＧ＋３ΔｔＳ」とな
る。Ｓ＝ＬＬＨのとき得られる図５ｆの波形の遅延は
「５ΔｔＧ＋３ΔｔＳ」となる。Ｓ＝ＨＬＨのとき得ら
れる図５ｇの波形の遅延は「６ΔｔＧ＋３ΔｔＳ」とな
る。Ｓ＝ＬＨＨのとき得られる図５ｈの波形の遅延は
「７ΔｔＧ＋３ΔｔＳ」となる。Ｓ＝ＨＨＨのとき得ら
れる図５ｉの波形の遅延は「８ΔｔＧ＋３ΔｔＳ」とな
る。
ランジスタＧ９のコレクタ出力部で得られる波形と比較
すると、Ｓ＝ＬＬＬのとき得られる図５ｂの波形の遅延
は「ΔｔＧ＋３ΔｔＳ」となる。Ｓ＝ＨＬＬのとき得ら
れる図５ｃの波形の遅延は「２ΔｔＧ＋３ΔｔＳ」とな
る。Ｓ＝ＬＨＬのとき得られる図５ｄの波形の遅延は
「３ΔｔＧ＋３ΔｔＳ」となる。Ｓ＝ＨＨＬのとき得ら
れる図５ｅの波形の遅延は「４ΔｔＧ＋３ΔｔＳ」とな
る。Ｓ＝ＬＬＨのとき得られる図５ｆの波形の遅延は
「５ΔｔＧ＋３ΔｔＳ」となる。Ｓ＝ＨＬＨのとき得ら
れる図５ｇの波形の遅延は「６ΔｔＧ＋３ΔｔＳ」とな
る。Ｓ＝ＬＨＨのとき得られる図５ｈの波形の遅延は
「７ΔｔＧ＋３ΔｔＳ」となる。Ｓ＝ＨＨＨのとき得ら
れる図５ｉの波形の遅延は「８ΔｔＧ＋３ΔｔＳ」とな
る。
【００２８】このとき、ＯＵＴにおける波形は、ＮＰＮ
トランジスタＧ９のコレクタ部において得られる波形と
ＮＰＮトランジスタＧ１０のコレクタ部において得られ
る波形を重ね合わせたものとなるので、図５のａ＋ｂ、
ａ＋ｃ、ａ＋ｄ、ａ＋ｅ、ａ＋ｆ、ａ＋ｇ、ａ＋ｈ、ａ
＋ｉに示すとおり、８種類の立ち上がり時間をもつ波形
すなわち出力信号が得られる。
トランジスタＧ９のコレクタ部において得られる波形と
ＮＰＮトランジスタＧ１０のコレクタ部において得られ
る波形を重ね合わせたものとなるので、図５のａ＋ｂ、
ａ＋ｃ、ａ＋ｄ、ａ＋ｅ、ａ＋ｆ、ａ＋ｇ、ａ＋ｈ、ａ
＋ｉに示すとおり、８種類の立ち上がり時間をもつ波形
すなわち出力信号が得られる。
【００２９】図５のａ＋ｂの波形は、図５のｂの波形と
図５のａの波形とが重ね合わされた波形である。この波
形はＳ＝ＬＬＬのとき得られる。この波形の立ち上がり
時間は、「ΔｔＧ＋３ΔｔＳ＋ΔｔＲ」となる。また、
図５のａ＋ｃの波形は、図５のｃの波形と、図５のａの
波形とが重ね合わされた波形である。この波形はＳ＝Ｌ
ＨＬのとき得られる。この波形の立ち上がり時間は、
「２ΔｔＧ＋３ΔｔＳ＋ΔｔＲ」となる。図５のａ＋ｄ
の波形は、図５のｄの波形と、図５のａの波形とが重ね
合わされた波形である。この波形はＳ＝ＬＨＬのとき得
られる。この波形の立ち上がり時間は、「３ΔｔＧ＋３
ΔｔＳ＋ΔｔＲ」となる。図５のａ＋ｅの波形は、図５
のｅの波形と、図５のａの波形とが重ね合わされた波形
である。この波形はＳ＝ＨＨＬのとき得られる。この波
形の立ち上がり時間は、「４ΔｔＧ＋３ΔｔＳ＋Δｔ
Ｒ」となる。図５のａ＋ｆの波形は、図５のｆの波形
と、図５のａの波形とが重ね合わされた波形である。こ
の波形はＳ＝ＬＬＨのとき得られる。この波形の立ち上
がり時間は、「５ΔｔＧ＋３ΔｔＳ＋ΔｔＲ」となる。
図５のａ＋ｇの波形は、図５のｇの波形と、図５のａの
波形とが重ね合わされた波形である。この波形はＳ＝Ｈ
ＬＨのとき得られる。この波形の立ち上がり時間は、
「６ΔｔＧ＋３ΔｔＳ＋ΔｔＲ」となる。図５のａ＋ｈ
の波形は、図５のｈの波形と、図５のａの波形とが重ね
合わされた波形である。この波形はＳ＝ＬＨＨのとき得
られる。この波形の立ち上がり時間は、「７ΔｔＧ＋３
ΔｔＳ＋ΔｔＲ」となる。図５のａ＋ｉの波形は、図５
のｉの波形と、図５のａの波形とが重ね合わされた波形
である。この波形はＳ＝ＨＨＨのとき得られる。この波
形の立ち上がり時間は、「８ΔｔＧ＋３ΔｔＳ＋Δｔ
Ｒ」となる。
図５のａの波形とが重ね合わされた波形である。この波
形はＳ＝ＬＬＬのとき得られる。この波形の立ち上がり
時間は、「ΔｔＧ＋３ΔｔＳ＋ΔｔＲ」となる。また、
図５のａ＋ｃの波形は、図５のｃの波形と、図５のａの
波形とが重ね合わされた波形である。この波形はＳ＝Ｌ
ＨＬのとき得られる。この波形の立ち上がり時間は、
「２ΔｔＧ＋３ΔｔＳ＋ΔｔＲ」となる。図５のａ＋ｄ
の波形は、図５のｄの波形と、図５のａの波形とが重ね
合わされた波形である。この波形はＳ＝ＬＨＬのとき得
られる。この波形の立ち上がり時間は、「３ΔｔＧ＋３
ΔｔＳ＋ΔｔＲ」となる。図５のａ＋ｅの波形は、図５
のｅの波形と、図５のａの波形とが重ね合わされた波形
である。この波形はＳ＝ＨＨＬのとき得られる。この波
形の立ち上がり時間は、「４ΔｔＧ＋３ΔｔＳ＋Δｔ
Ｒ」となる。図５のａ＋ｆの波形は、図５のｆの波形
と、図５のａの波形とが重ね合わされた波形である。こ
の波形はＳ＝ＬＬＨのとき得られる。この波形の立ち上
がり時間は、「５ΔｔＧ＋３ΔｔＳ＋ΔｔＲ」となる。
図５のａ＋ｇの波形は、図５のｇの波形と、図５のａの
波形とが重ね合わされた波形である。この波形はＳ＝Ｈ
ＬＨのとき得られる。この波形の立ち上がり時間は、
「６ΔｔＧ＋３ΔｔＳ＋ΔｔＲ」となる。図５のａ＋ｈ
の波形は、図５のｈの波形と、図５のａの波形とが重ね
合わされた波形である。この波形はＳ＝ＬＨＨのとき得
られる。この波形の立ち上がり時間は、「７ΔｔＧ＋３
ΔｔＳ＋ΔｔＲ」となる。図５のａ＋ｉの波形は、図５
のｉの波形と、図５のａの波形とが重ね合わされた波形
である。この波形はＳ＝ＨＨＨのとき得られる。この波
形の立ち上がり時間は、「８ΔｔＧ＋３ΔｔＳ＋Δｔ
Ｒ」となる。
【００３０】以上示したとおり、出力波形ＯＵＴは、Ｎ
ＰＮトランジスタＧ９のコレクタ部において得られる波
形とＮＰＮトランジスタＧ１０のコレクタ部において得
られる波形とが重ね合わされたものとなる。したがって
外部選択信号Ｓに応じて、図５のａ＋ｂ、ａ＋ｃ、ａ＋
ｄ、ａ＋ｅ、ａ＋ｆ、ａ＋ｇ、ａ＋ｈおよびａ＋ｉの８
種類の立ち上がり時間をもつ出力波形ＯＵＴが得られる
ことになる。この８種類の立ち上がり時間をもつ出力波
形ＯＵＴを適切に選択することで、高速な信号伝を実現
することができる。
ＰＮトランジスタＧ９のコレクタ部において得られる波
形とＮＰＮトランジスタＧ１０のコレクタ部において得
られる波形とが重ね合わされたものとなる。したがって
外部選択信号Ｓに応じて、図５のａ＋ｂ、ａ＋ｃ、ａ＋
ｄ、ａ＋ｅ、ａ＋ｆ、ａ＋ｇ、ａ＋ｈおよびａ＋ｉの８
種類の立ち上がり時間をもつ出力波形ＯＵＴが得られる
ことになる。この８種類の立ち上がり時間をもつ出力波
形ＯＵＴを適切に選択することで、高速な信号伝を実現
することができる。
【００３１】次に本発明の第２の実施例について、図面
を参照して説明する。
を参照して説明する。
【００３２】図６を参照すると、本実施例では、出力回
路２が２つのＭＯＳトランジスタ１１および１２によっ
て構成されている点に特徴があり、その他の構成および
動作については、第１の実施例の場合と全く同様であ
る。
路２が２つのＭＯＳトランジスタ１１および１２によっ
て構成されている点に特徴があり、その他の構成および
動作については、第１の実施例の場合と全く同様であ
る。
【００３３】本実施例により達成される効果は、第１の
実施例の場合と同様である。
実施例の場合と同様である。
【００３４】上述の各実施例において、各遅延素子の遅
延時間は同一であるとしたが、本発明の適用範囲はこれ
に限定されるものではない。
延時間は同一であるとしたが、本発明の適用範囲はこれ
に限定されるものではない。
【００３５】
【発明の効果】以上のように本発明では、複数の遅延時
間のうち指定された遅延時間だけ入力信号を遅延した遅
延信号と入力信号とを重ね合わせて出力信号としたた
め、スルーレートを多段階に調節することができる。
間のうち指定された遅延時間だけ入力信号を遅延した遅
延信号と入力信号とを重ね合わせて出力信号としたた
め、スルーレートを多段階に調節することができる。
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第１の実施例の動作を示すタイムチャ
ート。
ート。
【図３】本発明の第１の実施例の動作を示すタイムチャ
ート。
ート。
【図４】本発明の第１の実施例の動作を示すタイムチャ
ート。
ート。
【図５】本発明の第１の実施例の動作を示すタイムチャ
ート。
ート。
【図６】本発明の第２の実施例を示す図。
１ 遅延回路 ２ 出力回路 ３ 入力端子 ４ 出力端子 Ｇ１〜Ｇ８ 遅延素子 Ｇ９、Ｇ１０ ＮＰＮトランジスタ Ｇ１１、Ｇ１２ ＭＯＳ型トランジスタ Ｓ１〜Ｓ３ セレクタ ＳＳ１〜ＳＳ３ 外部選択信号 ＩＮ 入力信号 ＯＵＴ 出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/018
Claims (9)
- 【請求項１】入力信号が入力される入力端子と、 この入力端子からの入力信号を複数の遅延時間のうち指
定された遅延時間だけ遅延した遅延信号を出力する遅延
回路と、 前記入力端子からの前記入力信号と前記遅延回路からの
前記遅延信号とを重ね合わせた出力信号を出力する出力
回路と、 この出力回路からの出力信号を出力する出力端子とを含
むことを特徴とするバスドライバ。 - 【請求項２】前記遅延回路が、 複数の遅延ブロックと、 この遅延ブロックによって遅延された信号と該遅延ブロ
ックをバイパスして遅延されなかった信号とを選択出力
する複数のセレクタとを含むことを特徴とする請求項１
記載のバスドライバ。 - 【請求項３】前記複数の遅延ブロックの遅延時間がそれ
ぞれ異なることを特徴とする請求項２記載のバスドライ
バ。 - 【請求項４】前記遅延回路が前記複数の遅延ブロックと
して、 第１の遅延ブロックと、 前記第１の遅延ブロックの２倍の遅延時間を有する第２
の遅延ブロックとを含むことを特徴とする請求項２記載
のバスドライバ。 - 【請求項５】前記第２の遅延ブロックが前記第１の遅延
ブロックの２倍の個数の遅延素子を含むことを特徴とす
る請求項４記載のバスドライバ。 - 【請求項６】前記遅延回路が前記複数の遅延ブロックと
して、 第１の遅延ブロックと、 前記第２の遅延ブロックの２倍の遅延時間を有する第２
の遅延ブロックと、 前記第１の遅延ブロックの４倍の遅延時間を有する第３
の遅延ブロックとを含むことを特徴とする請求項２記載
のバスドライバ。 - 【請求項７】前記第２の遅延ブロックが前記第１の遅延
ブロックの２倍の遅延素子を含み、 前記第３の遅延ブロックが前記第１の遅延ブロックの４
倍の遅延素子を含むことを特徴とする請求項６記載のバ
スドライバ。 - 【請求項８】前記出力回路が、 ベースが前記入力端子にエミッタがグランドにコレクタ
が前記出力端子にそれぞれ接続された第１のトランジス
タと、 ベースが前記遅延回路にエミッタがグランドにコレクタ
が前記出力端子にそれぞれ接続された第２のトランジス
タとを含むことを特徴とする請求項１ないし請求項８記
載のバスドライバ。 - 【請求項９】前記出力回路が、 ゲートが前記入力端子にドレインがグランドにソースが
前記出力端子にそれぞれ接続された第１のＭＯＳ型トラ
ンジスタと、 ゲートが前記遅延回路にドレインがグランドにソースが
前記出力端子にそれぞれ接続された第２のＭＯＳ型トラ
ンジスタとを含むことを特徴とする請求項１ないし請求
項８記載のバスドライバ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266821A JPH07122992A (ja) | 1993-10-26 | 1993-10-26 | バスドライバ |
| US08/323,776 US5589789A (en) | 1993-10-16 | 1994-10-17 | Bus driver circuit for high-speed data transmission |
| US08/713,840 US6040724A (en) | 1993-10-16 | 1996-09-13 | Bus driver circuit having adjustable rise and fall times |
| US09/503,733 US6356133B2 (en) | 1993-10-16 | 2000-02-15 | Bus driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266821A JPH07122992A (ja) | 1993-10-26 | 1993-10-26 | バスドライバ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122992A true JPH07122992A (ja) | 1995-05-12 |
Family
ID=17436135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266821A Pending JPH07122992A (ja) | 1993-10-16 | 1993-10-26 | バスドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11750182B2 (en) | 2021-11-09 | 2023-09-05 | Fuji Electric Co., Ltd. | Integrated circuit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282817A (ja) * | 1985-10-08 | 1987-04-16 | Nec Corp | 論理回路 |
| JPH03198417A (ja) * | 1989-12-26 | 1991-08-29 | Nec Corp | ディジタル遅延回路 |
| JPH04196710A (ja) * | 1990-11-27 | 1992-07-16 | Matsushita Electric Ind Co Ltd | デジタル信号遅延回路 |
| JPH0514167A (ja) * | 1991-06-28 | 1993-01-22 | Kawasaki Steel Corp | 出力ドライバ回路 |
| JPH05206810A (ja) * | 1992-01-27 | 1993-08-13 | Fujitsu Ltd | 半導体集積回路装置 |
-
1993
- 1993-10-26 JP JP5266821A patent/JPH07122992A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282817A (ja) * | 1985-10-08 | 1987-04-16 | Nec Corp | 論理回路 |
| JPH03198417A (ja) * | 1989-12-26 | 1991-08-29 | Nec Corp | ディジタル遅延回路 |
| JPH04196710A (ja) * | 1990-11-27 | 1992-07-16 | Matsushita Electric Ind Co Ltd | デジタル信号遅延回路 |
| JPH0514167A (ja) * | 1991-06-28 | 1993-01-22 | Kawasaki Steel Corp | 出力ドライバ回路 |
| JPH05206810A (ja) * | 1992-01-27 | 1993-08-13 | Fujitsu Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11750182B2 (en) | 2021-11-09 | 2023-09-05 | Fuji Electric Co., Ltd. | Integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |