JPH05206810A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05206810A JPH05206810A JP4012381A JP1238192A JPH05206810A JP H05206810 A JPH05206810 A JP H05206810A JP 4012381 A JP4012381 A JP 4012381A JP 1238192 A JP1238192 A JP 1238192A JP H05206810 A JPH05206810 A JP H05206810A
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- Japan
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- transistor
- current
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- circuit
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Abstract
(57)【要約】
【目的】半導体集積回路装置の電流駆動回路に関し、簡
単な構成により駆動電流が増大しても出力信号にリンギ
ングを生じない電流駆動回路を提供することを目的とす
る。 【構成】半導体集積回路のオープンコレクタまたはオー
プンドレイン形出力回路１１において、半導体基板上に
同一プロセスによって形成した複数個の出力トランジス
タ１２ａ〜１２ｄを並列に接続し、その各出力トランジ
スタを順次遅延させて動作させる遅延手段としてのイン
バータ回路１３を備えた。
単な構成により駆動電流が増大しても出力信号にリンギ
ングを生じない電流駆動回路を提供することを目的とす
る。 【構成】半導体集積回路のオープンコレクタまたはオー
プンドレイン形出力回路１１において、半導体基板上に
同一プロセスによって形成した複数個の出力トランジス
タ１２ａ〜１２ｄを並列に接続し、その各出力トランジ
スタを順次遅延させて動作させる遅延手段としてのイン
バータ回路１３を備えた。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは電流駆動回路に関するものである。
り、詳しくは電流駆動回路に関するものである。
【０００２】近年、半導体集積回路装置においては大電
流を駆動する用途が多くなっている。例えば、１つの入
出力装置（Ｉ／Ｏ ｕｎｉｔ）に多くの外部装置が接続
されるようになってきたため、入出力装置のドライバ部
最終段のトランジスタが駆動する電流が増大している。
流を駆動する用途が多くなっている。例えば、１つの入
出力装置（Ｉ／Ｏ ｕｎｉｔ）に多くの外部装置が接続
されるようになってきたため、入出力装置のドライバ部
最終段のトランジスタが駆動する電流が増大している。
【０００３】このように、駆動電流が増大すると駆動回
路の出力信号にリンギングが生じ、内部回路や駆動回路
に接続される外部装置の誤動作の原因となる。そこで、
駆動電流が増大しても出力信号にリンギングを生じない
電流駆動回路が求められている。
路の出力信号にリンギングが生じ、内部回路や駆動回路
に接続される外部装置の誤動作の原因となる。そこで、
駆動電流が増大しても出力信号にリンギングを生じない
電流駆動回路が求められている。
【０００４】
【従来の技術】従来の半導体集積回路装置における電流
駆動回路４０は、図５に示すように、内部回路（図示
略）からの制御信号をバッファとしてのインバータ回路
４１を介してＭＯＳトランジスタである出力トランジス
タ４２に入力している。その出力トランジスタ４２は外
部装置（図示略）が接続されている出力端子とグランド
間に接続されることにより、オープンドレイン形出力回
路を構成している。従って、Ｈレベルの制御信号に基づ
いて出力トランジスタ４２はオフし、外部装置は非駆動
状態となり出力端子の電位は外部装置の設定電位（Ｈレ
ベル）に保持される。また、Ｌレベルの制御信号に基づ
いて出力トランジスタ４２はオンし、外部装置は駆動状
態となり出力端子の電位はグランドレベルに保持され
る。
駆動回路４０は、図５に示すように、内部回路（図示
略）からの制御信号をバッファとしてのインバータ回路
４１を介してＭＯＳトランジスタである出力トランジス
タ４２に入力している。その出力トランジスタ４２は外
部装置（図示略）が接続されている出力端子とグランド
間に接続されることにより、オープンドレイン形出力回
路を構成している。従って、Ｈレベルの制御信号に基づ
いて出力トランジスタ４２はオフし、外部装置は非駆動
状態となり出力端子の電位は外部装置の設定電位（Ｈレ
ベル）に保持される。また、Ｌレベルの制御信号に基づ
いて出力トランジスタ４２はオンし、外部装置は駆動状
態となり出力端子の電位はグランドレベルに保持され
る。
【０００５】すなわち、制御信号がＨレベルからＬレベ
ルに切り換わると、出力端子および出力トランジスタ４
２を介して外部装置からの電流が過渡的にグランドに流
れ込み、一定時間経過後には出力端子の電位はＬレベル
であるグランドレベルになる。また、制御信号がＬレベ
ルからＨレベルに切り換わると、外部装置からグランド
に流れる電流経路が遮断されるため、出力端子の電位は
速やかに外部装置の設定電位になる。
ルに切り換わると、出力端子および出力トランジスタ４
２を介して外部装置からの電流が過渡的にグランドに流
れ込み、一定時間経過後には出力端子の電位はＬレベル
であるグランドレベルになる。また、制御信号がＬレベ
ルからＨレベルに切り換わると、外部装置からグランド
に流れる電流経路が遮断されるため、出力端子の電位は
速やかに外部装置の設定電位になる。
【０００６】このように電流駆動回路４０では、内部回
路から出力されるＬレベルの制御信号に基づいて出力ト
ランジスタ４２がオフ→オン動作を行い、外部装置から
の電流を出力端子を介してグランドに流し込むことによ
り外部装置を電流駆動している。
路から出力されるＬレベルの制御信号に基づいて出力ト
ランジスタ４２がオフ→オン動作を行い、外部装置から
の電流を出力端子を介してグランドに流し込むことによ
り外部装置を電流駆動している。
【０００７】
【発明が解決しようとする課題】ところで、外部装置の
設定電位が高いときには出力端子のＨレベルとＬレベル
の変動幅が大きくなり、出力トランジスタ４２を介して
グランドに流れ込む電流（駆動電流）も大きくなる。従
って、外部装置の設定電位が高いときには過渡的に大き
な駆動電流が流れ、図６に示すように、出力端子の電位
は大きなリンギングを伴ってグランドレベルに収束する
ことになる。
設定電位が高いときには出力端子のＨレベルとＬレベル
の変動幅が大きくなり、出力トランジスタ４２を介して
グランドに流れ込む電流（駆動電流）も大きくなる。従
って、外部装置の設定電位が高いときには過渡的に大き
な駆動電流が流れ、図６に示すように、出力端子の電位
は大きなリンギングを伴ってグランドレベルに収束する
ことになる。
【０００８】ここで、外部装置がそのリンギングをＨレ
ベルと認識した場合、外部装置は誤動作を起こすという
問題がある。また、リンギングによってグランドにノイ
ズが生じることにより内部回路が誤動作を起こすという
問題もある。
ベルと認識した場合、外部装置は誤動作を起こすという
問題がある。また、リンギングによってグランドにノイ
ズが生じることにより内部回路が誤動作を起こすという
問題もある。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、簡単な構成により駆動
電流が増大しても出力信号にリンギングを生じない電流
駆動回路を提供することにある。
れたものであって、その目的は、簡単な構成により駆動
電流が増大しても出力信号にリンギングを生じない電流
駆動回路を提供することにある。
【００１０】
【課題を解決するための手段】半導体集積回路のオープ
ンコレクタまたはオープンドレイン形出力回路におい
て、半導体基板上に同一プロセスによって形成した複数
個の出力トランジスタを並列に接続する。そして、遅延
手段によって各出力トランジスタを順次遅延させて動作
させる。
ンコレクタまたはオープンドレイン形出力回路におい
て、半導体基板上に同一プロセスによって形成した複数
個の出力トランジスタを並列に接続する。そして、遅延
手段によって各出力トランジスタを順次遅延させて動作
させる。
【００１１】
【作用】従って、本発明によれば、各出力トランジスタ
を同時にオンさせるのではなく、各出力トランジスタを
順次遅延してオンさせることにより、一度に流れる過渡
電流（駆動電流）が小さくなる。従って、出力電圧にリ
ンギングが生じることはない。
を同時にオンさせるのではなく、各出力トランジスタを
順次遅延してオンさせることにより、一度に流れる過渡
電流（駆動電流）が小さくなる。従って、出力電圧にリ
ンギングが生じることはない。
【００１２】
【実施例】以下、本発明の一実施例を図１〜図４に従っ
て説明する。本実施例の電流駆動回路１１は、図１に示
すように、ＭＯＳトランジスタである出力トランジスタ
１２ａ〜１２ｄと複数のインバータ回路１３から構成さ
れている。すなわち、各出力トランジスタ１２ａ〜１２
ｄは図示しない外部装置（負荷）が接続されている出力
端子とグランド間において並列に接続されることによ
り、それぞれオープンドレイン形出力回路を構成してい
る。そして、出力トランジスタ１２ａは１個、出力トラ
ンジスタ１２ｂは３個、出力トランジスタ１２ｃは５
個、出力トランジスタ１２ｄは７個のインバータ回路１
３を介してそれぞれ内部回路（図示略）からの制御信号
を入力している。尚、各出力トランジスタ１２ａ〜１２
ｄのトランジスタサイズは同じであって、その電流容量
は駆動電流の１／４に設定されている。
て説明する。本実施例の電流駆動回路１１は、図１に示
すように、ＭＯＳトランジスタである出力トランジスタ
１２ａ〜１２ｄと複数のインバータ回路１３から構成さ
れている。すなわち、各出力トランジスタ１２ａ〜１２
ｄは図示しない外部装置（負荷）が接続されている出力
端子とグランド間において並列に接続されることによ
り、それぞれオープンドレイン形出力回路を構成してい
る。そして、出力トランジスタ１２ａは１個、出力トラ
ンジスタ１２ｂは３個、出力トランジスタ１２ｃは５
個、出力トランジスタ１２ｄは７個のインバータ回路１
３を介してそれぞれ内部回路（図示略）からの制御信号
を入力している。尚、各出力トランジスタ１２ａ〜１２
ｄのトランジスタサイズは同じであって、その電流容量
は駆動電流の１／４に設定されている。
【００１３】従って、Ｈレベルの制御信号に基づいて全
出力トランジスタ１２ａ〜１２ｄはオフし、外部装置は
駆動されず出力端子の電位は外部装置の設定電位に保持
される。また、Ｌレベルの制御信号に基づいて全出力ト
ランジスタ１２ａ〜１２ｄはオンし、外部装置は駆動さ
れ出力端子の電位はグランドレベルに保持される。
出力トランジスタ１２ａ〜１２ｄはオフし、外部装置は
駆動されず出力端子の電位は外部装置の設定電位に保持
される。また、Ｌレベルの制御信号に基づいて全出力ト
ランジスタ１２ａ〜１２ｄはオンし、外部装置は駆動さ
れ出力端子の電位はグランドレベルに保持される。
【００１４】このように構成された電流駆動回路１１に
おいて、制御信号がＨレベルからＬレベルに切り換わる
と、各出力トランジスタ１２ａ〜１２ｄにはインバータ
回路１３を介してＨレベルの制御信号が入力される。但
し、インバータ回路１３は遅延回路として働くため、出
力トランジスタ１２ａが最も早くオンし、続いて、出力
トランジスタ１２ｂ，１２ｃの順にオンして最後に出力
トランジスタ１２ｄがオンする。その各出力トランジス
タ１２ａ〜１２ｄの導通に伴い、当該出力トランジスタ
１２ａ〜１２ｄの電流容量（駆動電流の１／４）に応じ
た電流が出力端子および出力トランジスタ４２を介して
外部装置からグランドに流れ込む。従って、出力端子の
電位は図２に示すように、各出力トランジスタ１２ａ〜
１２ｃがオンする度に段階的にグランドレベルに近づ
き、出力トランジスタ１２ｄがオンするとまもなくグラ
ンドレベルになる。
おいて、制御信号がＨレベルからＬレベルに切り換わる
と、各出力トランジスタ１２ａ〜１２ｄにはインバータ
回路１３を介してＨレベルの制御信号が入力される。但
し、インバータ回路１３は遅延回路として働くため、出
力トランジスタ１２ａが最も早くオンし、続いて、出力
トランジスタ１２ｂ，１２ｃの順にオンして最後に出力
トランジスタ１２ｄがオンする。その各出力トランジス
タ１２ａ〜１２ｄの導通に伴い、当該出力トランジスタ
１２ａ〜１２ｄの電流容量（駆動電流の１／４）に応じ
た電流が出力端子および出力トランジスタ４２を介して
外部装置からグランドに流れ込む。従って、出力端子の
電位は図２に示すように、各出力トランジスタ１２ａ〜
１２ｃがオンする度に段階的にグランドレベルに近づ
き、出力トランジスタ１２ｄがオンするとまもなくグラ
ンドレベルになる。
【００１５】また、制御信号がＬレベルからＨレベルに
切り換わると、全出力トランジスタ１２ａ〜１２ｄがオ
フして外部装置からグランドに流れる電流経路が遮断さ
れるため、出力端子の電位は速やかに外部装置の設定電
位になる。
切り換わると、全出力トランジスタ１２ａ〜１２ｄがオ
フして外部装置からグランドに流れる電流経路が遮断さ
れるため、出力端子の電位は速やかに外部装置の設定電
位になる。
【００１６】このように電流駆動回路１１では、各出力
トランジスタ１２ａ〜１２ｄの電流容量を駆動電流の１
／４に設定し、全出力トランジスタ１２ａ〜１２ｄを同
時にオンさせるのではなく、各出力トランジスタ１２ａ
〜１２ｄを順次遅延してオンさせることにより、一度に
流れる過渡電流（駆動電流）を小さくしている。従っ
て、出力端子の電位にリンギングが生じることはない。
トランジスタ１２ａ〜１２ｄの電流容量を駆動電流の１
／４に設定し、全出力トランジスタ１２ａ〜１２ｄを同
時にオンさせるのではなく、各出力トランジスタ１２ａ
〜１２ｄを順次遅延してオンさせることにより、一度に
流れる過渡電流（駆動電流）を小さくしている。従っ
て、出力端子の電位にリンギングが生じることはない。
【００１７】図１に示す回路を１つの半導体基板上にお
いて出力装置のドライバ部に具体化した例を図３，４に
示す。図３は出力端子近傍の平面図である。アルミニウ
ム膜から成るくし歯状の出力端子２１と、同じくアルミ
ニウム膜から成るくし歯状の低電位側電源線ＶSSとは、
それぞれ一定の間隙を設けて嵌合するように形成されて
おり、その間にはポリシリコン膜から成る各出力トラン
ジスタ１２ａ〜１２ｄのゲート電極２２が形成されてい
る。尚、低電位側電源線ＶSSはアースラインとしてグラ
ンドに接続されている。
いて出力装置のドライバ部に具体化した例を図３，４に
示す。図３は出力端子近傍の平面図である。アルミニウ
ム膜から成るくし歯状の出力端子２１と、同じくアルミ
ニウム膜から成るくし歯状の低電位側電源線ＶSSとは、
それぞれ一定の間隙を設けて嵌合するように形成されて
おり、その間にはポリシリコン膜から成る各出力トラン
ジスタ１２ａ〜１２ｄのゲート電極２２が形成されてい
る。尚、低電位側電源線ＶSSはアースラインとしてグラ
ンドに接続されている。
【００１８】図４は図３におけるＡ−Ａ線断面図であ
る。Ｎ- 形基板３０の上にＰ- 形のエピタキシャル層３
１が形成され、そのＰ- 形のエピタキシャル層３１の表
面にＮ + 形のソース領域３２ｓおよびドレイン領域３２
ｄが形成されている。エピタキシャル層３１、ソース領
域３２ｓおよびドレイン領域３２ｄの表面はシリコン酸
化膜（SiO2）３３で覆われている。また、ソース領域３
２ｓおよびドレイン領域３２ｄは、シリコン酸化膜３３
に形成されたコンタクトホールにおいて、それぞれソー
ス電極３４ｓおよびドレイン電極３４ｄに接続されてい
る。そのソース電極３４ｓとドレイン電極３４ｄの間に
は、シリコン酸化膜３３内に埋設されたゲート電極２２
が配設されている。シリコン酸化膜３３の表面にはＤ−
ＰＳＧ（phospho-silicate glass）膜３５が形成され、
そのＤ−ＰＳＧ膜３５とソース電極３４ｓおよびドレイ
ン電極３４ｄの表面はシリコン酸化膜（SiO2）３６に覆
われ、そのシリコン酸化膜３６の表面はＩ−ＰＳＧ膜３
７に覆われている。ソース電極３４ｓおよびドレイン電
極３４ｄは、Ｉ−ＰＳＧ膜３７に形成されたコンタクト
ホール（図示略）において、それぞれ低電位側電源線Ｖ
SSおよび出力端子２１に接続されている。低電位側電源
線ＶSSおよび出力端子２１の表面はＣ−ＰＳＧ膜３８に
覆われ、Ｃ−ＰＳＧ膜３８の表面はシリコン窒化膜（Si
3N4)３９に覆われている。
る。Ｎ- 形基板３０の上にＰ- 形のエピタキシャル層３
１が形成され、そのＰ- 形のエピタキシャル層３１の表
面にＮ + 形のソース領域３２ｓおよびドレイン領域３２
ｄが形成されている。エピタキシャル層３１、ソース領
域３２ｓおよびドレイン領域３２ｄの表面はシリコン酸
化膜（SiO2）３３で覆われている。また、ソース領域３
２ｓおよびドレイン領域３２ｄは、シリコン酸化膜３３
に形成されたコンタクトホールにおいて、それぞれソー
ス電極３４ｓおよびドレイン電極３４ｄに接続されてい
る。そのソース電極３４ｓとドレイン電極３４ｄの間に
は、シリコン酸化膜３３内に埋設されたゲート電極２２
が配設されている。シリコン酸化膜３３の表面にはＤ−
ＰＳＧ（phospho-silicate glass）膜３５が形成され、
そのＤ−ＰＳＧ膜３５とソース電極３４ｓおよびドレイ
ン電極３４ｄの表面はシリコン酸化膜（SiO2）３６に覆
われ、そのシリコン酸化膜３６の表面はＩ−ＰＳＧ膜３
７に覆われている。ソース電極３４ｓおよびドレイン電
極３４ｄは、Ｉ−ＰＳＧ膜３７に形成されたコンタクト
ホール（図示略）において、それぞれ低電位側電源線Ｖ
SSおよび出力端子２１に接続されている。低電位側電源
線ＶSSおよび出力端子２１の表面はＣ−ＰＳＧ膜３８に
覆われ、Ｃ−ＰＳＧ膜３８の表面はシリコン窒化膜（Si
3N4)３９に覆われている。
【００１９】このように形成された電流駆動回路１１で
は、半導体チップの評価試験において実際の駆動電流が
設計時のシミュレーション値より多い場合、例えば、出
力トランジスタ１２ｄが動作しないように、出力トラン
ジスタ１２ｄのゲート電極とインバータ回路１３間の配
線（図３に示すα部分）を切断することにより駆動電流
（駆動時間）の調整が可能となる。
は、半導体チップの評価試験において実際の駆動電流が
設計時のシミュレーション値より多い場合、例えば、出
力トランジスタ１２ｄが動作しないように、出力トラン
ジスタ１２ｄのゲート電極とインバータ回路１３間の配
線（図３に示すα部分）を切断することにより駆動電流
（駆動時間）の調整が可能となる。
【００２０】また、駆動電流の１／ｎの電流容量の出力
トランジスタを（ｎ＋ｍ）個（ｎ，ｍは自然数）並列に
接続し、適宜に遅延するようにしてもよい。この場合、
半導体チップの評価試験において実際の駆動電流が設計
時のシミュレーション値より多いときには、駆動電流
（駆動時間）が所望の値になるように所定の出力トラン
ジスタのゲート電極と当該インバータ回路１３間の配線
を切断して調整すればよい。反対に、評価試験において
実際の駆動電流が設計時のシミュレーション値より少な
いときには、駆動電流（駆動時間）が所望の値になるよ
うに所定の出力トランジスタのゲート電極と当該インバ
ータ回路１３間の配線を接続して調整すればよい。
トランジスタを（ｎ＋ｍ）個（ｎ，ｍは自然数）並列に
接続し、適宜に遅延するようにしてもよい。この場合、
半導体チップの評価試験において実際の駆動電流が設計
時のシミュレーション値より多いときには、駆動電流
（駆動時間）が所望の値になるように所定の出力トラン
ジスタのゲート電極と当該インバータ回路１３間の配線
を切断して調整すればよい。反対に、評価試験において
実際の駆動電流が設計時のシミュレーション値より少な
いときには、駆動電流（駆動時間）が所望の値になるよ
うに所定の出力トランジスタのゲート電極と当該インバ
ータ回路１３間の配線を接続して調整すればよい。
【００２１】このように、同一トランジスタサイズの出
力トランジスタを複数個並列に接続して駆動電流および
駆動時間に応じて適宜に接続して動作させる方法をとる
ことにより、半導体チップの自動レイアウトが可能にな
り、設計工程が簡略になるため設計時間を短くすること
ができる。
力トランジスタを複数個並列に接続して駆動電流および
駆動時間に応じて適宜に接続して動作させる方法をとる
ことにより、半導体チップの自動レイアウトが可能にな
り、設計工程が簡略になるため設計時間を短くすること
ができる。
【００２２】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、出力トランジスタの数を増すと共
に、各出力トランジスタのトランジスタサイズ（電流容
量）および遅延時間を任意に設定して実施してもよい。
また、出力トランジスタはバイポーラトランジスタとし
てもよい。
ではなく、例えば、出力トランジスタの数を増すと共
に、各出力トランジスタのトランジスタサイズ（電流容
量）および遅延時間を任意に設定して実施してもよい。
また、出力トランジスタはバイポーラトランジスタとし
てもよい。
【００２３】
【発明の効果】以上詳述したように本発明によれば、簡
単な構成により駆動電流が増大しても出力信号にリンギ
ングを生じない電流駆動回路を提供できる優れた効果が
ある。
単な構成により駆動電流が増大しても出力信号にリンギ
ングを生じない電流駆動回路を提供できる優れた効果が
ある。
【図１】本発明の一実施例の回路図である。
【図２】本実施例の出力端子の電位の時間変位を示す特
性図である。
性図である。
【図３】図１の回路を具体化した半導体チップの平面図
である。
である。
【図４】図３におけるＡ−Ａ線断面図である。
【図５】従来例の電流駆動回路の回路図である。
【図６】従来例の電流駆動回路の出力端子の電位の時間
変位を示す特性図である。
変位を示す特性図である。
１１ 出力回路 １２ａ〜１２ｄ 出力トランジスタ １３ 遅延手段としてのインバータ回路
Claims (1)
- 【請求項１】 半導体集積回路のオープンコレクタまた
はオープンドレイン形出力回路（１１）において、 半導体基板上に同一プロセスによって形成した複数個の
出力トランジスタ（１２ａ〜１２ｄ）を並列に接続し、
その各出力トランジスタを順次遅延させて動作させる遅
延手段（１３）を備えたことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012381A JPH05206810A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012381A JPH05206810A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206810A true JPH05206810A (ja) | 1993-08-13 |
Family
ID=11803697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4012381A Pending JPH05206810A (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206810A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122992A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | バスドライバ |
| JPH08250995A (ja) * | 1995-03-09 | 1996-09-27 | Nec Corp | 出力回路 |
| JP2011259234A (ja) * | 2010-06-09 | 2011-12-22 | Nippon Soken Inc | 通信信号生成装置及び通信装置 |
| WO2022059176A1 (ja) * | 2020-09-18 | 2022-03-24 | タワー パートナーズ セミコンダクター株式会社 | 半導体装置 |
-
1992
- 1992-01-27 JP JP4012381A patent/JPH05206810A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122992A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | バスドライバ |
| JPH08250995A (ja) * | 1995-03-09 | 1996-09-27 | Nec Corp | 出力回路 |
| JP2011259234A (ja) * | 2010-06-09 | 2011-12-22 | Nippon Soken Inc | 通信信号生成装置及び通信装置 |
| WO2022059176A1 (ja) * | 2020-09-18 | 2022-03-24 | タワー パートナーズ セミコンダクター株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000912 |