JP4059387B2 - 集積回路のノードにおけるディジタル信号の遷移エッジのスルー・レートを変化させる装置 - Google Patents
集積回路のノードにおけるディジタル信号の遷移エッジのスルー・レートを変化させる装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、一般に集積回路のパッド回路に関し、より詳細には外部抵抗とプログラムされた遅延を用いる出力ドライバのスルー・レート(slew rate)制御に関する。
【0002】
【従来の技術】
集積回路はディジタル信号を用いて互いに通信する。ディジタルの世界では、ディジタル信号は、複数のあらかじめ定義された量子化状態の一つに存在することができる。ディジタル信号は伝送線路を伝わってアナログ信号を用いて伝送されるので、ディジタル信号のあらかじめ定義された量子化状態は、信号の全電圧範囲内の異なる電圧の範囲によって表される。例えば、2進システムに基づく典型的なディジタル集積回路(IC)は、「0」と「1」の2つの状態を用いて通信する。「0」のディジタル状態は、信号の電位電圧範囲の最小電圧VMIN(例えば、0ボルト)と電圧の全範囲に対して相対的に低い電圧VLOWとの間の電圧範囲で表され、他方「1」のディジタル状態は、電圧の全範囲に対して相対的に高い電圧VHIGHと信号の電位電圧範囲の最大電圧VMAX(例えば、1.5ボルト)との間の電圧範囲で表される。2進システムの例では、信号の電圧レベルがVLOWとVHIGHの間にあるとき、ディジタル信号の状態は不明である。このような事態は、典型的に信号が「0」の状態から「1」の状態へ遷移する間またはその逆の場合にのみ生じる。
【0003】
伝送信号は実際にはアナログであるので、ディジタル状態間の遷移は瞬間的に生じるのではなく、伝送線路に存在する物理的な条件に依存する時間間隔TTRANSITIONにわたって生じる。伝送線路上での信号の遷移は、伝送線路の寄生抵抗、インダクタンス及びキャパシタンスによる伝播遅延として知られている遅延を受ける。この遅延は、伝送線路の長さとともに大きくなる。さらに、伝送線路のインピーダンスがその駆動する負荷のインピーダンスと一致しないときは、インピーダンスの不一致によりドライバ回路に戻される負荷からの反射を生じるため、信号が劣化することは良く知られている。この反射は再反射されて、さらに信号を劣化させる。
【0004】
さらに、異なるインピーダンスを持つ多数の負荷をドライバ回路が駆動するとき、伝送線路はリアルタイムでの作動中にそれぞれの負荷に適切に整合する多数のスタブを必要とする。しかし、スタブを多数使用すると、多数の反射が発生する。信号状態の適切な検出を保証するやり方の一つは、信号のエッジ・レートを制御することである。
【0005】
【発明が解決しようとする課題】
しかしながら、このやり方は、常に増加する信号周波数に向かうトレンドと競合し、さらに高いエッジ・レートを生じる。従って、信号周波数を犠牲にせずに信号エッジ遷移のスルー・レートを制御する技術に対する必要性が存在する。
【0006】
【課題を解決するための手段】
本発明は、駆動信号を発生するプレドライバ回路の抵抗を制御することによって、集積回路の出力ドライバのスルー・レートを制御する方法及び回路である。
【0007】
特に、本発明は、出力段FETを駆動するプレドライバFETの組を通る電流を制御することによって、出力パッドにおける信号のスルー・レートを変化させることを可能にする。好ましい実施形態では、これは、プログラマブル抵抗プレドライバ回路を用いて出力ドライバの出力段を駆動することによって達成される。出力段FETを駆動するプレドライバ信号の勾配は、プレドライバFETのソース抵抗を変えることによって制御可能である。
【0008】
出力信号のスルー・レート制御に加えて、プログラマブル抵抗プレドライバ回路を使用することは、電圧、温度及び製造工程のばらつきによるチップ間のパラメータ差を克服するためにも有効である。
【0009】
より遅いスルー・レートの要求に対してすら、本発明は、出力ドライバレッグ(leg)を段階的にオンにすることを実現できる。これにより、単一の出力ドライバレッグのみのエッジ・レート制御を用いた場合よりも遅い出力スルー・レートが可能になる。
【0010】
【発明の実施の形態】
出力ドライバによって出力信号のスルー・レートを制御する新規な方法と回路について、以下に詳細に説明する。本発明は、特定の出力ドライバの設計のような特定の実施形態に関して説明されるが、ここで説明される実施形態は例示に過ぎず、本発明の範囲を限定するものではなく、プレドライバ回路における抵抗を調節することによって出力信号エッジ・レートを制御してプレドライブ信号の勾配を制御するあらゆる実施形態を包含することを意図している。
【0011】
一般的な好ましい実施例を述べると、図1は、本発明により実現されるスルー・レート制御される出力ドライバ回路10を示している。以下に詳細に説明するように、スルー・レート制御される出力ドライバ回路10は、プレドライブ・デバイスのソース抵抗を制御することによって出力パッドにおいて駆動される信号のスルー・レートを制御する機能を提供する。
【0012】
当分野において周知のように、典型的な出力ドライバは、プルアップ回路S1とプルダウン回路S2を含む。回路S1とS2は、典型的に、データ信号DATA11を受け取るために結合された入力を持つプレドライバ段28(典型的に、一対の相補型CMOSデバイス14、15及び24、25を含むインバータ12、22を用いて実現される)を含む。プレドライバ段28は、出力段29における出力ドライバ・プルアップ・デバイス16と出力ドライバ・プルダウン・デバイス26を制御するために使われるプルアップ・プレドライブ信号13とプルダウン・プレドライブ信号23を生成する。これらの信号は、出力パッド18を高電圧レベル、低電圧レベルまたは場合によってはトライステートの電圧レベルにする。典型的に、出力段29は、一対の相補型CMOSデバイス16及び26を利用する。各CMOSデバイスは、プレドライブ信号13、23を受け取るよう接続されたゲートと、出力パッド18に接続されたドレインと、高電圧源(例えば、VDD)または低電圧源(例えば、VSSあるいは接地)のいずれかに交互になるよう接続されたソースを有する。本発明によれば、プレドライバ段28は、プレドライバ段デバイス14、15及び24、25のソース抵抗を調節するプレドライバ抵抗制御回路20に応答し、それぞれプレドライバ段デバイス14、15及び24、25を流れる電流のレートを加速または減速して、プルアップ・プレドライブ信号13とプルダウン・プレドライブ信号23のスルー・レートを調節する。これは、出力パッド18における信号のスルー・レートに交互に直接影響を与える。
【0013】
図2は、本発明の一般的な方法の動作フローチャートである。この方法によれば、プレドライブ・デバイスのソース抵抗はプレドライブ・デバイスを流れる電流のレートを調節するように変更されて、プレドライブ信号のエッジの所望のスルー・レートが得られる(ステップ32)。スルー・レート制御されたプレドライブ信号は、出力ドライバ・デバイスを駆動するために使われる(34)。
【0014】
次に特定の実施形態を説明する。図3は、本発明の原理に従って実現される出力ドライバ100を示す。図示するように、出力ドライバ100は、プログラマブル電源131、プレドライバ段132及び出力段133の三段を含む。
【0015】
出力段133は、高電圧源VDD及び低電圧源(接地)と出力パッド118との間にそれぞれ接続された出力ドライブ・デバイス127、128を含む。出力ドライブ・デバイス127、128は、プレドライバ段132を介して制御可能であり、特性インピーダンスZOを有する負荷117に接続された出力パッド118を駆動する。プログラマブル電源131は、プレドライバ段132の合成ソース・インピーダンスを決定する。プレドライブ・デバイスの合成ソース・インピーダンスは、値RSC(充電中のソース抵抗)と値RSD(放電中のソース抵抗)に分離できる。一般的に言って、RSCとRSDが異なることを必要とする特別な状況を想定することもできるが、これらは互いに等しいことが望ましい。RSCとRSDは、以下に詳細に説明するように変更され、プレドライバ段132における出力の勾配を変える。RSC/RSDが増加すると、プレドライバ段132の出力116、126の勾配は減少し、従ってプレドライブ信号116、126の遷移時間は増加する。逆に、RSC/RSDが減少すると、プレドライバ段132の出力116、126の勾配は増加し、従ってプレドライブ信号116、126の遷移時間は減少する。
【0016】
回路のプルアップ部分において、プレドライバ回路132は、直列に4つのCMOSデバイス112−115を備えている。デバイス113、114は、出力段のプルアップ・デバイス127を駆動する線116上のプレドライブ信号をそれぞれプルアップし(VDDに充電する)及びプルダウンする(接地に放電する)スイッチとして機能する。スイッチング・デバイス113、114は所望の出力波形(出力されるデータのビットパターンを表す)に従って適切な切り換えでオンオフされ、両方のデバイス113、114は線116上でトライステートプレドライブ信号にオフされることはできるが、両方のデバイスは決して同時にはオンにならないことは明らかであろう。デバイス112は、プログラム可能な値の抵抗として機能し、デバイス113の非常に低いオン抵抗と合成されてRSCとなる。同様に、デバイス115は、プログラム可能な値の抵抗として機能し、デバイス114の比較的低いオン抵抗と合成されてRSDとなる。デバイス115とほぼ等しいトランスコンダクタンスを持つデバイス112の抵抗は、電圧PGATE120の値によって制御され、同様にしてデバイス115の抵抗は、電圧NGATE119の値によって決定される。
【0017】
次にプログラマブル電流源131について述べる。電圧VREF102は、VDDとGNDの間に直列に接続された2つの抵抗デバイス103と104を含む電圧分割器によってVDDから取り出される。これらの2つのデバイスの配置は、例えば3.3ボルトのVDDに対して1.8ボルトのVREFを生成するように選択される。
【0018】
外部のプログラミング抵抗RPROG107は、外部電源VDDと、電圧VPROGによって特徴づけられるチップの端子109との間に接続される。電圧VPROGは、外部のプログラミング抵抗RPROG107と、端子109に接続されたドレイン及び接地されたソースを有するN型デバイス108とによって形成されるフィードバック制御電圧分割器によって生成される。VPROGとVREFは、その出力が信号NGATE119である誤差増幅器106(適当な利得の演算増幅器)に印加される。NGATEは、N型デバイス108のゲートに印加される。
【0019】
動作時に、VPROGは、フィードバックループの誤差限度内でVREFに等しくなる。誤差増幅器106の40という利得は適切な利得であり、VPROG109を例えばVREFの50ミリボルト以内に維持する。次に、デバイス108の特性はフィードバックループに含まれる。これは、温度とプロセスのばらつきから生じ、デバイス108におけるパラメータシフトになるVPROGにおけるばらつきをゼロにするために必要であるように、ゲート電圧VGSN(これもNGATE119である)が変化することを意味する。このようにして、NGATEは、同じプロセスと温度のずれに対してほぼ同じパラメータシフトを受ける他のデバイスに補償を与えるために使用できるような方法で変化する。
【0020】
従って、例えば、デバイス108が仮想のデザイン・センター・デバイスに比べて「早い」(すなわち、デバイスを流れる電流が所与のVGSNに対して比較的大きい)とき、電圧VPROGは、他の場合(フィードバックループによってVREFに設定される)よりも低くなる傾向がある。(おそらくデバイス112と115も「早い」と思われ、デバイス112と115はRSCとRSDの減少された値を示し、これは好ましくない。)しかしVPROGがVREFより小さくされると、誤差増幅器は、NGATEの値を小さくするとともにデバイス108の抵抗を上げて、VREF付近まで戻すようにVPROGを増加させる。NGATEの値を小さくすると、デバイス112と115の抵抗が増大することは明らかである。デバイス112と115も同じ過程で製造されているために「早い」ので、これは望まれていることであり、NGATEの値を小さくしなければ、おそらく所望の値よりも低い抵抗で動作する。同様な例は、温度のずれにより生じたシフトに対するのと同じく、「遅い」デバイスについても得られる。
【0021】
従って、VREFのフィードバック・ループ内にデバイス108を含むことによって、ソース・インピーダンスのプログラムされた値からのずれの補償に使うことができるNGATEの変化が生成される。
【0022】
次に本発明の新規な態様を述べる。RPROGを変化させてプレドライブ・デバイス113、114による電流のレートに影響を与えるソース抵抗RSCとRSDを調節することができる。プレドライブ信号116のスルー・レートは、プレドライブ信号116の充電/放電レートに影響を与えるプレドライブ・デバイス113、114のソース抵抗RSCとRSDをプログラムすることによって調節することができる。プレドライブ信号116の充電/放電レートを遅くすることにより、出力信号ドライブ・デバイス127のゲートの充電/放電により時間がかかり、従って出力信号ドライブ・デバイス127が飽和/ピンチオフに達する前に線形領域で導通する時間量が増大する。当分野において周知のように、FETデバイスの線形領域を規定するゲート対ソース電圧VGSの範囲は狭く、ドレイン電流は、FETが電流源となる点である飽和電圧VDS(SAT)までドレイン対ソース電圧VPSと共に線形的に増加する。線形領域における勾配ID /V DSは、VGS−VTに比例する。従って、ドライブ・デバイス127、128が線形領域に留まる時間が長いほど、出力パッドにおける充電/放電レートは遅くなり、従って、出力信号のエッジ・レートは遅くなる。
【0023】
回路100のプルダウン部分は、回路のプルアップ部分と同様であり、高電圧源VDDと接地の間に直列に接続されたプレドライバ・デバイス122−125を含み、ドライブ・デバイス128のゲートを駆動するプレドライブ信号126を発生する。回路のプルダウン部分は、ドライブ・デバイス128が出力パッドを接地に放電することを除いて、回路のプルアップ部分と同様に動作する。
【0024】
図4(a)と図4(b)は、出力信号のエッジ・レートにおけるプレドライブデバイスのソース抵抗を増加させる効果を説明するタイミング図である。図示するように、スルー・レート制御を行わないと、プレドライブ信号(図4(a)に破線で示す)は素早く切り換わり、鋭いエッジ遷移となる。これは、出力信号(図4(b)に破線で示す)における鋭いエッジ遷移となる。これに対して、本発明によるプレドライブ信号のスルー・レート制御(図4(a)に実線で示す)によると、出力信号(図4(b)に実線で示す)はよりゆっくりと遷移する。
【0025】
図3に戻って、プログラマブル電流源131は、デバイス108と110が1:1の電流ミラーを構成するように実現される。デバイス110は、定電流源として動作する傾向のある領域で動作し、この場合、電流値はVGSNの関数(すなわち、NGATEの関数)となる。デバイス110(及び111)を流れる電流はIPROGとなるが、VREFを追跡するようにVPROGをサーボするのと同じだけ、誤差増幅器6によって生成されるVGSNにおける任意の動きによって(補償のために)調節される。デバイス111はまた定電流領域で動作し、構造の対称性のおかげで、所与の電流においてデバイス110が持つのと同じ大きさのゲート電圧を持つ。デバイス110と111は直列に接続されているので、それらは定電流源として正確に同じ電圧を発生し共有する。このように、デバイス110を流れる電流は、VDDを基準としたとき、DGNDを基準としてVGSNを変化する大きさと方向に対応するデバイス111のためのゲート電圧VGSP(PGATE)を生成するかまたはこれを伴う。言い換えると、デバイス110と111はゲート電圧ミラーとして動作する。その結果、主にはRPROGについて選択された値に従って決定され、従にはプロセスと温度のばらつきに従って変化する値を持つ、信号NGATE119とPGATE120が生じる。
【0026】
信号NGATE119は、nチャンネルFET115のゲートを駆動し、信号PGATE120は、pチャンネルFET112のゲートを駆動する。デバイス108と115もまた、デバイスの構成の比率に比例した電流比を持つ電流ミラーを構成する。例えば、FET115について選択された構成が1:30のミラーを発生すると仮定する。FET115を流れる電流は(デバイス114によってオンにされたとき)、デバイス108(IPROG)を流れる電流量の30倍となる。この例では、デバイス108と112の構成も、1:30の電流ミラーを構成するように選ばれている。従って、RPROGはIPROGを設定し、デバイス112のためにRSCの値を、デバイス115ためにRSDの値を順にプログラムし補償する。
【0027】
アプリケーションの中には、例えば、非常に遅いスルー・レート要求を持ち及び/またはバス上に多数の負荷を有するバスは、スルー・レートを遅らせるための追加の手段が必要となるものがある。図5は、本発明によるスルー・レート制御される出力ドライバ回路200の別の実施形態を示す。この実施形態では、多段ターンオン/オフ出力ドライバ・デバイス227、227a及び228、228aを用いて、ドライバの出力パッド218をプルアップまたはプルダウンする。この実施形態では、出力ドライバ200は、プログラマブル電流源231、プレドライバ段232及び出力段233を含む。出力段233は、高電圧源VDDと出力パッド218の間に接続された複数のプルアップ・デバイス227及び227aと、低電圧源(接地)と出力パッド218の間に接続された複数のプルダウン・デバイス228及び228aを有する。出力ドライブ・デバイス227、227a、228、228aは、プレドライバ段232に属する各々対応するプレドライブ回路を介してそれぞれ制御可能であり、それぞれのソースインピーダンスRSCとRSDは、図3の実施形態に関して述べた原理に従ってプログラマブル電流源231を介してプログラム可能である。図3の実施形態に示すように、電流ミラー化されたデバイスの間の既知の比率(すなわち、デバイス208と210、208と211、208と213及び208と212の間の比率)を設定することによって、単一のプログラマブル抵抗RPROGを使用して、出力ドライブ・デバイス227、227aと228、228aが段階的にオン/オフするように、プレドライブ信号216、216a、226、226aのスルー・レートを制御することができる。
【0028】
1つのプログラマブル電流源231が、任意の複数の出力ドライバ段、例えばバス全体についての駆動レベル(ソース・インピーダンス)を設定する役割を果たし、また補償によりそれを維持することもできることが認められるであろう。また関連する別個のプログラマブル電流源によって独立に制御されるソース・インピーダンスをそれぞれ有する任意の複数の出力ドライバ段を容易に得ることができることも認められるであろう。
【0029】
図6(a)と図6(b)は、出力信号のエッジ・レートにおける多段のプレドライブ・デバイスのソース抵抗を増加させる効果を説明するタイミング図である。図示するように、スルー・レート制御を行わないと、プレドライブ信号(図6(a)に破線で示す)は素早く切り換わり、その結果としてエッジ遷移が鋭くなり、出力信号(図6(b)において破線で示されている)におけるエッジ遷移が鋭くなる。これに対して、多段のターンオンを持つプレドライブ信号(図6(a)に実線で示す)の本発明によるスルー・レート制御では、出力信号(図6(b)に実線で示す)の遷移はさらに遅くなる。
【0030】
本発明には例として以下の実施形態が含まれる。
(1)集積回路のノード(18、118、218)におけるディジタル信号(PAD)の遷移エッジのスルー・レートを制御する方法であって、
第1のプレドライブ・デバイス(14、15、24、25、113、114、123、124)を流れる第1の電流を調節して、前記第1のプレドライブ・デバイスによって生成された第1のプレドライブ信号(DATA’)のエッジの第1の所望のスルー・レートを達成すること(32)と、
前記第1のプレドライブ信号(DATA’)を用いて第1の出力ドライブ・デバイス(16、26、127、128、227、227a、228、228a)を制御して、前記ノード上の前記ディジタル信号(PAD)を駆動すること(34)を含む方法。
【0031】
(2)前記調節(32)は、前記第1のプレドライブ・デバイスの第1のソース抵抗(RSC、RSD)を調節(32)して前記第1の電流を制御することを含む、上記(1)に記載の方法。
【0032】
(3)第2のプレドライブ・デバイスを流れる第2の電流を調節して、前記第2のプレドライブ・デバイスによって生成された第2のプレドライブ信号のエッジの第2の所望のスルー・レートを達成すること(32)と、
前記第2のプレドライブ信号を用いて第2の出力ドライブ・デバイスを制御して、前記ノード上の前記ディジタル信号を駆動すること(34)を含む、上記(1)または(2)に記載の方法。
【0033】
(4)前記調節は、前記第2のプレドライブ・デバイスの第2のソース抵抗(RSC、RSD)を調節して前記第2の電流を制御することを含む、上記(2)または(3)に記載の方法。
【0034】
(5)集積回路のノード(18、118、218)におけるディジタル信号(PAD)の遷移エッジのスルー・レートを制御する装置であって、
第1のプレドライブ信号(DATA’)を発生する第1のプレドライブ・デバイス(14、15)と、
前記第1のプレドライブ・デバイスを流れる第1の電流を制御するプレドライブ・デバイス・コントローラ(20)と、
前記第1のプレドライブ信号(DATA’)によって制御可能であり前記ノード上に前記ディジタル信号を発生する第1の出力ドライブ・デバイス(16、26)と、
を含む装置。
【0035】
(6)前記プレドライブ・デバイス・コントローラは、前記第1のプレドライブ・デバイスの第1のソース抵抗(RSC、RSD)を制御するソース抵抗コントローラ(20)を含む、上記(5)に記載の装置。
【0036】
(7)前記ソース抵抗コントローラは、前記第1のプレドライブ・デバイスの前記第1のソース抵抗(RSC、RSD)を制御するプログラマブル電流源(131)を含む、上記(6)に記載の装置。
【0037】
(8)前記プログラマブル電流源(131)は、外部抵抗(RPROG、107)を介して調節可能である上記(7)に記載の装置。
【0038】
(9)それぞれが1つまたは複数の追加のプレドライブ信号(126、226、226a)を発生する1つまたは複数の追加のプレドライブ・デバイス(24、25、113、114、123、124、P4a、N4a)であって、前記プレドライブ・デバイス・コントローラが前記1つまたは複数の追加のプレドライブ・デバイスを流れる1つまたは複数の対応する電流を制御する、プレドライブ・デバイスと、
前記1つまたは複数の追加のプレドライブ信号のうち少なくとも1つによってそれぞれ制御可能であり、前記ノード上に前記ディジタル信号を発生する1つまたは複数の追加の出力ドライブ・デバイス(128、227a、228、228a)と、
を含む、上記(5)ないし(8)のいずれか1項に記載の装置。
【0039】
(10)前記1つまたは複数の追加のプレドライブ・デバイスの前記対応するソース抵抗は、前記第1のプレドライブ・デバイスの前記第1のソース抵抗とは異なる、上記(9)に記載の装置。
【0040】
本発明による好ましい実施形態を詳細に述べてきたが、発明の概念は他の方法で様々に具体化することができる。
【図面の簡単な説明】
【図1】本発明によるスルー・レート制御される出力ドライバ回路のブロック図である。
【図2】本発明による方法の動作フローチャートである。
【図3】本発明により実施されるスルー・レート制御される出力ドライバ回路の概略図である。
【図4】(a)は図3における本発明の第1の実施形態における発明の動作によるプレドライブ信号を示すゲート電圧対時間図であり、(b)は図3に示す本発明の第1の実施形態を用いたときの(a)のプレドライブ信号に対応する出力信号を示すゲート電圧対時間図である。
【図5】本発明により実現されるスルー・レート制御される出力ドライバ回路の別の実施形態である。
【図6】(a)は図5における本発明の第2の実施形態における発明の動作によるプレドライブ信号を示すゲート電圧対時間図であり、(b)は図5に示す本発明の第2の実施形態を用いたときの(a)のプレドライブ信号に対応する出力信号を示すゲート電圧対時間図である。
【符号の説明】
14、15、24、25、113、114、123、124 第1のプレドライブ・デバイス
16、26、127、128、227、227a、228、228a 第1の出力ドライブ・デバイス
18、118、218 ノード
DATA’ 第1のプレドライブ信号
PAD ディジタル信号
Claims (5)
- 集積回路のノードにおけるディジタル信号の遷移エッジのスルー・レートを変化させる装置であって、
第1のドライブ電圧源に結合された第1の出力トランジスタソース、前記ノードに結合された第1の出力トランジスタドレイン、および第1の出力トランジスタゲートを有する第1の出力トランジスタと、
データ信号を受信するように結合された第1のプレドライブ・デバイス入力、第1のプレドライブ・デバイス出力信号が生成される前記第1の出力トランジスタゲートに結合された第1のプレドライブ・デバイス出力、および第1のプレドライブ・デバイス制御入力を有する第1のプレドライブ・デバイスと、を備え、
前記第1のプレドライブ・デバイスは、
第1のプレドライブトランジスタソース、前記第1の出力トランジスタゲートに結合された第1のプレドライブトランジスタドレイン、および前記データ信号を受信するように結合された第1のプレドライブトランジスタゲートを有する第1のプレドライブトランジスタと、
第2のプレドライブトランジスタソース、前記第1の出力トランジスタゲートに結合された第2のプレドライブトランジスタドレイン、および前記データ信号を受信するように結合された第2のプレドライブトランジスタゲートを有する第2のプレドライブトランジスタと、を備え、
前記第1のプレドライブトランジスタおよび第2のプレドライブトランジスタは、逆特性のn型トランジスタおよびp型トランジスタからなり、
さらに、
前記集積回路の前記ノードにおける前記ディジタル信号の遷移エッジのスルー・レートが変化するように、前記第1のプレドライブ・デバイス出力信号の勾配を調整するため、プログラムされた信号に基づいて前記第1のプレドライブ・デバイスの第1のプレドライブ・デバイスソース抵抗を調整する前記第1のプレドライブ・デバイス制御入力に結合された第1のプログラマブル・ソース抵抗コントローラを備え、該第1のプログラマブル・ソース抵抗コントローラは、
基準信号を受信するように結合された第1の入力、前記プログラムされた信号を受信するように結合された第2の入力、および前記基準信号と前記プログラムされた信号との差を表す差信号が発生される演算増幅器出力を有する演算増幅器と、
第1の電圧源に結合された第1のトランジスタソース、前記演算増幅器出力に結合された第1のトランジスタゲート、および前記基準信号を受信する前記演算増幅器の前記第1の入力に結合された第1のトランジスタドレインを有する第1のトランジスタと、
前記第1の電圧源に結合された第2のトランジスタソース、前記演算増幅器出力に結合された第2のトランジスタゲート、および第2のトランジスタドレインを有する第2のトランジスタと、
第2の電圧源に結合された第3のトランジスタソース、前記第2のトランジスタドレインに結合された第3のトランジスタドレイン、および第3のトランジスタゲートを有する第3のトランジスタと、
前記第1の電圧源に結合されたソース、前記第1のプレドライブトランジスタソースに結合された第4のトランジスタドレイン、および前記演算増幅器出力と前記第2のトランジスタゲートに結合された第4のトランジスタゲートを有する第4のトランジスタと、
前記第2の電圧源に結合されたソース、前記第2のプレドライブトランジスタソースに結合された第5のトランジスタドレイン、および前記第3のトランジスタゲートに結合された第5のトランジスタゲートを有する第5のトランジスタと、
を備える、装置。 - 第2のドライブ電圧源に結合された第2の出力トランジスタソース、前記ノードに結合された第2の出力トランジスタドレイン、および第2の出力トランジスタゲートを有する第2の出力トランジスタと、
前記データ信号を受信するように結合された第2のプレドライブ・デバイス入力、前記第2の出力トランジスタに結合された第2のプレドライブ・デバイス出力、および第2のプレドライブ・デバイス制御入力を有する第2のプレドライブ・デバイスと、
前記プログラムされた信号に基づいて前記第2のプレドライブ・デバイスの第2のプレドライブ・デバイスソース抵抗を決定する前記第2のプレドライブ・デバイス制御入力に結合された第2のプログラマブル・ソース抵抗コントローラと、を備え、前記第2のプレドライブ・デバイスは、
第3のプレドライブトランジスタソース、前記第2の出力トランジスタゲートに結合された第3のプレドライブトランジスタドレイン、および前記データ信号を受信するように結合された第3のプレドライブトランジスタゲートを有する第3のプレドライブトランジスタと、
第4のプレドライブトランジスタソース、前記第2の出力トランジスタゲートに結合された第4のプレドライブトランジスタドレイン、および前記データ信号を受信するように結合された第4のプレドライブトランジスタゲートを有する第4のプレドライブトランジスタと、を備え、
前記第3のプレドライブトランジスタおよび第4のプレドライブトランジスタは、逆特性のn型トランジスタおよびp型トランジスタからなり、
前記第2のプログラマブル・ソース抵抗コントローラは、
前記第1の電圧源に結合されたソース、前記第3のプレドライブトランジスタソースに結合された第6のトランジスタドレイン、および前記演算増幅器出力と前記第2のトランジスタゲートとに結合された第6のトランジスタゲートを有する第6のトランジスタと、
前記第2の電圧源に結合されたソース、前記第4のプレドライブトランジスタソースに結合された第7のトランジスタドレイン、および前記第3のトランジスタゲートに結合された第7のトランジスタゲートを有する第7のトランジスタと、
を備える、請求項1に記載の装置。 - 前記第2のドライブ電圧源が実質的に前記第1のドライブ電圧源に等しい、請求項2に記載の装置。
- 外部電圧源に結合された第1の端子、および前記演算増幅器の前記第1の入力と前記第1のトランジスタドレインとに結合された第2の端子を有する外部プログラマブルレジスタを備える、請求項2に記載の装置。
- 外部電圧源に結合された第1の端子、および前記演算増幅器の前記第1の入力と前記第1のトランジスタドレインに結合された第2の端子とを有する外部プログラマブルレジスタを備える、請求項1に記載の装置。
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