JP2894277B2 - バスドライバ - Google Patents
バスドライバInfo
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- JP2894277B2 JP2894277B2 JP8115819A JP11581996A JP2894277B2 JP 2894277 B2 JP2894277 B2 JP 2894277B2 JP 8115819 A JP8115819 A JP 8115819A JP 11581996 A JP11581996 A JP 11581996A JP 2894277 B2 JP2894277 B2 JP 2894277B2
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- Japan
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- output
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Description
【０００１】
【発明の属する技術分野】本発明は、バスを駆動するド
ライバ回路に関し、特にオープンドレイン構造のバスド
ライバ回路に関する。
ライバ回路に関し、特にオープンドレイン構造のバスド
ライバ回路に関する。
【０００２】
【従来の技術】従来のドライバ（駆動）回路として、例
えば特開平５−２０６８１０号公報には、駆動電流が増
大しても出力信号にリンギングが生じない電流駆動回路
として、オープンドレイン（又はオープンコレクタ）型
出力回路において、半導体基板上に同一プロセスによっ
て形成した複数の出力トランジスタを並列に接続し、そ
の各出力トランジスタを順次遅延させて動作させるイン
バータを備えた駆動回路が提案されている。また、特開
平４−３６４６０６号公報には、ＣＭＯＳ型デジタル出
力回路の動作速度及び負荷駆動能力を低下させることな
く、高速化に伴って顕在化する過渡ノイズを低減する技
術として、負荷駆動能力を出力電圧の立ち下がり初期、
立ち下がり中期、立ち下がり後期の各段階で変化させ、
立ち下がり初期と後期で負荷駆動能力を相対的に減じる
一方、立ち下がり中期で負荷駆動能力を相対的に高める
ことにより出力電圧の立ち下がり波形を滑らかとして、
過渡ノイズを軽減するようにした構成が提案されてい
る。
えば特開平５−２０６８１０号公報には、駆動電流が増
大しても出力信号にリンギングが生じない電流駆動回路
として、オープンドレイン（又はオープンコレクタ）型
出力回路において、半導体基板上に同一プロセスによっ
て形成した複数の出力トランジスタを並列に接続し、そ
の各出力トランジスタを順次遅延させて動作させるイン
バータを備えた駆動回路が提案されている。また、特開
平４−３６４６０６号公報には、ＣＭＯＳ型デジタル出
力回路の動作速度及び負荷駆動能力を低下させることな
く、高速化に伴って顕在化する過渡ノイズを低減する技
術として、負荷駆動能力を出力電圧の立ち下がり初期、
立ち下がり中期、立ち下がり後期の各段階で変化させ、
立ち下がり初期と後期で負荷駆動能力を相対的に減じる
一方、立ち下がり中期で負荷駆動能力を相対的に高める
ことにより出力電圧の立ち下がり波形を滑らかとして、
過渡ノイズを軽減するようにした構成が提案されてい
る。
【０００３】バスを高速に動作させる回路として、従
来、ＧＴＬが用いられているが、実際には、バスの分岐
パターンにより、リンギングが発生し、このため高速動
作させるためにはバスの分岐長を厳しく制限する必要が
あった。
来、ＧＴＬが用いられているが、実際には、バスの分岐
パターンにより、リンギングが発生し、このため高速動
作させるためにはバスの分岐長を厳しく制限する必要が
あった。
【０００４】
【発明が解決しようとする課題】このように、従来のド
ライバ回路においては、ドライバ回路の立ち上がりにお
いてバスの分岐パターンによりリンギングが発生するた
め、バスを高速動作させるためには、バスの分岐長を厳
しく制限する必要があった。
ライバ回路においては、ドライバ回路の立ち上がりにお
いてバスの分岐パターンによりリンギングが発生するた
め、バスを高速動作させるためには、バスの分岐長を厳
しく制限する必要があった。
【０００５】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、バスの分岐長の制限を
緩和し、実現可能なバスの分岐長でバスを高速動作する
ことのできるバスドライバを提供することにある。
れたものであって、その目的は、バスの分岐長の制限を
緩和し、実現可能なバスの分岐長でバスを高速動作する
ことのできるバスドライバを提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ドレインが出力端子に接続されたオープ
ンドレイン型の出力トランジスタと、前記出力トランジ
スタを駆動する回路であって、入力端子から信号を入力
し前記出力トランジスタのゲートに出力端が接続されて
なるＣＭＯＳ回路と、前記出力端子と前記出力トランジ
スタのゲートとの間に直列形態に接続される少なくとも
２つのトランジスタよりなる、複数のフィードバック回
路と、前記複数のフィードバック回路に対応して設けら
れ、前記ＣＭＯＳ回路の出力を所定時間遅延させる複数
の遅延回路と、を備え、前記各フィードバック回路の前
記２つのトランジスタは、それぞれ前記入力端子からの
信号、及び、前記ＣＭＯＳ回路の出力を該フィードバッ
ク回路に対応する前記遅延回路で遅延してなる遅延出力
をゲート入力とする、ことを特徴とするドライバ回路を
提供する。
め、本発明は、ドレインが出力端子に接続されたオープ
ンドレイン型の出力トランジスタと、前記出力トランジ
スタを駆動する回路であって、入力端子から信号を入力
し前記出力トランジスタのゲートに出力端が接続されて
なるＣＭＯＳ回路と、前記出力端子と前記出力トランジ
スタのゲートとの間に直列形態に接続される少なくとも
２つのトランジスタよりなる、複数のフィードバック回
路と、前記複数のフィードバック回路に対応して設けら
れ、前記ＣＭＯＳ回路の出力を所定時間遅延させる複数
の遅延回路と、を備え、前記各フィードバック回路の前
記２つのトランジスタは、それぞれ前記入力端子からの
信号、及び、前記ＣＭＯＳ回路の出力を該フィードバッ
ク回路に対応する前記遅延回路で遅延してなる遅延出力
をゲート入力とする、ことを特徴とするドライバ回路を
提供する。
【０００７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１を参照して、本発明に
係るドライバ回路の実施の形態は、オープンドレイン型
トランジスタ出力回路Ｑ７と、オープンドレイン型出力
回路Ｑ７を駆動する、ＣＭＯＳ回路Ｑ１、Ｑ２と、オー
プンドレイン出力回路Ｑ７の出力端子に接続された複数
のフィードバック回路、すなわちトランジスタＱ３、Ｑ
４で構成された第１のフィードバック回路、及び、トラ
ンジスタＱ５、Ｑ６で構成された第２のフィードバック
回路と、複数のフィードバック回路の動作時間をそれぞ
れ制御する複数の遅延回路、すなわちゲートＧ１、Ｇ２
で構成された第１の遅延回路、及びゲートＧ３、Ｇ４で
構成された第２の遅延回路と、から構成され、複数のフ
ィードバック回路と、複数の遅延回路とにより、オープ
ンドレイン出力回路Ｑ７のフィードバック時間を段階的
に制御する。
を参照して以下に説明する。図１を参照して、本発明に
係るドライバ回路の実施の形態は、オープンドレイン型
トランジスタ出力回路Ｑ７と、オープンドレイン型出力
回路Ｑ７を駆動する、ＣＭＯＳ回路Ｑ１、Ｑ２と、オー
プンドレイン出力回路Ｑ７の出力端子に接続された複数
のフィードバック回路、すなわちトランジスタＱ３、Ｑ
４で構成された第１のフィードバック回路、及び、トラ
ンジスタＱ５、Ｑ６で構成された第２のフィードバック
回路と、複数のフィードバック回路の動作時間をそれぞ
れ制御する複数の遅延回路、すなわちゲートＧ１、Ｇ２
で構成された第１の遅延回路、及びゲートＧ３、Ｇ４で
構成された第２の遅延回路と、から構成され、複数のフ
ィードバック回路と、複数の遅延回路とにより、オープ
ンドレイン出力回路Ｑ７のフィードバック時間を段階的
に制御する。
【０００８】このように、本発明の実施の形態において
は、オープンドレイン出力回路の立ち上がり時に、複数
のフィードバック回路の動作時間を複数の遅延回路を用
いて段階的に行い、これにより、オープンドレイン出力
回路の立ち上がり時に発生するリンギングを抑えるよう
にしたものである。
は、オープンドレイン出力回路の立ち上がり時に、複数
のフィードバック回路の動作時間を複数の遅延回路を用
いて段階的に行い、これにより、オープンドレイン出力
回路の立ち上がり時に発生するリンギングを抑えるよう
にしたものである。
【０００９】
【実施例】本発明の実施例を以下に説明する。図１は、
本発明の一実施例の構成を示す図である。
本発明の一実施例の構成を示す図である。
【００１０】図１を参照して、本発明の実施例は、入力
端子（ＩＮ）にゲートを接続したＰチャネルＭＯＳトラ
ンジスタＱ１とＮチャネルＭＯＳトランジスタＱ２から
なるＣＭＯＳインバータ回路と、ドレインを出力端子
（ＯＵＴ）に接続しソースが接地され、ゲートをＣＭＯ
Ｓインバータ回路の出力端に接続したオープンドレイン
型トランジスタＱ７と、出力端子（ＯＵＴ）とＣＭＯＳ
インバータ回路の出力端との間に直列形態に接続された
トランジスタＱ３、Ｑ４と、出力端子（ＯＵＴ）とＣＭ
ＯＳインバータ回路の出力端との間に直列形態に接続さ
れたトランジスタＱ５、Ｑ６と、を備え、ＣＭＯＳイン
バータ回路の出力端とトランジスタＱ６のゲートの間に
は、インバータＧ１、Ｇ２、Ｇ３、Ｇ４からなる遅延素
子が挿入され、トランジスタＱ４のゲートはインバータ
Ｇ２の出力端とインバータＧ３の入力端との接続点に接
続され、またトランジスタＱ３及びＱ５のゲートはとも
に入力端子（ＩＮ）に接続されている。図１において、
トランジスタＱ３、Ｑ４は第１のフィードバック回路、
トランジスタＱ５、Ｑ６は第２のフィードバック回路を
構成し、またインバータＧ１、Ｇ２は第１の遅延回路、
インバータＧ３、Ｇ４は第２の遅延回路を構成してい
る。
端子（ＩＮ）にゲートを接続したＰチャネルＭＯＳトラ
ンジスタＱ１とＮチャネルＭＯＳトランジスタＱ２から
なるＣＭＯＳインバータ回路と、ドレインを出力端子
（ＯＵＴ）に接続しソースが接地され、ゲートをＣＭＯ
Ｓインバータ回路の出力端に接続したオープンドレイン
型トランジスタＱ７と、出力端子（ＯＵＴ）とＣＭＯＳ
インバータ回路の出力端との間に直列形態に接続された
トランジスタＱ３、Ｑ４と、出力端子（ＯＵＴ）とＣＭ
ＯＳインバータ回路の出力端との間に直列形態に接続さ
れたトランジスタＱ５、Ｑ６と、を備え、ＣＭＯＳイン
バータ回路の出力端とトランジスタＱ６のゲートの間に
は、インバータＧ１、Ｇ２、Ｇ３、Ｇ４からなる遅延素
子が挿入され、トランジスタＱ４のゲートはインバータ
Ｇ２の出力端とインバータＧ３の入力端との接続点に接
続され、またトランジスタＱ３及びＱ５のゲートはとも
に入力端子（ＩＮ）に接続されている。図１において、
トランジスタＱ３、Ｑ４は第１のフィードバック回路、
トランジスタＱ５、Ｑ６は第２のフィードバック回路を
構成し、またインバータＧ１、Ｇ２は第１の遅延回路、
インバータＧ３、Ｇ４は第２の遅延回路を構成してい
る。
【００１１】本発明の実施例の動作を以下に説明する。
オープンドレイン出力回路Ｑ７の立ち上がり時におい
て、オープンドレイン出力回路Ｑ７を駆動するＣＭＯＳ
回路の出力端に接続された第１のフィードバックは、第
１の遅延回路により定める遅延時間後に動作を開始す
る。
オープンドレイン出力回路Ｑ７の立ち上がり時におい
て、オープンドレイン出力回路Ｑ７を駆動するＣＭＯＳ
回路の出力端に接続された第１のフィードバックは、第
１の遅延回路により定める遅延時間後に動作を開始す
る。
【００１２】同様にして、第２のフィードバック回路
は、第１の遅延回路と第２の遅延回路の遅延時間後に動
作を開始する。
は、第１の遅延回路と第２の遅延回路の遅延時間後に動
作を開始する。
【００１３】すなわち、入力端子（ＩＮ）の電位がロー
レベルからハイレベルに遷移する際、ＣＭＯＳインバー
タ回路の出力はハイレベルからローレベルに遷移して、
オープンドレイン型トランジスタＱ７をオフとして不図
示のプルアップ抵抗を介して電源に接続された出力端子
（ＯＵＴ）はハイレベルに立ち上がる。出力端子電圧の
立ち上がりの過程において、入力信号をゲート入力とす
るトランジスタＱ３、Ｑ５はオフ状態からオン状態とな
り（このとき、トランジスタＱ４、Ｑ６はともにオン状
態）、トランジスタＱ４はＣＭＯＳインバータ回路の出
力電圧の遷移から第１の遅延回路Ｇ１、Ｇ２で定まる時
間後にオンからオフ状態となり、続いてトランジスタＱ
６がＣＭＯＳインバータ回路の出力電圧の遷移から第１
及び第２の遅延回路Ｇ１〜Ｇ４で定まる時間後にオンか
らオフ状態となる。
レベルからハイレベルに遷移する際、ＣＭＯＳインバー
タ回路の出力はハイレベルからローレベルに遷移して、
オープンドレイン型トランジスタＱ７をオフとして不図
示のプルアップ抵抗を介して電源に接続された出力端子
（ＯＵＴ）はハイレベルに立ち上がる。出力端子電圧の
立ち上がりの過程において、入力信号をゲート入力とす
るトランジスタＱ３、Ｑ５はオフ状態からオン状態とな
り（このとき、トランジスタＱ４、Ｑ６はともにオン状
態）、トランジスタＱ４はＣＭＯＳインバータ回路の出
力電圧の遷移から第１の遅延回路Ｇ１、Ｇ２で定まる時
間後にオンからオフ状態となり、続いてトランジスタＱ
６がＣＭＯＳインバータ回路の出力電圧の遷移から第１
及び第２の遅延回路Ｇ１〜Ｇ４で定まる時間後にオンか
らオフ状態となる。
【００１４】すなわち、オープンドレイン出力回路Ｑ７
の立ち上がり時には、第１の遅延回路の遅延時間後に、
第１のフィードバック回路が動作し、更に第２の遅延回
路の遅延時間後に第２のフィードバック回路が動作す
る。このため、オープンドレイン出力回路Ｑ７の立ち上
がり時に発生するオーバーシュート及びリンギングの発
生を抑えることができる。
の立ち上がり時には、第１の遅延回路の遅延時間後に、
第１のフィードバック回路が動作し、更に第２の遅延回
路の遅延時間後に第２のフィードバック回路が動作す
る。このため、オープンドレイン出力回路Ｑ７の立ち上
がり時に発生するオーバーシュート及びリンギングの発
生を抑えることができる。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
オープンドレイン出力回路をオープンドレイン出力回路
を駆動するＣＭＯＳ回路の出力端子に接続された複数の
フィードバック回路を複数の遅延回路により段階的に動
作させ、オープンドレイン出力回路のフィードバック時
間を段階的に制御することにより、オープンドレイン出
力回路の立ち上がり時に発生するリンギングを抑えるこ
とができ、このため実現可能なバスの分岐長にて、バス
を高速動作させることができる。
オープンドレイン出力回路をオープンドレイン出力回路
を駆動するＣＭＯＳ回路の出力端子に接続された複数の
フィードバック回路を複数の遅延回路により段階的に動
作させ、オープンドレイン出力回路のフィードバック時
間を段階的に制御することにより、オープンドレイン出
力回路の立ち上がり時に発生するリンギングを抑えるこ
とができ、このため実現可能なバスの分岐長にて、バス
を高速動作させることができる。
【図１】本発明の一実施例の構成を示す図である。
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７ トランジ
スタ Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート
スタ Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート
Claims (3)
- 【請求項１】ドレインが出力端子に接続されたオープン
ドレイン型の出力トランジスタと、 前記出力トランジスタを駆動する回路であって、入力端
子から信号を入力し前記出力トランジスタのゲートに出
力端が接続されてなるＣＭＯＳ回路と、 前記出力端子と前記出力トランジスタのゲートとの間に
直列形態に接続される少なくとも２つのトランジスタよ
りなる、複数のフィードバック回路と、前記複数のフィードバック回路に対応して設けられ、前
記ＣＭＯＳ回路の出力を所定時間遅延させる 複数の遅延
回路と、を備え前記各フィードバック回路の前記２つの
トランジスタは、それぞれ前記入力端子からの信号、及
び、前記ＣＭＯＳ回路の出力を該フィードバック回路に
対応する前記遅延回路で遅延してなる遅延出力をゲート
入力とする、ことを特徴とするドライバ回路。 - 【請求項２】ソースが接地されドレインが出力端子に接
続され出力回路をなすトランジスタ（「出力トランジス
タという」）と、入力端子から信号を入力とし前記出力トランジスタのゲ
ートに出力端を接続してなるＣＭＯＳインバータ 回路
と、を備え、前記ＣＭＯＳインバータ回路の出力端と前記出力トラン
ジスタのゲートとの共通接続点と、前記出力端子との間
に、直列形態に接続される少なくとも２つのトランジス
タよりなるフィードバック回路を１又は複数並設し、 前記各フィードバック回路の前記２つのトランジスタに
ついて、前記共通接続点側に接続する第１のトランジス
タは前記入力端子の信号電位をゲート入力とし、前記出
力端子側に接続する第２のトランジスタのゲートには、
前記ＣＭＯＳインバータ回路の出力を、遅延回路を通し
て、前記各フィードバック回路毎にそれぞれ異なる所定
の遅延時間遅延させた信号が入力されてなる 、ことを特
徴とするドライバ回路。 - 【請求項３】前記遅延回路が、前記ＣＭＯＳインバータ
の出力端に直列に接続してなる遅延素子列で構成されて
なることを特徴とする請求項２記載のドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115819A JP2894277B2 (ja) | 1996-04-12 | 1996-04-12 | バスドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115819A JP2894277B2 (ja) | 1996-04-12 | 1996-04-12 | バスドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284123A JPH09284123A (ja) | 1997-10-31 |
| JP2894277B2 true JP2894277B2 (ja) | 1999-05-24 |
Family
ID=14671895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8115819A Expired - Fee Related JP2894277B2 (ja) | 1996-04-12 | 1996-04-12 | バスドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894277B2 (ja) |
-
1996
- 1996-04-12 JP JP8115819A patent/JP2894277B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09284123A (ja) | 1997-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990202 |
|
| LAPS | Cancellation because of no payment of annual fees |