JPH06152343A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH06152343A JPH06152343A JP4292383A JP29238392A JPH06152343A JP H06152343 A JPH06152343 A JP H06152343A JP 4292383 A JP4292383 A JP 4292383A JP 29238392 A JP29238392 A JP 29238392A JP H06152343 A JPH06152343 A JP H06152343A
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- delay circuit
- circuit
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Abstract
(57)【要約】
【目的】簡単な構成でディジタル信号により基本遅延回
路の遅延時間よりも高い遅延時間分解能を実現すること
ができる可変遅延回路を提供する。 【構成】トランジスタの対を含む差動対をそれぞれに有
するＮ個（Ｎ≧２）の遅延回路Ａ〜遅延回路Ｎを備え、
該Ｎ個の遅延回路は、それぞれを個別に選択し得る選択
手段ＸＳ１〜ＸＳＮを有し、また、それぞれが負荷Ｒ
１、Ｒ２と電流源トランジスタＸＴ１と被遅延信号入力
端子ＤinＴ、ＤinＣおよび被遅延信号出力端子ＤoＴ、
ＤoＣを相互に共有し、上記Ｎ個のうち少なくとも（Ｎ
−１）個の遅延回路の差動対は、当該遅延回路の遅延時
間を相互に異なるよう特徴付ける遅延手段を備え、か
つ、該遅延手段により、Ｎ個のうち任意の２つの遅延回
路の遅延時間の差をΔＴ、遅延時間の最も小さい遅延回
路の遅延時間をＴKとするとき、ΔＴはＴKより小さいこ
ととする。
路の遅延時間よりも高い遅延時間分解能を実現すること
ができる可変遅延回路を提供する。 【構成】トランジスタの対を含む差動対をそれぞれに有
するＮ個（Ｎ≧２）の遅延回路Ａ〜遅延回路Ｎを備え、
該Ｎ個の遅延回路は、それぞれを個別に選択し得る選択
手段ＸＳ１〜ＸＳＮを有し、また、それぞれが負荷Ｒ
１、Ｒ２と電流源トランジスタＸＴ１と被遅延信号入力
端子ＤinＴ、ＤinＣおよび被遅延信号出力端子ＤoＴ、
ＤoＣを相互に共有し、上記Ｎ個のうち少なくとも（Ｎ
−１）個の遅延回路の差動対は、当該遅延回路の遅延時
間を相互に異なるよう特徴付ける遅延手段を備え、か
つ、該遅延手段により、Ｎ個のうち任意の２つの遅延回
路の遅延時間の差をΔＴ、遅延時間の最も小さい遅延回
路の遅延時間をＴKとするとき、ΔＴはＴKより小さいこ
ととする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にお
ける可変遅延回路に係り、特に信号を入力してから出力
するまでの遅延時間をディジタル信号で高い分解能で制
御する可変遅延回路に関する。
ける可変遅延回路に係り、特に信号を入力してから出力
するまでの遅延時間をディジタル信号で高い分解能で制
御する可変遅延回路に関する。
【０００２】
【従来の技術】図９は従来の可変遅延回路の基本構成を
示すブロック図である。同図において、可変遅延回路は
被遅延信号が入力される入力端子IＮ、遅延の単位とな
る複数の遅延回路（１〜４）、選択信号入力端子Ｓ１、
Ｓ２を有し、この選択信号の組合せにより遅延時間を選
択する選択回路、および遅延信号出力端子ＯＵＴにより
構成される。被遅延信号の通過する遅延回路の段数を選
択回路により選択することにより所望の遅延時間だけ遅
れた信号が出力端子ＯＵＴに出力される。ここで、各遅
延回路（１〜４）の遅延時間を等しくＴ0とし、選択回
路の遅延時間をＴ1とする。選択回路において端子Ｄ１
〜Ｄ４のいずれかに入力された信号を選択すると、入力
端子から出力端子までの遅延時間は各々Ｔ1＋Ｔ0、Ｔ1
＋２Ｔ0、Ｔ1＋３Ｔ0、Ｔ1＋４Ｔ0となり、遅延時間の
最小刻みである遅延時間分解能は各遅延回路の遅延時間
Ｔ0となる。したがって、可変遅延回路の分解能を上げ
るためには各遅延回路の遅延時間の短縮つまり遅延回路
の高速化が不可欠となる。
示すブロック図である。同図において、可変遅延回路は
被遅延信号が入力される入力端子IＮ、遅延の単位とな
る複数の遅延回路（１〜４）、選択信号入力端子Ｓ１、
Ｓ２を有し、この選択信号の組合せにより遅延時間を選
択する選択回路、および遅延信号出力端子ＯＵＴにより
構成される。被遅延信号の通過する遅延回路の段数を選
択回路により選択することにより所望の遅延時間だけ遅
れた信号が出力端子ＯＵＴに出力される。ここで、各遅
延回路（１〜４）の遅延時間を等しくＴ0とし、選択回
路の遅延時間をＴ1とする。選択回路において端子Ｄ１
〜Ｄ４のいずれかに入力された信号を選択すると、入力
端子から出力端子までの遅延時間は各々Ｔ1＋Ｔ0、Ｔ1
＋２Ｔ0、Ｔ1＋３Ｔ0、Ｔ1＋４Ｔ0となり、遅延時間の
最小刻みである遅延時間分解能は各遅延回路の遅延時間
Ｔ0となる。したがって、可変遅延回路の分解能を上げ
るためには各遅延回路の遅延時間の短縮つまり遅延回路
の高速化が不可欠となる。
【０００３】図１０は従来の単位遅延回路の一例を示す
回路図である。回路構成はＧaＡsＭＥＳ-ＦＥＴを用い
た低電力ソース結合ＦＥＴ論理回路（Ｌow-Ｐower Ｓou
rceＣoupled ＦＥＴ Ｌogic）（ＬＳＣＦＬ）であり、
両相信号（極性が反対である真信号と補信号）で動作す
る回路である。回路はスイッチングトランジスタＸＴ
１、ＸＴ２、電流源トランジスタＸＴ３および負荷抵抗
Ｒ１、Ｒ２により構成される差動回路によりなるスイッ
チ部と、差動回路の出力端子であるトランジスタＸＴ
１、ＸＴ２のドレイン端子にゲートが接続されたドレイ
ン接地のトランジスタＸＴ４、ＸＴ６および電流源トラ
ンジスタＸＴ５、ＸＴ７により構成されるソースフォロ
ア回路からなるソースフォロア部により構成される。真
信号入力端子ＤＴにハイレベルが入力されると、トラン
ジスタＸＴ１はオン状態となり抵抗Ｒ１に電流が流れ
る。一方、このとき補信号入力端子ＤＣにはローレベル
が入力されておりトランジスタＸＴ２はオフ状態である
ため抵抗Ｒ２には電流が流れない。従って、ソースフォ
ロア部を介して出力される信号は真信号出力端子ＱＴに
はハイレベル、補信号出力端子ＱＣにはローレベルが出
力される。入力端子ＤＴ、ＤＣに入力された信号（両相
信号）が出力端子ＱＴ、ＱＣに出力されるまでの時間が
上記の遅延時間Ｔ0に相当する。
回路図である。回路構成はＧaＡsＭＥＳ-ＦＥＴを用い
た低電力ソース結合ＦＥＴ論理回路（Ｌow-Ｐower Ｓou
rceＣoupled ＦＥＴ Ｌogic）（ＬＳＣＦＬ）であり、
両相信号（極性が反対である真信号と補信号）で動作す
る回路である。回路はスイッチングトランジスタＸＴ
１、ＸＴ２、電流源トランジスタＸＴ３および負荷抵抗
Ｒ１、Ｒ２により構成される差動回路によりなるスイッ
チ部と、差動回路の出力端子であるトランジスタＸＴ
１、ＸＴ２のドレイン端子にゲートが接続されたドレイ
ン接地のトランジスタＸＴ４、ＸＴ６および電流源トラ
ンジスタＸＴ５、ＸＴ７により構成されるソースフォロ
ア回路からなるソースフォロア部により構成される。真
信号入力端子ＤＴにハイレベルが入力されると、トラン
ジスタＸＴ１はオン状態となり抵抗Ｒ１に電流が流れ
る。一方、このとき補信号入力端子ＤＣにはローレベル
が入力されておりトランジスタＸＴ２はオフ状態である
ため抵抗Ｒ２には電流が流れない。従って、ソースフォ
ロア部を介して出力される信号は真信号出力端子ＱＴに
はハイレベル、補信号出力端子ＱＣにはローレベルが出
力される。入力端子ＤＴ、ＤＣに入力された信号（両相
信号）が出力端子ＱＴ、ＱＣに出力されるまでの時間が
上記の遅延時間Ｔ0に相当する。
【０００４】
【発明が解決しようとする課題】従来技術において遅延
時間分解能は各遅延回路の遅延時間Ｔ0で決まる。した
がって、可変遅延回路の分解能を上げるためには遅延回
路の高速化が不可欠となる。しかしながら、図１０に示
すような遅延回路の高速化にはトランジスタ性能上およ
び回路構成上の限界が存在する。遅延時間Ｔ0を調整す
る従来技術の一つとして図１０に示す電流源トランジス
タのバイアス電圧Ｖcsをアナログ的に調整することによ
り高分解能を得る方法が知られている。しかしながらこ
の方法を用いた場合、レベル変換とバイアス電圧の高精
度制御が必要であるため、直接ディジタル信号で制御す
るのは困難であり、ディジタル-アナログ変換回路を具
備する必要があり設計が困難であった。本発明はこのよ
うな点に鑑みてなされたものであり、簡単な構成でディ
ジタル信号により基本遅延回路の遅延時間よりも高い遅
延時間分解能を実現することができる可変遅延回路を提
供することを目的とする。
時間分解能は各遅延回路の遅延時間Ｔ0で決まる。した
がって、可変遅延回路の分解能を上げるためには遅延回
路の高速化が不可欠となる。しかしながら、図１０に示
すような遅延回路の高速化にはトランジスタ性能上およ
び回路構成上の限界が存在する。遅延時間Ｔ0を調整す
る従来技術の一つとして図１０に示す電流源トランジス
タのバイアス電圧Ｖcsをアナログ的に調整することによ
り高分解能を得る方法が知られている。しかしながらこ
の方法を用いた場合、レベル変換とバイアス電圧の高精
度制御が必要であるため、直接ディジタル信号で制御す
るのは困難であり、ディジタル-アナログ変換回路を具
備する必要があり設計が困難であった。本発明はこのよ
うな点に鑑みてなされたものであり、簡単な構成でディ
ジタル信号により基本遅延回路の遅延時間よりも高い遅
延時間分解能を実現することができる可変遅延回路を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の可変遅延回路では、例えば図１に示すよう
に、トランジスタの対を含む差動対１、差動対２、……
差動対Ｎをそれぞれ有するＮ個（Ｎ≧２）の遅延回路
Ａ、遅延回路Ｂ、……遅延回路Ｎを備え、該Ｎ個の遅延
回路は、それぞれを個別に選択し得る選択手段ＸＳ１、
ＸＳ２、……ＸＳＮを有し、また、それぞれが負荷Ｒ
１、Ｒ２と電流源トランジスタＸＴ１と被遅延信号入力
端子ＤinＴ、ＤinＣおよび被遅延信号出力端子ＤoＴ、
ＤoＣを相互に共有し、さらに、上記Ｎ個のうち少なく
とも（Ｎ−１）個の遅延回路の差動対は、当該遅延回路
の遅延時間を相互に異なるよう特徴付ける遅延手段を備
え、かつ、該遅延手段により、Ｎ個のうち任意の２つの
遅延回路の遅延時間の差をΔＴ、遅延時間の最も小さい
遅延回路の遅延時間をＴKとするとき、 ΔＴ＜ＴK とする関係を備えることとする。
め、本発明の可変遅延回路では、例えば図１に示すよう
に、トランジスタの対を含む差動対１、差動対２、……
差動対Ｎをそれぞれ有するＮ個（Ｎ≧２）の遅延回路
Ａ、遅延回路Ｂ、……遅延回路Ｎを備え、該Ｎ個の遅延
回路は、それぞれを個別に選択し得る選択手段ＸＳ１、
ＸＳ２、……ＸＳＮを有し、また、それぞれが負荷Ｒ
１、Ｒ２と電流源トランジスタＸＴ１と被遅延信号入力
端子ＤinＴ、ＤinＣおよび被遅延信号出力端子ＤoＴ、
ＤoＣを相互に共有し、さらに、上記Ｎ個のうち少なく
とも（Ｎ−１）個の遅延回路の差動対は、当該遅延回路
の遅延時間を相互に異なるよう特徴付ける遅延手段を備
え、かつ、該遅延手段により、Ｎ個のうち任意の２つの
遅延回路の遅延時間の差をΔＴ、遅延時間の最も小さい
遅延回路の遅延時間をＴKとするとき、 ΔＴ＜ＴK とする関係を備えることとする。
【０００６】あるいは、このようなＮ個の遅延回路から
成る上記可変遅延回路を単位構成として、例えば図４に
示すように、該単位構成の複数単位間の被遅延信号入出
力端子を信号の流れに対して直列に相互接続するように
してもよい。
成る上記可変遅延回路を単位構成として、例えば図４に
示すように、該単位構成の複数単位間の被遅延信号入出
力端子を信号の流れに対して直列に相互接続するように
してもよい。
【０００７】これらの可変遅延回路において、上記の差
動対が有する遅延手段としては、次の（１）または
（２）の少なくとも１つの構造を備えるようにすればよ
い。すなわち、（１）例えば図６または図７に示す抵抗
Ｒ３またはＲ４のように、差動対のトランジスタの制御
電極以外の何れかの電極にトランジスタと直列に抵抗を
接続し、その抵抗値を選択し設定した構造とすること、
または（２）例えば図８に示すように、差動対回路内の
差動対トランジスタのトランジスタサイズを選択し設定
した構造とすること。
動対が有する遅延手段としては、次の（１）または
（２）の少なくとも１つの構造を備えるようにすればよ
い。すなわち、（１）例えば図６または図７に示す抵抗
Ｒ３またはＲ４のように、差動対のトランジスタの制御
電極以外の何れかの電極にトランジスタと直列に抵抗を
接続し、その抵抗値を選択し設定した構造とすること、
または（２）例えば図８に示すように、差動対回路内の
差動対トランジスタのトランジスタサイズを選択し設定
した構造とすること。
【０００８】
【作用】トランジスタの対を含む差動対をそれぞれ有す
るＮ個の遅延回路が、負荷、電流源トランジスタ、およ
び被遅延信号の入出力端子を上記のように共有するよう
構成し、かつ、それぞれの遅延回路を任意に個別に選択
し得るようにすることにより、ディジタル的な両相信号
が入力すると、Ｎ個のうちの任意に選択された何れか１
つの遅延回路による遅延を介してディジタル的な両相出
力信号を得ることが可能になる。その際、Ｎ個のうち任
意の２つの遅延時間の差のΔＴを、遅延時間の最も小さ
い遅延回路の遅延時間ＴKより小さくすることにより、
Ｎ個の遅延回路を任意に順次切り替えた場合の遅延時間
の分解能としてΔＴのものが得られるようになる。した
がって遅延時間差ΔＴが相互に小さいＮ個の遅延回路を
設けることにより高分解能の可変遅延回路を実現するこ
とが可能になる。
るＮ個の遅延回路が、負荷、電流源トランジスタ、およ
び被遅延信号の入出力端子を上記のように共有するよう
構成し、かつ、それぞれの遅延回路を任意に個別に選択
し得るようにすることにより、ディジタル的な両相信号
が入力すると、Ｎ個のうちの任意に選択された何れか１
つの遅延回路による遅延を介してディジタル的な両相出
力信号を得ることが可能になる。その際、Ｎ個のうち任
意の２つの遅延時間の差のΔＴを、遅延時間の最も小さ
い遅延回路の遅延時間ＴKより小さくすることにより、
Ｎ個の遅延回路を任意に順次切り替えた場合の遅延時間
の分解能としてΔＴのものが得られるようになる。した
がって遅延時間差ΔＴが相互に小さいＮ個の遅延回路を
設けることにより高分解能の可変遅延回路を実現するこ
とが可能になる。
【０００９】Ｎ個の遅延回路から成る上記可変遅延回路
を単位構成として、該単位構成の複数を信号の流れに対
して直列に相互接続するようにすれば、高分解能でしか
も可変範囲の大きな可変遅延回路が得られるようにな
る。
を単位構成として、該単位構成の複数を信号の流れに対
して直列に相互接続するようにすれば、高分解能でしか
も可変範囲の大きな可変遅延回路が得られるようにな
る。
【００１０】遅延手段による遅延時間差は、上記のよう
に差動対のトランジスタの回路に抵抗を挿入してその抵
抗値に異なる値のものを用いたり、差動対トランジスタ
にトランジスタサイズが異なるものを用いたりすること
により得られる。その詳細は後述の中で説明するが、例
えば図６または図７の遅延回路Ａの差動対ＦＥＴトラン
ジスタのドレインまたはソース電極に抵抗を接続した回
路では、このような抵抗のない遅延回路Ｂの場合より遅
延時間が大きくなる。また図８の場合は、遅延回路Ｂの
ゲート幅は遅延回路Ａのゲート幅より大きくした場合で
あるが、これにより遅延回路Ｂの遅延時間は遅延回路Ａ
のそれより大きくなる。何れの場合もこのような遅延手
段を用いることにより小さい遅延量の変化が得られるの
で、これを利用して高分解能の可変遅延回路の単位構成
に使用することが可能になる。
に差動対のトランジスタの回路に抵抗を挿入してその抵
抗値に異なる値のものを用いたり、差動対トランジスタ
にトランジスタサイズが異なるものを用いたりすること
により得られる。その詳細は後述の中で説明するが、例
えば図６または図７の遅延回路Ａの差動対ＦＥＴトラン
ジスタのドレインまたはソース電極に抵抗を接続した回
路では、このような抵抗のない遅延回路Ｂの場合より遅
延時間が大きくなる。また図８の場合は、遅延回路Ｂの
ゲート幅は遅延回路Ａのゲート幅より大きくした場合で
あるが、これにより遅延回路Ｂの遅延時間は遅延回路Ａ
のそれより大きくなる。何れの場合もこのような遅延手
段を用いることにより小さい遅延量の変化が得られるの
で、これを利用して高分解能の可変遅延回路の単位構成
に使用することが可能になる。
【００１１】Ｎ個の差動対のうち１個については上記の
遅延手段を設けず、すなわち従来の単位遅延回路を含む
ような本発明の可変遅延回路の単位構成を複数個直列に
接続した構成によれば、従来技術と本発明の技術を混在
させることにより、可変遅延量の粗調と微調も容易に可
能になるなど、新しい効果も得られるようになる。
遅延手段を設けず、すなわち従来の単位遅延回路を含む
ような本発明の可変遅延回路の単位構成を複数個直列に
接続した構成によれば、従来技術と本発明の技術を混在
させることにより、可変遅延量の粗調と微調も容易に可
能になるなど、新しい効果も得られるようになる。
【００１２】
【実施例】図１は本発明によるＮ個の遅延回路を用いた
場合の可変遅延回路の単位構成を示すものである。その
可変遅延回路部を主体に説明する。各遅延回路の遅延回
路Ａ、遅延回路Ｂ、……遅延回路Ｎにはそれぞれトラン
ジスタの対回路から成る差動対１、差動対２、……差動
対Ｎを有し、各差動対は共通の被遅延信号入力端子Ｄin
Ｔ、ＤinＣおよび共通の被遅延信号出力端子ＤoＴ、Ｄo
Ｃを有する。共通の被遅延信号出力端子からは、一方で
は共通の負荷抵抗Ｒ１、Ｒ２を介して電源の一方に接続
され、また他方では所要の電圧レベルを得るためのソー
スフォロア部に接続される。またさらに各差動対は遅延
回路選択用のトランジスタＸＳ１、ＸＳ２、……ＸＳＮ
を介して共通の電流源トランジスタＸＴ１に接続され、
その他端は電源の他方に接続される。遅延回路選択用ト
ランジスタの入力信号端子Ｓ１、Ｓ２、……ＳＮの任意
の端子に選択信号が入力されると当該の選択回路のみが
選択的に動作し、電流源トランジスタを介して一定電流
が電源端子間に流れ、被遅延信号入力に対して当該差動
対特有の遅延時間の遅れを生じて被遅延信号出力を発生
する。差動対の構成、動作等は後述の中で逐次明らかに
する。
場合の可変遅延回路の単位構成を示すものである。その
可変遅延回路部を主体に説明する。各遅延回路の遅延回
路Ａ、遅延回路Ｂ、……遅延回路Ｎにはそれぞれトラン
ジスタの対回路から成る差動対１、差動対２、……差動
対Ｎを有し、各差動対は共通の被遅延信号入力端子Ｄin
Ｔ、ＤinＣおよび共通の被遅延信号出力端子ＤoＴ、Ｄo
Ｃを有する。共通の被遅延信号出力端子からは、一方で
は共通の負荷抵抗Ｒ１、Ｒ２を介して電源の一方に接続
され、また他方では所要の電圧レベルを得るためのソー
スフォロア部に接続される。またさらに各差動対は遅延
回路選択用のトランジスタＸＳ１、ＸＳ２、……ＸＳＮ
を介して共通の電流源トランジスタＸＴ１に接続され、
その他端は電源の他方に接続される。遅延回路選択用ト
ランジスタの入力信号端子Ｓ１、Ｓ２、……ＳＮの任意
の端子に選択信号が入力されると当該の選択回路のみが
選択的に動作し、電流源トランジスタを介して一定電流
が電源端子間に流れ、被遅延信号入力に対して当該差動
対特有の遅延時間の遅れを生じて被遅延信号出力を発生
する。差動対の構成、動作等は後述の中で逐次明らかに
する。
【００１３】図２は本発明による可変遅延回路の単位構
成を示した図である。回路は差動対Ａと抵抗Ｒ１、Ｒ２
から成る遅延回路Ａおよび、差動対Ｂと同じく抵抗Ｒ
１、Ｒ２（抵抗Ｒ１とＲ２は遅延回路Ａ、Ｂに共通）か
らなり遅延時間が遅延回路Ａと異なる遅延回路Ｂおよ
び、両差動対の共通ソースにドレインが接続された遅延
回路選択トランジスタＸＴ１、ＸＴ２および、電流源ト
ランジスタＸＴ３から構成される可変遅延回路部と、次
段の駆動能力を高めて所用の電圧レベルを実現するソー
スフォロア部で構成される。入力端子ＤinＴおよびＤin
Ｃから入力された被遅延信号は遅延回路Ａおよび遅延回
路Ｂに入力される。選択信号端子ＳＴがハイレベルの場
合トランジスタＸＴ１がオン状態となり遅延回路Ａに電
流パスが形成され、遅延回路Ａは動作状態になる。この
とき、出力端子ＱＴおよびＱＣに出力される信号は被遅
延信号が入力されてから遅延回路Ａでの遅延時間Ｔa後
に出力される。一方、選択信号端子ＳＣがハイレベルの
場合トランジスタＸＴ２がオン状態となり遅延回路Ｂに
電流パスが形成され、遅延回路Ｂは動作状態になる。こ
のとき、出力端子ＱＴおよびＱＣに出力される信号は被
遅延信号が入力されてから遅延回路Ｂでの遅延時間Ｔb
後に出力される。このような回路構成により、選択信号
をディジタル信号で制御することにより２通りの遅延時
間を実現することができる。
成を示した図である。回路は差動対Ａと抵抗Ｒ１、Ｒ２
から成る遅延回路Ａおよび、差動対Ｂと同じく抵抗Ｒ
１、Ｒ２（抵抗Ｒ１とＲ２は遅延回路Ａ、Ｂに共通）か
らなり遅延時間が遅延回路Ａと異なる遅延回路Ｂおよ
び、両差動対の共通ソースにドレインが接続された遅延
回路選択トランジスタＸＴ１、ＸＴ２および、電流源ト
ランジスタＸＴ３から構成される可変遅延回路部と、次
段の駆動能力を高めて所用の電圧レベルを実現するソー
スフォロア部で構成される。入力端子ＤinＴおよびＤin
Ｃから入力された被遅延信号は遅延回路Ａおよび遅延回
路Ｂに入力される。選択信号端子ＳＴがハイレベルの場
合トランジスタＸＴ１がオン状態となり遅延回路Ａに電
流パスが形成され、遅延回路Ａは動作状態になる。この
とき、出力端子ＱＴおよびＱＣに出力される信号は被遅
延信号が入力されてから遅延回路Ａでの遅延時間Ｔa後
に出力される。一方、選択信号端子ＳＣがハイレベルの
場合トランジスタＸＴ２がオン状態となり遅延回路Ｂに
電流パスが形成され、遅延回路Ｂは動作状態になる。こ
のとき、出力端子ＱＴおよびＱＣに出力される信号は被
遅延信号が入力されてから遅延回路Ｂでの遅延時間Ｔb
後に出力される。このような回路構成により、選択信号
をディジタル信号で制御することにより２通りの遅延時
間を実現することができる。
【００１４】図３は図２に示した可変遅延回路の単位構
成を一つのブロックで表した図である。可変遅延回路の
単位ブロックは被遅延信号入力端子Ｄin、選択信号入力
端子Ｓ、出力信号端子Ｑを有している。なお、図３のブ
ロック図では入出力信号端子は両相信号をまとめて一つ
の端子として示している。
成を一つのブロックで表した図である。可変遅延回路の
単位ブロックは被遅延信号入力端子Ｄin、選択信号入力
端子Ｓ、出力信号端子Ｑを有している。なお、図３のブ
ロック図では入出力信号端子は両相信号をまとめて一つ
の端子として示している。
【００１５】図４は可変遅延回路の単位構成を複数個組
み合わせて構成した可変遅延回路例である。回路は直列
に接続された可変遅延回路の単位構成Ａ、単位構成Ｂ、
単位構成Ｃと、所望の遅延時間を実現するための選択信
号Ｓa、Ｓb、Ｓcを発生するためのデコーダ回路により
構成される。従来例と同様に遅延時間分解能について考
察する。今、各単位構成の発生可能な二つの遅延時間を
それぞれＴ0とＴ0＋ΔＴとすると、被遅延信号が入力端
子ＩＮから入力され出力端子ＯＵＴに出力されるまでに
時間としては３Ｔ0、３Ｔ0＋ΔＴ、３Ｔ0＋２ΔＴ、３
Ｔ0＋３ΔＴの４通りがある。ここで、ΔＴをＴ0以下に
設定することにより遅延分解能は従来構成よりも高分解
能となる。従来、遅延時間Ｔ0を小さくすることはデバ
イス性能上あるいは回路構成上困難であったが本発明に
よれば二つの遅延回路の遅延時間の差が遅延時間の分解
能を決定するために高分解能化が容易に達成できる。
み合わせて構成した可変遅延回路例である。回路は直列
に接続された可変遅延回路の単位構成Ａ、単位構成Ｂ、
単位構成Ｃと、所望の遅延時間を実現するための選択信
号Ｓa、Ｓb、Ｓcを発生するためのデコーダ回路により
構成される。従来例と同様に遅延時間分解能について考
察する。今、各単位構成の発生可能な二つの遅延時間を
それぞれＴ0とＴ0＋ΔＴとすると、被遅延信号が入力端
子ＩＮから入力され出力端子ＯＵＴに出力されるまでに
時間としては３Ｔ0、３Ｔ0＋ΔＴ、３Ｔ0＋２ΔＴ、３
Ｔ0＋３ΔＴの４通りがある。ここで、ΔＴをＴ0以下に
設定することにより遅延分解能は従来構成よりも高分解
能となる。従来、遅延時間Ｔ0を小さくすることはデバ
イス性能上あるいは回路構成上困難であったが本発明に
よれば二つの遅延回路の遅延時間の差が遅延時間の分解
能を決定するために高分解能化が容易に達成できる。
【００１６】図５は図４に示した本発明による可変遅延
回路の回路図例である。本構成ではデコーダ回路をＡＮ
Ｄ回路、バッファ回路、ＯＲ回路により構成している。
上述の実施例では単位構成の発生可能な遅延時間がＴ0
とＴ0＋ΔＴで全ての単位構成において同一であると仮
定したが、原理的には各単位構成回路は２通りの遅延時
間を発生させることができる。このためｎ個の単位構成
回路を通過してきた被遅延信号は選択信号の組合せによ
り、２のｎ乗通りの遅延時間を実現することも可能であ
る。
回路の回路図例である。本構成ではデコーダ回路をＡＮ
Ｄ回路、バッファ回路、ＯＲ回路により構成している。
上述の実施例では単位構成の発生可能な遅延時間がＴ0
とＴ0＋ΔＴで全ての単位構成において同一であると仮
定したが、原理的には各単位構成回路は２通りの遅延時
間を発生させることができる。このためｎ個の単位構成
回路を通過してきた被遅延信号は選択信号の組合せによ
り、２のｎ乗通りの遅延時間を実現することも可能であ
る。
【００１７】次に、Ｔ0以下の微小遅延時間差を発生さ
せる具体的な回路構成の例を以下の実施例に示す。 実施例１ 図６は本発明による可変遅延回路の単位構成回路の第１
の実施例を示す回路図である。回路は抵抗Ｒ１〜Ｒ４お
よびトランジスタＸＴ１、ＸＴ２により構成される差動
遅延回路Ａ、抵抗Ｒ１〜Ｒ２（差動遅延回路Ａに共通）
およびトランジスタＸＴ３、ＸＴ４により構成される差
動遅延回路Ｂ、各々の共通ソースにドレインが接続され
た遅延回路選択用トランジスタＸＴ５、ＸＴ６で構成さ
れるトランジスタ対およびソースフォロア回路からな
る。遅延回路Ａでは負荷抵抗Ｒ１、Ｒ２と差動対トラン
ジスタＸＴ１、ＸＴ２の間に抵抗Ｒ３、Ｒ４が接続され
ている。このため、差動対トランジスタＸＴ１、ＸＴ２
のドレインとソース間電圧は抵抗Ｒ３、Ｒ４による電圧
降下により、遅延回路Ｂの差動対トランジスタＸＴ３、
ＸＴ４のドレインとソース間電圧よりも小さくなる。そ
れゆえ、差動対トランジスタＸＴ１、ＸＴ２のゲートと
ドレイン間容量は差動対トランジスタＸＴ３、ＸＴ４の
ゲートとドレイン間容量に比較して大きくなるため、遅
延回路Ａの遅延時間Ｔaは遅延回路Ｂの遅延時間Ｔbに比
較して大きくなる。回路シミュレーションによると遅延
時間の差は遅延時間Ｔbより小さくでき、先に述べたΔ
Ｔ＜Ｔ0の条件を満たすことが可能となる。
せる具体的な回路構成の例を以下の実施例に示す。 実施例１ 図６は本発明による可変遅延回路の単位構成回路の第１
の実施例を示す回路図である。回路は抵抗Ｒ１〜Ｒ４お
よびトランジスタＸＴ１、ＸＴ２により構成される差動
遅延回路Ａ、抵抗Ｒ１〜Ｒ２（差動遅延回路Ａに共通）
およびトランジスタＸＴ３、ＸＴ４により構成される差
動遅延回路Ｂ、各々の共通ソースにドレインが接続され
た遅延回路選択用トランジスタＸＴ５、ＸＴ６で構成さ
れるトランジスタ対およびソースフォロア回路からな
る。遅延回路Ａでは負荷抵抗Ｒ１、Ｒ２と差動対トラン
ジスタＸＴ１、ＸＴ２の間に抵抗Ｒ３、Ｒ４が接続され
ている。このため、差動対トランジスタＸＴ１、ＸＴ２
のドレインとソース間電圧は抵抗Ｒ３、Ｒ４による電圧
降下により、遅延回路Ｂの差動対トランジスタＸＴ３、
ＸＴ４のドレインとソース間電圧よりも小さくなる。そ
れゆえ、差動対トランジスタＸＴ１、ＸＴ２のゲートと
ドレイン間容量は差動対トランジスタＸＴ３、ＸＴ４の
ゲートとドレイン間容量に比較して大きくなるため、遅
延回路Ａの遅延時間Ｔaは遅延回路Ｂの遅延時間Ｔbに比
較して大きくなる。回路シミュレーションによると遅延
時間の差は遅延時間Ｔbより小さくでき、先に述べたΔ
Ｔ＜Ｔ0の条件を満たすことが可能となる。
【００１８】実施例２ 図７は本発明による可変遅延回路の単位構成回路の第２
の実施例を示す回路図である。回路は抵抗Ｒ１〜Ｒ４お
よびトランジスタＸＴ１、ＸＴ２により構成される差動
遅延回路Ａ、抵抗Ｒ１〜Ｒ２（差動遅延回路Ａに共通）
およびトランジスタＸＴ３、ＸＴ４により構成される差
動遅延回路Ｂ、各々の共通ソースにドレインが接続され
た遅延回路選択用トランジスタＸＴ５、ＸＴ６で構成さ
れるトランジスタ対およびソースフォロア回路からな
る。本実施例では抵抗Ｒ３、Ｒ４が遅延回路Ａの差動対
トランジスタＸＴ１、ＸＴ２のソースに接続されている
点が第１の実施例と異なっている。遅延回路Ａでは抵抗
Ｒ３、Ｒ４が差動対トランジスタＸＴ１、ＸＴ２のソー
スに接続されているため電圧降下が生じ、ゲートとソー
ス間電圧は遅延回路Ｂの差動対トランジスタＸＴ３、Ｘ
Ｔ４のゲートとソース間電圧よりも小さくなる。それゆ
え、差動対トランジスタＸＴ１、ＸＴ２のゲインが差動
対トランジスタＸＴ３、ＸＴ４のゲインに比較して小さ
くなるため、遅延回路Ａの遅延時間Ｔaは遅延回路Ｂの
遅延時間Ｔbに比較して大きくなる。回路シミュレーシ
ョンによると遅延時間の差は遅延時間Ｔbより小さくで
き、先に述べたΔＴ＜Ｔ0の条件を満たすことが可能と
なる。
の実施例を示す回路図である。回路は抵抗Ｒ１〜Ｒ４お
よびトランジスタＸＴ１、ＸＴ２により構成される差動
遅延回路Ａ、抵抗Ｒ１〜Ｒ２（差動遅延回路Ａに共通）
およびトランジスタＸＴ３、ＸＴ４により構成される差
動遅延回路Ｂ、各々の共通ソースにドレインが接続され
た遅延回路選択用トランジスタＸＴ５、ＸＴ６で構成さ
れるトランジスタ対およびソースフォロア回路からな
る。本実施例では抵抗Ｒ３、Ｒ４が遅延回路Ａの差動対
トランジスタＸＴ１、ＸＴ２のソースに接続されている
点が第１の実施例と異なっている。遅延回路Ａでは抵抗
Ｒ３、Ｒ４が差動対トランジスタＸＴ１、ＸＴ２のソー
スに接続されているため電圧降下が生じ、ゲートとソー
ス間電圧は遅延回路Ｂの差動対トランジスタＸＴ３、Ｘ
Ｔ４のゲートとソース間電圧よりも小さくなる。それゆ
え、差動対トランジスタＸＴ１、ＸＴ２のゲインが差動
対トランジスタＸＴ３、ＸＴ４のゲインに比較して小さ
くなるため、遅延回路Ａの遅延時間Ｔaは遅延回路Ｂの
遅延時間Ｔbに比較して大きくなる。回路シミュレーシ
ョンによると遅延時間の差は遅延時間Ｔbより小さくで
き、先に述べたΔＴ＜Ｔ0の条件を満たすことが可能と
なる。
【００１９】実施例３ 図８は本発明による可変遅延回路の単位構成回路の第３
の実施例を示す回路図である。回路は抵抗Ｒ１〜Ｒ２お
よびトランジスタＸＴ１、ＸＴ２により構成される差動
遅延回路Ａ、同じく抵抗Ｒ１〜Ｒ２およびトランジスタ
ＸＴ３３、ＸＴ４４により構成される差動遅延回路Ｂ、
各々の共通ソースにドレインが接続された遅延回路選択
用トランジスタＸＴ５、ＸＴ６で構成されるトランジス
タ対およびソースフォロア回路からなる。ここで、遅延
回路Ａの差動対トランジスタＸＴ１、ＸＴ２のゲート幅
の値と遅延回路Ｂの差動対トランジスタＸＴ３３、ＸＴ
４４のゲート幅は違う値を与えることとする。例として
遅延回路Ａの差動対トランジスタＸＴ１、ＸＴ２のゲー
ト幅をＷaμｍ、遅延回路Ｂの差動対トランジスタＸＴ
３３、ＸＴ４４のゲート幅をＷbμｍ、遅延回路選択用
トランジスタＸＴ５、ＸＴ６および電流源トランジスタ
ＸＴ７のゲート幅をＷcμｍとし三つのゲート幅の間に
Ｗb＞Ｗc＞Ｗaなる関係を満たす場合を考える。各トラ
ンジスタ対の動作点は電流源トランジスタＸＴ７の電流
値により決定される。上記のようなゲート幅を設定した
場合、ゲート幅当たりの電流値は遅延回路Ａの方が遅延
回路Ｂよりも大きくなり、遅延回路Ａのトランジスタ対
の方がより遮断周波数ｆTの高いバイアス点で動作する
ことになる。この結果、遅延回路Ａの遅延時間Ｔaは遅
延回路Ｂの遅延時間Ｔbよりも短くなり両遅延回路の遅
延時間に差が生じる。回路シミュレーションによると遅
延時間の差は遅延時間ＴaおよびＴbより小さくでき、先
に述べたΔＴ＜Ｔ0の条件を満たすことが可能となる。
の実施例を示す回路図である。回路は抵抗Ｒ１〜Ｒ２お
よびトランジスタＸＴ１、ＸＴ２により構成される差動
遅延回路Ａ、同じく抵抗Ｒ１〜Ｒ２およびトランジスタ
ＸＴ３３、ＸＴ４４により構成される差動遅延回路Ｂ、
各々の共通ソースにドレインが接続された遅延回路選択
用トランジスタＸＴ５、ＸＴ６で構成されるトランジス
タ対およびソースフォロア回路からなる。ここで、遅延
回路Ａの差動対トランジスタＸＴ１、ＸＴ２のゲート幅
の値と遅延回路Ｂの差動対トランジスタＸＴ３３、ＸＴ
４４のゲート幅は違う値を与えることとする。例として
遅延回路Ａの差動対トランジスタＸＴ１、ＸＴ２のゲー
ト幅をＷaμｍ、遅延回路Ｂの差動対トランジスタＸＴ
３３、ＸＴ４４のゲート幅をＷbμｍ、遅延回路選択用
トランジスタＸＴ５、ＸＴ６および電流源トランジスタ
ＸＴ７のゲート幅をＷcμｍとし三つのゲート幅の間に
Ｗb＞Ｗc＞Ｗaなる関係を満たす場合を考える。各トラ
ンジスタ対の動作点は電流源トランジスタＸＴ７の電流
値により決定される。上記のようなゲート幅を設定した
場合、ゲート幅当たりの電流値は遅延回路Ａの方が遅延
回路Ｂよりも大きくなり、遅延回路Ａのトランジスタ対
の方がより遮断周波数ｆTの高いバイアス点で動作する
ことになる。この結果、遅延回路Ａの遅延時間Ｔaは遅
延回路Ｂの遅延時間Ｔbよりも短くなり両遅延回路の遅
延時間に差が生じる。回路シミュレーションによると遅
延時間の差は遅延時間ＴaおよびＴbより小さくでき、先
に述べたΔＴ＜Ｔ0の条件を満たすことが可能となる。
【００２０】さて、上述した回路構成ではＧaＡs ＭＥ
ＳＦＥＴによるＬＳＣＦＬを用いた回路構成について示
したが、バイポーラトランジスタによるＥＣＬ回路でも
実現可能である。ただし、バイポーラトランジスタにお
いて上記ゲート幅はエミッタ面積に対応する。また、本
発明による可変遅延回路と、図９または図１０に示した
従来の可変遅延回路を直列に接続し、遅延時間の粗調整
と微調整を全ディジタル制御で行うように構成すること
も可能である。また、差動対に含む遅延手段の実施例と
して図６、図７、図８により、トランジスタに抵抗を接
続した例、トランジスタサイズを変えた例を示したが、
これらの抵抗値やサイズの大きさを変えるだけでなく、
これらの手段を組み合わせてもよいことはいうまでもな
い。
ＳＦＥＴによるＬＳＣＦＬを用いた回路構成について示
したが、バイポーラトランジスタによるＥＣＬ回路でも
実現可能である。ただし、バイポーラトランジスタにお
いて上記ゲート幅はエミッタ面積に対応する。また、本
発明による可変遅延回路と、図９または図１０に示した
従来の可変遅延回路を直列に接続し、遅延時間の粗調整
と微調整を全ディジタル制御で行うように構成すること
も可能である。また、差動対に含む遅延手段の実施例と
して図６、図７、図８により、トランジスタに抵抗を接
続した例、トランジスタサイズを変えた例を示したが、
これらの抵抗値やサイズの大きさを変えるだけでなく、
これらの手段を組み合わせてもよいことはいうまでもな
い。
【００２１】
【発明の効果】以上述べてきたように本発明は、遅延回
路と選択回路を縦積み構成とし、抵抗器の接続および意
図的なトランジスタサイズの設定によりトランジスタの
動作条件を微小に変化させる回路構成を採用することに
より、ディジタル信号により微小な遅延時間分解能を実
現することができる。
路と選択回路を縦積み構成とし、抵抗器の接続および意
図的なトランジスタサイズの設定によりトランジスタの
動作条件を微小に変化させる回路構成を採用することに
より、ディジタル信号により微小な遅延時間分解能を実
現することができる。
【図１】本発明によるＮ個の遅延回路を用いた場合の可
変遅延回路の単位構成図。
変遅延回路の単位構成図。
【図２】本発明による可変遅延回路の単位構成図。
【図３】図２に示した可変遅延回路の単位構成を一つの
ブロックで表した図。
ブロックで表した図。
【図４】可変遅延回路の単位構成を複数個組み合わせて
構成した可変遅延回路図。
構成した可変遅延回路図。
【図５】図４に示した本発明による可変遅延回路の回路
図例を示す図。
図例を示す図。
【図６】本発明による可変遅延回路の単位構成回路の第
１の実施例図。
１の実施例図。
【図７】本発明による可変遅延回路の単位構成回路の第
２の実施例図。
２の実施例図。
【図８】本発明による可変遅延回路の単位構成回路の第
３の実施例図。
３の実施例図。
【図９】従来の可変遅延回路の基本構成を示すブロック
図。
図。
【図１０】従来の単位遅延回路の一例図。
ＸＳ１、ＸＳ２、ＸＳＮ、ＸＴ５、ＸＴ６…遅延回路選
択トランジスタ Ｓ１、Ｓ２、ＳＮ、ＳＴ、ＳＣ…遅延回路選択トランジ
スタ用信号入力端子 ＸＴ１、ＸＴ７…電流源トランジスタ ＶＣＳ…トランジスタの制御信号入力端子 Ｒ１、Ｒ２…負荷抵抗（各遅延回路に共通） Ｒ３、Ｒ４…抵抗（遅延手段用） ＸＴ１、ＸＴ２…トランジスタ（差動対用） ＸＴ３、ＸＴ４…トランジスタ（差動対用を含む） ＸＴ３３、ＸＴ４４…トランジスタ（差動対遅延手段
用） ＤinＴ、ＤinＣ…被遅延信号入力端子（入力端子） ＤoＴ、ＤoＣ…被遅延信号出力端子（遅延回路出力端
子） ＱＴ、ＱＣ…出力端子 ＶＳＳ…電源端子
択トランジスタ Ｓ１、Ｓ２、ＳＮ、ＳＴ、ＳＣ…遅延回路選択トランジ
スタ用信号入力端子 ＸＴ１、ＸＴ７…電流源トランジスタ ＶＣＳ…トランジスタの制御信号入力端子 Ｒ１、Ｒ２…負荷抵抗（各遅延回路に共通） Ｒ３、Ｒ４…抵抗（遅延手段用） ＸＴ１、ＸＴ２…トランジスタ（差動対用） ＸＴ３、ＸＴ４…トランジスタ（差動対用を含む） ＸＴ３３、ＸＴ４４…トランジスタ（差動対遅延手段
用） ＤinＴ、ＤinＣ…被遅延信号入力端子（入力端子） ＤoＴ、ＤoＣ…被遅延信号出力端子（遅延回路出力端
子） ＱＴ、ＱＣ…出力端子 ＶＳＳ…電源端子
Claims (3)
- 【請求項１】電源の両端子の間に、複数の負荷と、該負
荷に対応するトランジスタの対を含む差動対と、上記ト
ランジスタに定電流を流す電流源トランジスタを含む直
列構成を有し、上記差動対のトランジスタに入出力する
被遅延信号入出力端子を有する遅延回路の複数個で構成
されるディジタル可変遅延回路において、 Ｎ個（Ｎ≧２）の遅延回路を備え、該Ｎ個の遅延回路
は、それぞれを個別に選択し得る選択手段を有し、ま
た、それぞれが負荷と電流源トランジスタと被遅延信号
入力端子および被遅延信号出力端子を相互に共有し、さ
らに、 上記Ｎ個のうち少なくとも（Ｎ−１）個の遅延回路の差
動対は、当該遅延回路の遅延時間を相互に異なるよう特
徴付ける遅延手段を備え、かつ、 該遅延手段により、Ｎ個のうち任意の２つの遅延回路の
遅延時間の差をΔＴ、遅延時間の最も小さい遅延回路の
遅延時間をＴKとするとき、 ΔＴ＜ＴK とする関係を備えることを特徴とする可変遅延回路。 - 【請求項２】請求項１記載のＮ個の遅延回路から成る上
記可変遅延回路を単位構成として、該単位構成の複数単
位間の被遅延信号入出力端子を信号の流れに対して直列
に相互接続する構成を特徴とする可変遅延回路。 - 【請求項３】請求項１または請求項２に記載の可変遅延
回路において、上記の差動対が有する遅延手段は、次の
（１）または（２）の少なくとも１つの構造を備えるも
のであることを特徴とする可変遅延回路。 （１）差動対のトランジスタの制御電極以外の何れかの
電極にトランジスタと直列に抵抗を接続し、その抵抗値
を選択し設定した構造、（２）差動対のトランジスタの
トランジスタサイズを選択し設定した構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292383A JPH06152343A (ja) | 1992-10-30 | 1992-10-30 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292383A JPH06152343A (ja) | 1992-10-30 | 1992-10-30 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152343A true JPH06152343A (ja) | 1994-05-31 |
Family
ID=17781085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292383A Pending JPH06152343A (ja) | 1992-10-30 | 1992-10-30 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152343A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989003435A1 (en) * | 1987-10-12 | 1989-04-20 | Research Association Of Aluminum Powder Metallurgy | Heat-resistant aluminum alloy and process for its production |
| US5859554A (en) * | 1996-06-26 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
| US6888389B2 (en) | 2002-09-12 | 2005-05-03 | Nec Corporation | Digital control variable delay circuit which is hardly susceptible to noise |
| JP2010233180A (ja) * | 2009-03-30 | 2010-10-14 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
| DE102007030117B4 (de) * | 2006-06-30 | 2012-09-06 | Intel Corporation | Programmierbare Verzögerung für Taktphasen-Fehlerkorrektur |
-
1992
- 1992-10-30 JP JP4292383A patent/JPH06152343A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989003435A1 (en) * | 1987-10-12 | 1989-04-20 | Research Association Of Aluminum Powder Metallurgy | Heat-resistant aluminum alloy and process for its production |
| US5859554A (en) * | 1996-06-26 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
| US6888389B2 (en) | 2002-09-12 | 2005-05-03 | Nec Corporation | Digital control variable delay circuit which is hardly susceptible to noise |
| DE102007030117B4 (de) * | 2006-06-30 | 2012-09-06 | Intel Corporation | Programmierbare Verzögerung für Taktphasen-Fehlerkorrektur |
| JP2010233180A (ja) * | 2009-03-30 | 2010-10-14 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
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