JP2788746B2 - デューティ可変回路 - Google Patents
デューティ可変回路Info
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- JP2788746B2 JP2788746B2 JP1034812A JP3481289A JP2788746B2 JP 2788746 B2 JP2788746 B2 JP 2788746B2 JP 1034812 A JP1034812 A JP 1034812A JP 3481289 A JP3481289 A JP 3481289A JP 2788746 B2 JP2788746 B2 JP 2788746B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はガリウムひ素IC等のデューティ可変回路に関
する。
する。
［従来の技術］ 第２図は従来のこの種のデューティ可変回路を示す回
路図である。この回路は差動増幅器と同様の構成となっ
ている。即ち、抵抗21及び抵抗22の一端は電源端子42に
共通接続され、他端はショットキー接合型電界効果トラ
ンジスタ12及び13のドレインに夫々接続されている。上
記トランジスタ12及び13のドレインは出力部として夫々
出力端子51及び52に接続されている。また、上記トラン
ジスタ12及び13のソースはショットキー接合型電界効果
トランジスタ11のドレインに共通接続されている。この
ショットキー接合型電界効果トランジスタ11のゲート及
びソースは接地端子41に共通接続されている。
路図である。この回路は差動増幅器と同様の構成となっ
ている。即ち、抵抗21及び抵抗22の一端は電源端子42に
共通接続され、他端はショットキー接合型電界効果トラ
ンジスタ12及び13のドレインに夫々接続されている。上
記トランジスタ12及び13のドレインは出力部として夫々
出力端子51及び52に接続されている。また、上記トラン
ジスタ12及び13のソースはショットキー接合型電界効果
トランジスタ11のドレインに共通接続されている。この
ショットキー接合型電界効果トランジスタ11のゲート及
びソースは接地端子41に共通接続されている。
なお、抵抗21と抵抗22及びショットキー接合型電界効
果トランジスタ12と13とは夫々同一特性を有するように
設計され、抵抗21,22の抵抗値を夫々R21,R22とし、ショ
ットキー接合型電界効果トランジスタ12,13のゲート幅
を夫々W12,W13とすると、R21＝R22,W12＝W13として設計
されている。
果トランジスタ12と13とは夫々同一特性を有するように
設計され、抵抗21,22の抵抗値を夫々R21,R22とし、ショ
ットキー接合型電界効果トランジスタ12,13のゲート幅
を夫々W12,W13とすると、R21＝R22,W12＝W13として設計
されている。
このように構成された従来のデューティ可変回路は、
入力端子31を介して入力する入力信号VINの論理振幅の
中心となるバイアス電圧Vrefをショットキー接合型電界
効果トランジスタ13のゲートに与えた場合、入力信号V
INがバイアス電圧Vrefよりも低いときには、ショットキ
ー接合型電界効果トランジスタ12を流れる電流が減少
し、ショットキー接合型電界効果トランジスタ13を流れ
る電流が増加する。従って、抵抗21及び抵抗22を流れる
電流i21及びi22は夫々減少及び増加し、抵抗21による電
圧降下分は小、抵抗22による電圧降下分は大となる。こ
の結果、出力端子51及び52を介して出力される電圧は夫
々上昇及び降下することとなる。また、入力端子31を介
して入力される入力信号VINがバイアス電圧Vrefよりも
高いときには、電流i21と電流i22との大小関係は逆にな
り、出力端子51及び52を介して出力される電圧は夫々降
下及び上昇することとなる。以上から、入力信号VINの
逆相及び正相の信号が夫々出力端子51及び52を介して出
力されることとなる。
入力端子31を介して入力する入力信号VINの論理振幅の
中心となるバイアス電圧Vrefをショットキー接合型電界
効果トランジスタ13のゲートに与えた場合、入力信号V
INがバイアス電圧Vrefよりも低いときには、ショットキ
ー接合型電界効果トランジスタ12を流れる電流が減少
し、ショットキー接合型電界効果トランジスタ13を流れ
る電流が増加する。従って、抵抗21及び抵抗22を流れる
電流i21及びi22は夫々減少及び増加し、抵抗21による電
圧降下分は小、抵抗22による電圧降下分は大となる。こ
の結果、出力端子51及び52を介して出力される電圧は夫
々上昇及び降下することとなる。また、入力端子31を介
して入力される入力信号VINがバイアス電圧Vrefよりも
高いときには、電流i21と電流i22との大小関係は逆にな
り、出力端子51及び52を介して出力される電圧は夫々降
下及び上昇することとなる。以上から、入力信号VINの
逆相及び正相の信号が夫々出力端子51及び52を介して出
力されることとなる。
本従来例において、出力信号のデューティは入力端子
32を介してショットキー接合型電界効果トランジスタ13
のゲートに与えるバイアス電圧Vrefを変えることによっ
て変更される。例えば、バイアス電圧Vrefを入力信号V
INを論理振幅の中心値より低い値にシフトすると、差動
増幅器と同様な構成をとる本従来例の回路の入力端子31
を介して入力される入力信号VINに対する入力スレッシ
ョルド電圧も同様にシフトされる。この結果、立上がり
及び立下がりに一定の時間を有する入力信号VINのロウ
レベル（以下、Ｌという）として有効な期間が短くな
り、その分ハイレベル（以下、Ｈという）として有効な
期間が長くなる。これに対応して、出力端子51及び52を
介して夫々出力される出力信号のＨ及びＬの期間が短く
なり、Ｌ及びＨの期間が長くなって、出力信号のデュー
ティが変えられることとなる。
32を介してショットキー接合型電界効果トランジスタ13
のゲートに与えるバイアス電圧Vrefを変えることによっ
て変更される。例えば、バイアス電圧Vrefを入力信号V
INを論理振幅の中心値より低い値にシフトすると、差動
増幅器と同様な構成をとる本従来例の回路の入力端子31
を介して入力される入力信号VINに対する入力スレッシ
ョルド電圧も同様にシフトされる。この結果、立上がり
及び立下がりに一定の時間を有する入力信号VINのロウ
レベル（以下、Ｌという）として有効な期間が短くな
り、その分ハイレベル（以下、Ｈという）として有効な
期間が長くなる。これに対応して、出力端子51及び52を
介して夫々出力される出力信号のＨ及びＬの期間が短く
なり、Ｌ及びＨの期間が長くなって、出力信号のデュー
ティが変えられることとなる。
［発明が解決しようとする課題］ 上述した従来のデューティ可変回路は、入力端子32を
介してショットキー接合型電界効果トランジスタ13のゲ
ートに与えるバイアス電圧Vrefの変化量に対し、抵抗21
及び抵抗22に流れる電流の変化量が大きいため、入力端
子32のバイアス調整幅が狭いという欠点がある。
介してショットキー接合型電界効果トランジスタ13のゲ
ートに与えるバイアス電圧Vrefの変化量に対し、抵抗21
及び抵抗22に流れる電流の変化量が大きいため、入力端
子32のバイアス調整幅が狭いという欠点がある。
また、デバイスの動作周波数を上げようとすると、ト
ランジスタの遷移コンダクタンスgmは上がり、更に内部
論理の振幅は小さくなるという傾向があり、これらの傾
向は、上記の問題とは別に、バイアス調整幅を狭くする
原因となっている。
ランジスタの遷移コンダクタンスgmは上がり、更に内部
論理の振幅は小さくなるという傾向があり、これらの傾
向は、上記の問題とは別に、バイアス調整幅を狭くする
原因となっている。
本発明はかかる問題点に鑑みてなされたものであっ
て、小さな論理振幅の入力信号に対しても、広いバイア
ス調整幅で高精度のスレッショルドレベルを設定するこ
とができるデューティ可変回路を提供することを目的と
する。
て、小さな論理振幅の入力信号に対しても、広いバイア
ス調整幅で高精度のスレッショルドレベルを設定するこ
とができるデューティ可変回路を提供することを目的と
する。
［課題を解決するための手段］ 本発明によるデューティ可変回路は、各々の一端が第
１の電源ラインに接続された第１および第２の抵抗、共
通節点と第２の電源ラインとの間に接続された電流源、
前記第１の抵抗の他端と前記共通節点との間にソース・
ドレイン路が接続された第１の電界効果トランジスタ、
前記第２の抵抗の他端と前記共通節点との間に互いのソ
ース・ドレイン路が並列に接続され、各々のゲートに前
記第１の電界効果トランジスタのゲートと同一の電圧が
供給された時に前記第１および第２の抵抗に同一の電流
が流れるように構成された第２および第３の電界効果ト
ランジスタを有し、前記第１の電界効果トランジスタの
ゲートに入力信号が供給され、前記第２の電界効果トラ
ンジスタのゲートに前記入力信号の中心電圧が供給さ
れ、前記第３の電界効果トランジスタのゲートにデュー
ティ可変用電圧が供給され、前記第１および第２の抵抗
の少なくとも一方から出力信号が取り出されていること
を特徴とする。
１の電源ラインに接続された第１および第２の抵抗、共
通節点と第２の電源ラインとの間に接続された電流源、
前記第１の抵抗の他端と前記共通節点との間にソース・
ドレイン路が接続された第１の電界効果トランジスタ、
前記第２の抵抗の他端と前記共通節点との間に互いのソ
ース・ドレイン路が並列に接続され、各々のゲートに前
記第１の電界効果トランジスタのゲートと同一の電圧が
供給された時に前記第１および第２の抵抗に同一の電流
が流れるように構成された第２および第３の電界効果ト
ランジスタを有し、前記第１の電界効果トランジスタの
ゲートに入力信号が供給され、前記第２の電界効果トラ
ンジスタのゲートに前記入力信号の中心電圧が供給さ
れ、前記第３の電界効果トランジスタのゲートにデュー
ティ可変用電圧が供給され、前記第１および第２の抵抗
の少なくとも一方から出力信号が取り出されていること
を特徴とする。
［作用］ 本発明においては、第１の入力信号により導通制御さ
れる第１の電界効果トランジスタ及び第２の入力信号に
より導通制御される複数の第２の電界効果トランジスタ
によって、夫々第１及び第２の抵抗に流れる電流を制御
し、これらの電流の和が定電流源として動作する第３の
電界効果トランジスタによって一定とされる差動増幅器
が構成されている。そして、複数の第２の電界効果トラ
ンジスタを導通制御することによって、第２の入力信号
の変化分に対する第２の抵抗を流れる電流の変化量を小
さくすることができる。
れる第１の電界効果トランジスタ及び第２の入力信号に
より導通制御される複数の第２の電界効果トランジスタ
によって、夫々第１及び第２の抵抗に流れる電流を制御
し、これらの電流の和が定電流源として動作する第３の
電界効果トランジスタによって一定とされる差動増幅器
が構成されている。そして、複数の第２の電界効果トラ
ンジスタを導通制御することによって、第２の入力信号
の変化分に対する第２の抵抗を流れる電流の変化量を小
さくすることができる。
従って、本発明によれば、第２の入力信号により第１
の入力信号に対する回路スレッショルドを高精度で定め
ることができ、この回路スレッショルドを変えることに
よって、第１の入力信号に対する出力信号のデューティ
を変えることができる。
の入力信号に対する回路スレッショルドを高精度で定め
ることができ、この回路スレッショルドを変えることに
よって、第１の入力信号に対する出力信号のデューティ
を変えることができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例に係るデューティ可変回路を
示す回路図である。なお、第１図において第２図と同一
物には同一符号を付して詳しい説明を省略する。
示す回路図である。なお、第１図において第２図と同一
物には同一符号を付して詳しい説明を省略する。
本実施例の回路が第２図に示す従来の回路と相違する
点は、ショットキー接合型電界効果トランジスタ13に代
えて、ドレイン及びソースが夫々共通接続されて並列接
続されたショットキー接合型電界効果トランジスタ14及
び15が配置されている点である。そして、これらショッ
トキー接合型電界効果トランジスタ14及び15のゲートは
夫々入力端子33及び34に接続されており、これらを介し
て入力されるバイアス信号の電圧によってショットキー
接合型電界効果トランジスタ14及び15が導通制御され、
抵抗22に流れる電流i22が制御されるようになってい
る。なお、ショットキー接合型電界効果トランジスタ1
2,14,15のゲート幅を夫々W12,W14,W15とし、ゲート長を
いずれもＬとすると、W12＝W14＋W15なる関係が満たさ
れるように設計されている。
点は、ショットキー接合型電界効果トランジスタ13に代
えて、ドレイン及びソースが夫々共通接続されて並列接
続されたショットキー接合型電界効果トランジスタ14及
び15が配置されている点である。そして、これらショッ
トキー接合型電界効果トランジスタ14及び15のゲートは
夫々入力端子33及び34に接続されており、これらを介し
て入力されるバイアス信号の電圧によってショットキー
接合型電界効果トランジスタ14及び15が導通制御され、
抵抗22に流れる電流i22が制御されるようになってい
る。なお、ショットキー接合型電界効果トランジスタ1
2,14,15のゲート幅を夫々W12,W14,W15とし、ゲート長を
いずれもＬとすると、W12＝W14＋W15なる関係が満たさ
れるように設計されている。
次に、このように構成された本実施例の回路の動作に
ついて説明する。
ついて説明する。
入力端子33及び34のいずれにも、入力端子31を介して
入力される入力信号VINの論理振幅の中心となるバイア
ス電圧Vrefを与えた場合には、並列接続されたショット
キー接合型電界効果トランジスタ14及び15は、第２図に
示す従来例におけるショットキー接合型電界効果トラン
ジスタ13と等価になり、これと同様に動作する。即ち、
入力信号VINに対し、これと逆相及び正相の出力信号が
出力端子51及び52を介して出力される。
入力される入力信号VINの論理振幅の中心となるバイア
ス電圧Vrefを与えた場合には、並列接続されたショット
キー接合型電界効果トランジスタ14及び15は、第２図に
示す従来例におけるショットキー接合型電界効果トラン
ジスタ13と等価になり、これと同様に動作する。即ち、
入力信号VINに対し、これと逆相及び正相の出力信号が
出力端子51及び52を介して出力される。
次に、入力端子34を介して入力するバイアス電圧Vref
はそのままとして、入力端子33を介して入力するバイア
ス電圧Vrefのみを変化させた場合、この変化量に対する
抵抗22を流れる電流i22の変化量は、第２図に示す従来
の回路のそれに比して小さくなる。何故ならば、W12＝W
13,W12＝W14＋W15なる関係からW13＞W14なる関係が成り
立ち、同じゲート電圧の変化量に対しては、ゲート幅の
小さい方が電流の変化量が小さいからである。従って、
逆に、同一の電流の変化量に対しては、ゲート幅の小さ
い方がゲート電圧の変化量が大きくなり、バイアス調整
幅が拡がることとなる。
はそのままとして、入力端子33を介して入力するバイア
ス電圧Vrefのみを変化させた場合、この変化量に対する
抵抗22を流れる電流i22の変化量は、第２図に示す従来
の回路のそれに比して小さくなる。何故ならば、W12＝W
13,W12＝W14＋W15なる関係からW13＞W14なる関係が成り
立ち、同じゲート電圧の変化量に対しては、ゲート幅の
小さい方が電流の変化量が小さいからである。従って、
逆に、同一の電流の変化量に対しては、ゲート幅の小さ
い方がゲート電圧の変化量が大きくなり、バイアス調整
幅が拡がることとなる。
また、本実施例においては、ショットキー接合型電界
効果トランジスタ14及び15の夫々のゲート幅W14及びW15
を、W14＜W15なる大小関係とすることにより、更にバイ
アス調整幅を拡げることができ、また、W14＞W15なる大
小関係とすることにより、従来の回路のバイアス調整幅
に近づけることができる。
効果トランジスタ14及び15の夫々のゲート幅W14及びW15
を、W14＜W15なる大小関係とすることにより、更にバイ
アス調整幅を拡げることができ、また、W14＞W15なる大
小関係とすることにより、従来の回路のバイアス調整幅
に近づけることができる。
なお、本実施例においては、従来の回路のショットキ
ー接合型電界効果トランジスタ13に対応するものとし
て、並列接続した２個のショットキー接合型電界効果ト
ランジスタ14,15を設けたがこの個数は特に制限される
ものではなく、必要に応じて適宜増設して、バイアス調
整幅を更に拡大することができる。
ー接合型電界効果トランジスタ13に対応するものとし
て、並列接続した２個のショットキー接合型電界効果ト
ランジスタ14,15を設けたがこの個数は特に制限される
ものではなく、必要に応じて適宜増設して、バイアス調
整幅を更に拡大することができる。
［発明の効果］ 以上説明したように本発明は、バイアス調整側のショ
ットキー接合型電界効果トランジスタを分割したから、
デューティを変更する際のバイアス調整幅を拡げること
ができる。従って、本発明によれば、振幅が小さい入力
信号VINに対しても、高精度にバイアス調整を行うこと
ができ、ICの高速化に対応することができるという効果
を有する。
ットキー接合型電界効果トランジスタを分割したから、
デューティを変更する際のバイアス調整幅を拡げること
ができる。従って、本発明によれば、振幅が小さい入力
信号VINに対しても、高精度にバイアス調整を行うこと
ができ、ICの高速化に対応することができるという効果
を有する。
第１図は本発明の実施例に係るデューティ可変回路を示
す回路図、第２図は従来のデューティ可変回路を示す回
路図である。 11,12,13,14,15;ショットキー接合型電界効果トランジ
スタ、21,22;抵抗、31,32,33,34;入力端子、41;接地端
子、42;電源端子、51,52;出力端子
す回路図、第２図は従来のデューティ可変回路を示す回
路図である。 11,12,13,14,15;ショットキー接合型電界効果トランジ
スタ、21,22;抵抗、31,32,33,34;入力端子、41;接地端
子、42;電源端子、51,52;出力端子
フロントページの続き (56)参考文献 特開 昭62−183212（ＪＰ，Ａ) 特開 昭63−306714（ＪＰ，Ａ) 特開 昭62−250713（ＪＰ，Ａ) 特開 昭63−194411（ＪＰ，Ａ)
Claims (1)
- 【請求項１】各々の一端が第１の電源ラインに接続され
た第１および第２の抵抗、共通節点と第２の電源ライン
との間に接続された電流源、前記第１の抵抗の他端と前
記共通節点との間にソース・ドレイン路が接続された第
１の電界効果トランジスタ、前記第２の抵抗の他端と前
記共通節点との間に互いのソース・ドレイン路が並列に
接続され、各々のゲートに前記第１の電界効果トランジ
スタのゲートと同一の電圧が供給された時に前記第１お
よび第２の抵抗に同一の電流が流れるように構成された
第２および第３の電界効果トランジスタを有し、前記第
１の電界効果トランジスタのゲートに入力信号が供給さ
れ、前記第２の電界効果トランジスタのゲートに前記入
力信号の中心電圧が供給され、前記第３の電界効果トラ
ンジスタのゲートにデューティ可変用電圧が供給され、
前記第１および第２の抵抗の少なくとも一方から出力信
号が取り出されていることを特徴とするデューティ可変
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034812A JP2788746B2 (ja) | 1989-02-14 | 1989-02-14 | デューティ可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034812A JP2788746B2 (ja) | 1989-02-14 | 1989-02-14 | デューティ可変回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02214216A JPH02214216A (ja) | 1990-08-27 |
| JP2788746B2 true JP2788746B2 (ja) | 1998-08-20 |
Family
ID=12424626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034812A Expired - Fee Related JP2788746B2 (ja) | 1989-02-14 | 1989-02-14 | デューティ可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788746B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2671245B1 (fr) * | 1990-12-27 | 1993-03-05 | Bull Sa | Dispositif de retard reglable. |
| FR2671244B1 (fr) * | 1990-12-27 | 1993-03-05 | Bull Sa | Dispositif de retard reglable. |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183212A (ja) * | 1986-02-06 | 1987-08-11 | Nec Corp | パルス幅調整方式 |
| JPS62250713A (ja) * | 1986-04-23 | 1987-10-31 | Fujitsu Ltd | 可変遅延回路 |
| JPS63194411A (ja) * | 1987-02-09 | 1988-08-11 | Matsushita Electric Ind Co Ltd | 遅延時間制御回路 |
| JPS63306714A (ja) * | 1987-06-08 | 1988-12-14 | Roomu Kk | 論理回路 |
-
1989
- 1989-02-14 JP JP1034812A patent/JP2788746B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02214216A (ja) | 1990-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| LAPS | Cancellation because of no payment of annual fees |