JPS62250713A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPS62250713A JPS62250713A JP61093994A JP9399486A JPS62250713A JP S62250713 A JPS62250713 A JP S62250713A JP 61093994 A JP61093994 A JP 61093994A JP 9399486 A JP9399486 A JP 9399486A JP S62250713 A JPS62250713 A JP S62250713A
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- Japan
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- signal
- circuit
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- ecl
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- Pending
Links
- 230000008054 signal transmission Effects 0.000 abstract description 10
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入力ディジタル信号に予め決められた関係の出力ディジ
タル信号を発生する半導体能動回路の出力と制御回路の
内部放電路との間に、制御信号によって異なった値とな
る制御回路の半導体能動素子容量をみえさせるようにし
て入力ディジタル信号に対し可変の遅延時間を与える。
タル信号を発生する半導体能動回路の出力と制御回路の
内部放電路との間に、制御信号によって異なった値とな
る制御回路の半導体能動素子容量をみえさせるようにし
て入力ディジタル信号に対し可変の遅延時間を与える。
本発明は可変遅延回路に係り、特に、ＬＳＩにおける信
号の伝搬時間を可変するに好適な可変遅延回路に関する
。
号の伝搬時間を可変するに好適な可変遅延回路に関する
。
クロック同期型の情報処理装置においては、装置内のラ
ッチに所望の位相を有するクロック信号を分配すること
が行なわれている。このため、一般には、クロック分配
回路にタップによりディレイ値を調整できるディレーラ
インや１．長さの調整によってディレイ値を調整できる
ディスクリートワイヤ（ペア線、細線同軸ケーブル等）
を用いて所望のクロックの位相を得ることが行なわれて
いた。
ッチに所望の位相を有するクロック信号を分配すること
が行なわれている。このため、一般には、クロック分配
回路にタップによりディレイ値を調整できるディレーラ
インや１．長さの調整によってディレイ値を調整できる
ディスクリートワイヤ（ペア線、細線同軸ケーブル等）
を用いて所望のクロックの位相を得ることが行なわれて
いた。
しかしながら情報処理装置を高密度に実装されたＬＳＩ
で構成した場合、ディレーラインやディスクリートワイ
ヤなどを実装するスペースがなく、これらのもので信号
の伝（般時間を可変することができなかった。このため
、ＬＳＩを用いた場合でも信号の伝１般時間が可変でき
るものが要望されていた。
で構成した場合、ディレーラインやディスクリートワイ
ヤなどを実装するスペースがなく、これらのもので信号
の伝（般時間を可変することができなかった。このため
、ＬＳＩを用いた場合でも信号の伝１般時間が可変でき
るものが要望されていた。
本発明は、前記従来の課題に鑑みて為されたものであり
、その目的は、ＬＳＩにおける信号の伝（般時間を容易
に調整することができる可変遅延回路を提供することに
ある。
、その目的は、ＬＳＩにおける信号の伝（般時間を容易
に調整することができる可変遅延回路を提供することに
ある。
前記目的を達成するために、本発明は、第１図に示す如
く、ディジタル信号を入力１に受けて該ディジタル信号
と所定の関係を有するディジタル信号を出力２に発生す
る半導体能動回路３と、内部放電路４を有し、制御信号
に応答して異なる半導体能動素子容量５を出力２と内部
放電路４との間に現れさせる制御回路６とより成る可変
遅延回路を構成したものである。
く、ディジタル信号を入力１に受けて該ディジタル信号
と所定の関係を有するディジタル信号を出力２に発生す
る半導体能動回路３と、内部放電路４を有し、制御信号
に応答して異なる半導体能動素子容量５を出力２と内部
放電路４との間に現れさせる制御回路６とより成る可変
遅延回路を構成したものである。
例えば、信号伝送用ＥＣＬ回路を介して信号が伝播され
ているとき制御用ＥＣＬ回路に制御用２値信号を供給す
ると、制御用２値信号のうちローレベルの信号が供給さ
れたときには信号伝送用ＥＣＬ回路の出力と制御用ＥＣ
Ｌ回路の内部放電路との間の入力トランジスタのベース
−エミッタ容量がハイレベルの信号を供給した場合より
大きくなるため、その容量差分に応じて決まる時間だけ
早目に信号が信号伝送用ＥＣＬ回路の出力に現れる。従
って、信号に可変の遅延を与えることができる。
ているとき制御用ＥＣＬ回路に制御用２値信号を供給す
ると、制御用２値信号のうちローレベルの信号が供給さ
れたときには信号伝送用ＥＣＬ回路の出力と制御用ＥＣ
Ｌ回路の内部放電路との間の入力トランジスタのベース
−エミッタ容量がハイレベルの信号を供給した場合より
大きくなるため、その容量差分に応じて決まる時間だけ
早目に信号が信号伝送用ＥＣＬ回路の出力に現れる。従
って、信号に可変の遅延を与えることができる。
第２図には、本発明の好適な実施例の構成が示されてい
る。図において、信号伝送用ＥＣＬ回路１０ （第１図
の半導体能動回路３に相当）の出力には、複数の入力を
有する制御用ＥＣＬ回路１２（第２図の制御回路６に相
当）の一方の入力１２Ａが接続されている。そして他方
の入力１２Ｂには制御用２値信号が供給されるようにな
っている・ＥＣＬ １０は、第３図に示されるように、
抵抗Ｒ３，Ｒ４、トランジスタＴｒ４．Ｔｒ５．Ｔｒ６
、抵抗Ｒｐから構成されており、ＥＣＬ１２は抵抗Ｒ１
，Ｒ２、トランジスタＴｒｌ、Ｔｒ２゜Ｔｒ３から構成
されている。そしてトランジスタＴｒ４のエミッタとト
ランジスタＴｒｉのベースが接続されている。トランジ
スタＴｒ６のベースに信号が入力され、トランジスタＴ
ｒ２のベースに制御用の２値信号が供給されるようにな
っている。なお、ＣＬは配線による寄生容量を示し、Ｃ
ＢＥはトランジスタＴｒｉのベースとエミッタ間の容量
（第１図の半導体能動素子容量に相当）を示す。この容
量ＣＢＥはトランジスタＴｒｉを流れる電流にほぼ比例
して増減する。又ＩｃｓがトランジスタＴｒ２．Ｔｒ３
を流れる電流を示すと共に、これらトランジスタのため
の電流源（第１図の内部放電路４に相当）を示す。
る。図において、信号伝送用ＥＣＬ回路１０ （第１図
の半導体能動回路３に相当）の出力には、複数の入力を
有する制御用ＥＣＬ回路１２（第２図の制御回路６に相
当）の一方の入力１２Ａが接続されている。そして他方
の入力１２Ｂには制御用２値信号が供給されるようにな
っている・ＥＣＬ １０は、第３図に示されるように、
抵抗Ｒ３，Ｒ４、トランジスタＴｒ４．Ｔｒ５．Ｔｒ６
、抵抗Ｒｐから構成されており、ＥＣＬ１２は抵抗Ｒ１
，Ｒ２、トランジスタＴｒｌ、Ｔｒ２゜Ｔｒ３から構成
されている。そしてトランジスタＴｒ４のエミッタとト
ランジスタＴｒｉのベースが接続されている。トランジ
スタＴｒ６のベースに信号が入力され、トランジスタＴ
ｒ２のベースに制御用の２値信号が供給されるようにな
っている。なお、ＣＬは配線による寄生容量を示し、Ｃ
ＢＥはトランジスタＴｒｉのベースとエミッタ間の容量
（第１図の半導体能動素子容量に相当）を示す。この容
量ＣＢＥはトランジスタＴｒｉを流れる電流にほぼ比例
して増減する。又ＩｃｓがトランジスタＴｒ２．Ｔｒ３
を流れる電流を示すと共に、これらトランジスタのため
の電流源（第１図の内部放電路４に相当）を示す。
以上の構成において、トランジスタＴｒ２のベースにハ
イレベルの信号が供給されると、Ｉｃｓはほとんどトラ
ンジスタＴｒ２を介して流れ、第１のノードＮ１の電位
はトランジスタＴｒ２のエミッタによってクランプされ
る。このためトランジスタＴｒｉにはほとんど電流が流
れない。即ち、トランジスタＴｒｉのベースの電位がト
ランジスタＴｒ２のベースの電位とほぼ同じでトランジ
スタＴｒｉにも電流が流れていたとしても、第２のノー
ドＮ２の電位が下がり始まると、トランジスタＴｒｉに
は電流が流れなくなるため、容量ＣＢＥの容量値は小さ
い値となる。このため、ＥＣＬｌｏの出力がローレベル
に切り換わる時間は、寄生容量ＣＬに貯まっている電荷
が抵抗Ｒｐを介して放電する時間によって定められる。
イレベルの信号が供給されると、Ｉｃｓはほとんどトラ
ンジスタＴｒ２を介して流れ、第１のノードＮ１の電位
はトランジスタＴｒ２のエミッタによってクランプされ
る。このためトランジスタＴｒｉにはほとんど電流が流
れない。即ち、トランジスタＴｒｉのベースの電位がト
ランジスタＴｒ２のベースの電位とほぼ同じでトランジ
スタＴｒｉにも電流が流れていたとしても、第２のノー
ドＮ２の電位が下がり始まると、トランジスタＴｒｉに
は電流が流れなくなるため、容量ＣＢＥの容量値は小さ
い値となる。このため、ＥＣＬｌｏの出力がローレベル
に切り換わる時間は、寄生容量ＣＬに貯まっている電荷
が抵抗Ｒｐを介して放電する時間によって定められる。
一方、制御用２値信号がローレベルとなったときには電
流１ｃｓはトランジスタＴｒｉを流れ、かつ第１のノー
ドＮ１の電位はトランジスタＴｒ１のエミッタによりク
ランプされる。又、トランジスタＴｒｉに電流が流れる
ため、容量ＣＢ’Ｈの容量値は大きな値となる。
流１ｃｓはトランジスタＴｒｉを流れ、かつ第１のノー
ドＮ１の電位はトランジスタＴｒ１のエミッタによりク
ランプされる。又、トランジスタＴｒｉに電流が流れる
ため、容量ＣＢ’Ｈの容量値は大きな値となる。
ここで、ＥＣＬＩＯの出力がローレベルに切り換わり始
めると、寄生容量Ｃｔ、の電荷はプルダウン抵抗Ｒｐを
介して放電されると共に、第２のノー ）” Ｎ ２が
容量ＣＢＥを介して第１のノードＮ１へ接続されている
ため、寄生容量ＣＬの電荷の一部が容量ＣＢＥを介して
トランジスタＴｒ２．Ｔｒ３の電流源へ取り込まれる。
めると、寄生容量Ｃｔ、の電荷はプルダウン抵抗Ｒｐを
介して放電されると共に、第２のノー ）” Ｎ ２が
容量ＣＢＥを介して第１のノードＮ１へ接続されている
ため、寄生容量ＣＬの電荷の一部が容量ＣＢＥを介して
トランジスタＴｒ２．Ｔｒ３の電流源へ取り込まれる。
これにより第２のノードＮ２の電位は制御信号の入力レ
ベルがハイレベルのときに比べて速やかに立ち下がるこ
とになる（第４図参照）。
ベルがハイレベルのときに比べて速やかに立ち下がるこ
とになる（第４図参照）。
但し、この効果は第２のノードＮ２の電位が設定電圧Ｖ
ＲＥ Ｆレベルを横切るまでであり、この電位が電圧Ｖ
Ｒ’ＥＦを横切った後は、第ＩのノードＮ１の電位はト
ランジスタＴｒ３のエミッタによってクランプされる。
ＲＥ Ｆレベルを横切るまでであり、この電位が電圧Ｖ
Ｒ’ＥＦを横切った後は、第ＩのノードＮ１の電位はト
ランジスタＴｒ３のエミッタによってクランプされる。
このため、逆に容量ＣＢＥに貯まっていた電荷がさらに
負荷としてきいてくるので、第２のノードＮ２の電位が
ローレベルになるまでに辿り着く時間は制御用信号の入
力レベルがハイレベルのときよりも長くなる。しかしな
がら、信号の伝搬時間の遅延は入力が電圧ＶＲＥＦを横
切った時点から出力が電位ＶＲＥ Ｆを横切るまでの時
間であり、結果として制御信号の入力レベルがローレベ
ルのときの方がハイレベルのときより信号伝搬遅延時間
を短くすることができる。
負荷としてきいてくるので、第２のノードＮ２の電位が
ローレベルになるまでに辿り着く時間は制御用信号の入
力レベルがハイレベルのときよりも長くなる。しかしな
がら、信号の伝搬時間の遅延は入力が電圧ＶＲＥＦを横
切った時点から出力が電位ＶＲＥ Ｆを横切るまでの時
間であり、結果として制御信号の入力レベルがローレベ
ルのときの方がハイレベルのときより信号伝搬遅延時間
を短くすることができる。
第５図には、本発明の他の実施例の構成が示されている
。
。
本実施例はＥＣＬ回路１０の出力に、２つの入力を有す
る制御用ＥＣＬ１２，１４．１６の一方の入力１２Ａ、
１４Ａ、１６Ａを接続し、他方の入力１２Ｂ、１４Ｂに
第１の制御用信号を供給すると共に、入力１６Ｂに第２
の制御用信号を供給するようにしたものである。このよ
うな構成をとることによって、第１の制御用信号によっ
て切り換えられる可変時間幅は第２の制御用信号によっ
て切り換えられる可変時間幅の２倍を得ることができ、
これら２つの制御用信号の組み合わせによって４通りの
異なる信号伝搬遅延時間を選択することができる。
る制御用ＥＣＬ１２，１４．１６の一方の入力１２Ａ、
１４Ａ、１６Ａを接続し、他方の入力１２Ｂ、１４Ｂに
第１の制御用信号を供給すると共に、入力１６Ｂに第２
の制御用信号を供給するようにしたものである。このよ
うな構成をとることによって、第１の制御用信号によっ
て切り換えられる可変時間幅は第２の制御用信号によっ
て切り換えられる可変時間幅の２倍を得ることができ、
これら２つの制御用信号の組み合わせによって４通りの
異なる信号伝搬遅延時間を選択することができる。
又、第７図に示されるように、ＥＣＬ回路１０の代わり
にＮＯＲ出力を有するＥＣＬ回路１８を用いても、第６
図に示すように前記実施例と同様な効果を得ることがで
きる。
にＮＯＲ出力を有するＥＣＬ回路１８を用いても、第６
図に示すように前記実施例と同様な効果を得ることがで
きる。
以上説明したように本発明によれば、信号伝送用ＥＣＬ
回路の出力に、複数の入力を有する制御用ＥＣＬ回路の
１つの入力を接続し、制御用ＥＣＬ回路の他の入力に制
御用２値信号を供給するようにして、ＬＳＩ回路能動素
子容量の電気的制御を為して信号の伝１１１時間の可変
的設定を享受し得る。
回路の出力に、複数の入力を有する制御用ＥＣＬ回路の
１つの入力を接続し、制御用ＥＣＬ回路の他の入力に制
御用２値信号を供給するようにして、ＬＳＩ回路能動素
子容量の電気的制御を為して信号の伝１１１時間の可変
的設定を享受し得る。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す構成図、第３図は第２
図の具体的構成図、 第４図は第２図に示す回路の信号伝搬特性図、第５図は
本発明の他の実施例を示す構成図、第６図は第７図実施
例の信号伝搬特性図、第７図は本発明のさらに他の実施
例を示す構成図である。 第１図において、 ３は半導体能動回路、 ４は内部放電路、 ５は半導体能動素子容量、 ６は制御回路である。 本全日月の原理フ゛ロック図 第１図 ＄４孕≦明６リ −実ソんジイタり 第２図 第２図の異体的構成図 第３図 第２図回路の信号伝＃＆特性図 第４図
図の具体的構成図、 第４図は第２図に示す回路の信号伝搬特性図、第５図は
本発明の他の実施例を示す構成図、第６図は第７図実施
例の信号伝搬特性図、第７図は本発明のさらに他の実施
例を示す構成図である。 第１図において、 ３は半導体能動回路、 ４は内部放電路、 ５は半導体能動素子容量、 ６は制御回路である。 本全日月の原理フ゛ロック図 第１図 ＄４孕≦明６リ −実ソんジイタり 第２図 第２図の異体的構成図 第３図 第２図回路の信号伝＃＆特性図 第４図
Claims (1)
- １つ以上の入力と１つ以上の出力をもつ第１のＥＣＬ回
路の出力に２つ以上の入力をもつ第２のＥＣＬ回路の１
つの入力を接続し、第２のＥＣＬ回路の他の入力に２値
の制御信号を入力し、その制御信号の値によって第１の
ＥＣＬ回路の入力から第１のＥＣＬ回路の上記出力まで
の信号伝搬遅延時間を可変にできる可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093994A JPS62250713A (ja) | 1986-04-23 | 1986-04-23 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093994A JPS62250713A (ja) | 1986-04-23 | 1986-04-23 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62250713A true JPS62250713A (ja) | 1987-10-31 |
Family
ID=14097955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093994A Pending JPS62250713A (ja) | 1986-04-23 | 1986-04-23 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62250713A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214216A (ja) * | 1989-02-14 | 1990-08-27 | Nec Ic Microcomput Syst Ltd | デューティ可変回路 |
| JPH02253715A (ja) * | 1989-03-28 | 1990-10-12 | Hitachi Ltd | 可変遅延回路並びにその回路を用いたタイミング発生装置及びｌｓｉテスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135609A (ja) * | 1984-07-28 | 1986-02-20 | Fujitsu Ltd | 位相可変回路 |
| JPS61242409A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 遅延回路 |
-
1986
- 1986-04-23 JP JP61093994A patent/JPS62250713A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135609A (ja) * | 1984-07-28 | 1986-02-20 | Fujitsu Ltd | 位相可変回路 |
| JPS61242409A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 遅延回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214216A (ja) * | 1989-02-14 | 1990-08-27 | Nec Ic Microcomput Syst Ltd | デューティ可変回路 |
| JPH02253715A (ja) * | 1989-03-28 | 1990-10-12 | Hitachi Ltd | 可変遅延回路並びにその回路を用いたタイミング発生装置及びｌｓｉテスタ |
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