JPS62250713A - 可変遅延回路 - Google Patents

可変遅延回路

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Publication number
JPS62250713A
JPS62250713A JP61093994A JP9399486A JPS62250713A JP S62250713 A JPS62250713 A JP S62250713A JP 61093994 A JP61093994 A JP 61093994A JP 9399486 A JP9399486 A JP 9399486A JP S62250713 A JPS62250713 A JP S62250713A
Authority
JP
Japan
Prior art keywords
signal
circuit
control
ecl
input
Prior art date
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Pending
Application number
JP61093994A
Other languages
English (en)
Inventor
Tatsuro Yoshimura
吉村 達郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS62250713A publication Critical patent/JPS62250713A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 入力ディジタル信号に予め決められた関係の出力ディジ
タル信号を発生する半導体能動回路の出力と制御回路の
内部放電路との間に、制御信号によって異なった値とな
る制御回路の半導体能動素子容量をみえさせるようにし
て入力ディジタル信号に対し可変の遅延時間を与える。
〔産業上の利用分野〕
本発明は可変遅延回路に係り、特に、LSIにおける信
号の伝搬時間を可変するに好適な可変遅延回路に関する
〔従来の技術〕
クロック同期型の情報処理装置においては、装置内のラ
ッチに所望の位相を有するクロック信号を分配すること
が行なわれている。このため、一般には、クロック分配
回路にタップによりディレイ値を調整できるディレーラ
インや1.長さの調整によってディレイ値を調整できる
ディスクリートワイヤ(ペア線、細線同軸ケーブル等)
を用いて所望のクロックの位相を得ることが行なわれて
いた。
〔発明が解決しようとする問題点〕
しかしながら情報処理装置を高密度に実装されたLSI
で構成した場合、ディレーラインやディスクリートワイ
ヤなどを実装するスペースがなく、これらのもので信号
の伝(般時間を可変することができなかった。このため
、LSIを用いた場合でも信号の伝1般時間が可変でき
るものが要望されていた。
本発明は、前記従来の課題に鑑みて為されたものであり
、その目的は、LSIにおける信号の伝(般時間を容易
に調整することができる可変遅延回路を提供することに
ある。
〔問題点を解決するための手段〕
前記目的を達成するために、本発明は、第1図に示す如
く、ディジタル信号を入力1に受けて該ディジタル信号
と所定の関係を有するディジタル信号を出力2に発生す
る半導体能動回路3と、内部放電路4を有し、制御信号
に応答して異なる半導体能動素子容量5を出力2と内部
放電路4との間に現れさせる制御回路6とより成る可変
遅延回路を構成したものである。
〔作 用〕
例えば、信号伝送用ECL回路を介して信号が伝播され
ているとき制御用ECL回路に制御用2値信号を供給す
ると、制御用2値信号のうちローレベルの信号が供給さ
れたときには信号伝送用ECL回路の出力と制御用EC
L回路の内部放電路との間の入力トランジスタのベース
−エミッタ容量がハイレベルの信号を供給した場合より
大きくなるため、その容量差分に応じて決まる時間だけ
早目に信号が信号伝送用ECL回路の出力に現れる。従
って、信号に可変の遅延を与えることができる。
〔実施例〕
第2図には、本発明の好適な実施例の構成が示されてい
る。図において、信号伝送用ECL回路10 (第1図
の半導体能動回路3に相当)の出力には、複数の入力を
有する制御用ECL回路12(第2図の制御回路6に相
当)の一方の入力12Aが接続されている。そして他方
の入力12Bには制御用2値信号が供給されるようにな
っている・ECL 10は、第3図に示されるように、
抵抗R3,R4、トランジスタTr4.Tr5.Tr6
、抵抗Rpから構成されており、ECL12は抵抗R1
,R2、トランジスタTrl、Tr2゜Tr3から構成
されている。そしてトランジスタTr4のエミッタとト
ランジスタTriのベースが接続されている。トランジ
スタTr6のベースに信号が入力され、トランジスタT
r2のベースに制御用の2値信号が供給されるようにな
っている。なお、CLは配線による寄生容量を示し、C
BEはトランジスタTriのベースとエミッタ間の容量
(第1図の半導体能動素子容量に相当)を示す。この容
量CBEはトランジスタTriを流れる電流にほぼ比例
して増減する。又IcsがトランジスタTr2.Tr3
を流れる電流を示すと共に、これらトランジスタのため
の電流源(第1図の内部放電路4に相当)を示す。
以上の構成において、トランジスタTr2のベースにハ
イレベルの信号が供給されると、Icsはほとんどトラ
ンジスタTr2を介して流れ、第1のノードN1の電位
はトランジスタTr2のエミッタによってクランプされ
る。このためトランジスタTriにはほとんど電流が流
れない。即ち、トランジスタTriのベースの電位がト
ランジスタTr2のベースの電位とほぼ同じでトランジ
スタTriにも電流が流れていたとしても、第2のノー
ドN2の電位が下がり始まると、トランジスタTriに
は電流が流れなくなるため、容量CBEの容量値は小さ
い値となる。このため、ECLloの出力がローレベル
に切り換わる時間は、寄生容量CLに貯まっている電荷
が抵抗Rpを介して放電する時間によって定められる。
一方、制御用2値信号がローレベルとなったときには電
流1csはトランジスタTriを流れ、かつ第1のノー
ドN1の電位はトランジスタTr1のエミッタによりク
ランプされる。又、トランジスタTriに電流が流れる
ため、容量CB’Hの容量値は大きな値となる。
ここで、ECLIOの出力がローレベルに切り換わり始
めると、寄生容量Ct、の電荷はプルダウン抵抗Rpを
介して放電されると共に、第2のノー )” N 2が
容量CBEを介して第1のノードN1へ接続されている
ため、寄生容量CLの電荷の一部が容量CBEを介して
トランジスタTr2.Tr3の電流源へ取り込まれる。
これにより第2のノードN2の電位は制御信号の入力レ
ベルがハイレベルのときに比べて速やかに立ち下がるこ
とになる(第4図参照)。
但し、この効果は第2のノードN2の電位が設定電圧V
RE Fレベルを横切るまでであり、この電位が電圧V
R’EFを横切った後は、第IのノードN1の電位はト
ランジスタTr3のエミッタによってクランプされる。
このため、逆に容量CBEに貯まっていた電荷がさらに
負荷としてきいてくるので、第2のノードN2の電位が
ローレベルになるまでに辿り着く時間は制御用信号の入
力レベルがハイレベルのときよりも長くなる。しかしな
がら、信号の伝搬時間の遅延は入力が電圧VREFを横
切った時点から出力が電位VRE Fを横切るまでの時
間であり、結果として制御信号の入力レベルがローレベ
ルのときの方がハイレベルのときより信号伝搬遅延時間
を短くすることができる。
第5図には、本発明の他の実施例の構成が示されている
本実施例はECL回路10の出力に、2つの入力を有す
る制御用ECL12,14.16の一方の入力12A、
14A、16Aを接続し、他方の入力12B、14Bに
第1の制御用信号を供給すると共に、入力16Bに第2
の制御用信号を供給するようにしたものである。このよ
うな構成をとることによって、第1の制御用信号によっ
て切り換えられる可変時間幅は第2の制御用信号によっ
て切り換えられる可変時間幅の2倍を得ることができ、
これら2つの制御用信号の組み合わせによって4通りの
異なる信号伝搬遅延時間を選択することができる。
又、第7図に示されるように、ECL回路10の代わり
にNOR出力を有するECL回路18を用いても、第6
図に示すように前記実施例と同様な効果を得ることがで
きる。
〔発明の効果〕
以上説明したように本発明によれば、信号伝送用ECL
回路の出力に、複数の入力を有する制御用ECL回路の
1つの入力を接続し、制御用ECL回路の他の入力に制
御用2値信号を供給するようにして、LSI回路能動素
子容量の電気的制御を為して信号の伝111時間の可変
的設定を享受し得る。
【図面の簡単な説明】
第1図は本発明の原理ブロック図、 第2図は本発明の一実施例を示す構成図、第3図は第2
図の具体的構成図、 第4図は第2図に示す回路の信号伝搬特性図、第5図は
本発明の他の実施例を示す構成図、第6図は第7図実施
例の信号伝搬特性図、第7図は本発明のさらに他の実施
例を示す構成図である。 第1図において、 3は半導体能動回路、 4は内部放電路、 5は半導体能動素子容量、 6は制御回路である。 本全日月の原理フ゛ロック図 第1図 $4孕≦明6リ −実ソんジイタり 第2図 第2図の異体的構成図 第3図 第2図回路の信号伝#&特性図 第4図

Claims (1)

    【特許請求の範囲】
  1. 1つ以上の入力と1つ以上の出力をもつ第1のECL回
    路の出力に2つ以上の入力をもつ第2のECL回路の1
    つの入力を接続し、第2のECL回路の他の入力に2値
    の制御信号を入力し、その制御信号の値によって第1の
    ECL回路の入力から第1のECL回路の上記出力まで
    の信号伝搬遅延時間を可変にできる可変遅延回路。
JP61093994A 1986-04-23 1986-04-23 可変遅延回路 Pending JPS62250713A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61093994A JPS62250713A (ja) 1986-04-23 1986-04-23 可変遅延回路

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JP61093994A JPS62250713A (ja) 1986-04-23 1986-04-23 可変遅延回路

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JPS62250713A true JPS62250713A (ja) 1987-10-31

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ID=14097955

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JP61093994A Pending JPS62250713A (ja) 1986-04-23 1986-04-23 可変遅延回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214216A (ja) * 1989-02-14 1990-08-27 Nec Ic Microcomput Syst Ltd デューティ可変回路
JPH02253715A (ja) * 1989-03-28 1990-10-12 Hitachi Ltd 可変遅延回路並びにその回路を用いたタイミング発生装置及びlsiテスタ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6135609A (ja) * 1984-07-28 1986-02-20 Fujitsu Ltd 位相可変回路
JPS61242409A (ja) * 1985-04-19 1986-10-28 Nec Corp 遅延回路

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