JPH0331284B2 - - Google Patents
Info
- Publication number
- JPH0331284B2 JPH0331284B2 JP59149587A JP14958784A JPH0331284B2 JP H0331284 B2 JPH0331284 B2 JP H0331284B2 JP 59149587 A JP59149587 A JP 59149587A JP 14958784 A JP14958784 A JP 14958784A JP H0331284 B2 JPH0331284 B2 JP H0331284B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- gate circuit
- control
- constant current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001105 regulatory effect Effects 0.000 claims 1
- 238000012360 testing method Methods 0.000 description 2
- 102100024109 Cyclin-T1 Human genes 0.000 description 1
- 101000910488 Homo sapiens Cyclin-T1 Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 108010090448 insulin gene enhancer binding protein Isl-1 Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の概要〕
１対のエミツタ結合トランジスタ、少くとも１
個の定電流源トランジスタ、エミツタフオロワ出
力段とでゲート回路を形成し、制御端子を介して
外部より電流調節を行うゲート回路装置におい
て、ゲート回路の電流源トランジスタ或はエミツ
タフオロワ回路の電流制御用トランジスタのベー
ス電流を制御して、制御信号に対してゲート回路
またはエミツタフオロワの電流がリニアに変化す
るようにして回路の遅延時間を的確に容易に調節
するようにしたものである。この定電流源トラン
ジスタと電流調節回路手段のトランジスタとでカ
レントミラー回路を構成するのも本発明の特長の
一つである。
個の定電流源トランジスタ、エミツタフオロワ出
力段とでゲート回路を形成し、制御端子を介して
外部より電流調節を行うゲート回路装置におい
て、ゲート回路の電流源トランジスタ或はエミツ
タフオロワ回路の電流制御用トランジスタのベー
ス電流を制御して、制御信号に対してゲート回路
またはエミツタフオロワの電流がリニアに変化す
るようにして回路の遅延時間を的確に容易に調節
するようにしたものである。この定電流源トラン
ジスタと電流調節回路手段のトランジスタとでカ
レントミラー回路を構成するのも本発明の特長の
一つである。
本発明は、ゲート回路装置に関し、例えばデジ
タル回路の試験に用いる試験パルス発生器の出力
パルスあるいは各種のデジタル回路における論理
信号等のタイミングを調節するために用いられる
ゲート回路装置に関する。
タル回路の試験に用いる試験パルス発生器の出力
パルスあるいは各種のデジタル回路における論理
信号等のタイミングを調節するために用いられる
ゲート回路装置に関する。
デジタル回路等における信号のタイミングある
いは位相を調節するために可変遅延回路を用いた
ゲート回路装置が使用される。特にECL回路に
おいては、カレントスイツチ回路或はゲート回路
の電流量あるいはエミツタホロワ回路の電流量に
応じてスイツチング速度が変化することがで知ら
れている。このため従来、ECL回路のゲート回
路の電流あるいはエミツタホロワ回路の電流を制
御することにより所要の遅延時間を得るようにし
た遅延回路が提案されている。この遅延回路にお
いては、ゲート回路の定電流回路用トランジスタ
のベース電圧あるいはエミツタホロワ回路のエミ
ツタ回路に挿入した電流制御用トランジスタのベ
ース電圧を調節することにより遅延時間の制御を
行なつていた。
いは位相を調節するために可変遅延回路を用いた
ゲート回路装置が使用される。特にECL回路に
おいては、カレントスイツチ回路或はゲート回路
の電流量あるいはエミツタホロワ回路の電流量に
応じてスイツチング速度が変化することがで知ら
れている。このため従来、ECL回路のゲート回
路の電流あるいはエミツタホロワ回路の電流を制
御することにより所要の遅延時間を得るようにし
た遅延回路が提案されている。この遅延回路にお
いては、ゲート回路の定電流回路用トランジスタ
のベース電圧あるいはエミツタホロワ回路のエミ
ツタ回路に挿入した電流制御用トランジスタのベ
ース電圧を調節することにより遅延時間の制御を
行なつていた。
しかしながら、このような従来形の遅延回路を
用いたゲート回路装置においては、ゲート回路の
定電流回路用トランジスタあるいはエミツタホロ
ワ回路のエミツタ回路に挿入した制御用トランジ
スタのベースに電圧源回路から制御電圧を印加し
て遅延時間の調節を行なつていたため、制御電圧
の変化に対するゲート回路の電流あるいはエミツ
タホロワ回路の電流がリニアに変化せず、制御電
圧のある範囲では電流変化率が大きすぎまたある
範囲では電流変化率が小さすぎて結局制御電圧の
設定が困難であるという不都合があつた。また、
ベース電圧を制御する方法ではエミツタホロワ回
路の電流等の変化範囲を充分に大きくすることが
できず、さらに制御電圧のばらつきや配線抵抗等
の影響により電流設定値の誤差が大きくなる等の
不都合があつた。
用いたゲート回路装置においては、ゲート回路の
定電流回路用トランジスタあるいはエミツタホロ
ワ回路のエミツタ回路に挿入した制御用トランジ
スタのベースに電圧源回路から制御電圧を印加し
て遅延時間の調節を行なつていたため、制御電圧
の変化に対するゲート回路の電流あるいはエミツ
タホロワ回路の電流がリニアに変化せず、制御電
圧のある範囲では電流変化率が大きすぎまたある
範囲では電流変化率が小さすぎて結局制御電圧の
設定が困難であるという不都合があつた。また、
ベース電圧を制御する方法ではエミツタホロワ回
路の電流等の変化範囲を充分に大きくすることが
できず、さらに制御電圧のばらつきや配線抵抗等
の影響により電流設定値の誤差が大きくなる等の
不都合があつた。
本発明の目的は、前述の従来形における問題点
に鑑み、可変遅延回路を用いたゲート回路装置に
おいて、ゲート回路の電流源トランジスタあるい
はエミツタホロワ回路のエミツタに挿入した電流
制御用トランジスタのベース電流を制御するとい
う構想に基づき、制御信号に対してゲート回路の
電流あるいはエミツタホロワ回路の電流がリニア
に変化するようにし、配線抵抗等の影響を受ける
ことなく電流値を正確かつ容易に設定できるよう
にすると共に、電流の可変範囲を大きくすること
にある。
に鑑み、可変遅延回路を用いたゲート回路装置に
おいて、ゲート回路の電流源トランジスタあるい
はエミツタホロワ回路のエミツタに挿入した電流
制御用トランジスタのベース電流を制御するとい
う構想に基づき、制御信号に対してゲート回路の
電流あるいはエミツタホロワ回路の電流がリニア
に変化するようにし、配線抵抗等の影響を受ける
ことなく電流値を正確かつ容易に設定できるよう
にすると共に、電流の可変範囲を大きくすること
にある。
本発明の一つの特徴によれば、エミツタ結合さ
れた１対のトランジスタと該１対のトランジスタ
のエミツタ側に接続された定電流源トランジスタ
とを有するゲート回路、 前記ゲート回路装置の外部に設けられ、デイジ
タル制御信号を受けてアナログ電圧に変換する
DAコンバータ、 前記アノログ電圧に応じた制御電流を受ける制
御端子、および 前記制御端子を介して前記定電流源トランジス
タに接続され、該制御電流に応じて所定の電流を
前記定電流源トランジスタに生ぜしめる電流調節
回路手段、 とを有し、 前記ゲート回路の信号伝搬遅延時間を所望値に
可変設定可能にしたことを特徴とするゲート回路
装置、 が提供される。
れた１対のトランジスタと該１対のトランジスタ
のエミツタ側に接続された定電流源トランジスタ
とを有するゲート回路、 前記ゲート回路装置の外部に設けられ、デイジ
タル制御信号を受けてアナログ電圧に変換する
DAコンバータ、 前記アノログ電圧に応じた制御電流を受ける制
御端子、および 前記制御端子を介して前記定電流源トランジス
タに接続され、該制御電流に応じて所定の電流を
前記定電流源トランジスタに生ぜしめる電流調節
回路手段、 とを有し、 前記ゲート回路の信号伝搬遅延時間を所望値に
可変設定可能にしたことを特徴とするゲート回路
装置、 が提供される。
更に本発明のもう一つの特徴によれば、エミツ
タ結合された１対のトランジスタと、該１対のト
ランジスタのエミツタ側に接続された第１の定電
流源トランジスタと、前記１対のトランジスタの
一方のコレクタに接続されたエミツタフオロワ出
力段回路と、該エミツタフオロワ出力段回路に設
けられた第２の定電流源トランジスタとを有する
ゲート回路、前記ゲート回路装置外部に設けら
れ、デイジタル制御信号を受けてアナログ電圧に
変換するDAコンバータ、前記アナログ電圧に応
じた制御電流を受ける制御端子、および 前記制御端子を介して前記第２の定電流源トラ
ンジスタに接続され、該制御電流に応じて所定の
電流を前記第２の定電流源トランジスタに生ぜし
める電流調節回路手段、を有し、該ゲート回路の
信号伝搬遅延時間を所望値に可変設定可能にした
ことを特徴とするゲート回路装置、 が提供される。
タ結合された１対のトランジスタと、該１対のト
ランジスタのエミツタ側に接続された第１の定電
流源トランジスタと、前記１対のトランジスタの
一方のコレクタに接続されたエミツタフオロワ出
力段回路と、該エミツタフオロワ出力段回路に設
けられた第２の定電流源トランジスタとを有する
ゲート回路、前記ゲート回路装置外部に設けら
れ、デイジタル制御信号を受けてアナログ電圧に
変換するDAコンバータ、前記アナログ電圧に応
じた制御電流を受ける制御端子、および 前記制御端子を介して前記第２の定電流源トラ
ンジスタに接続され、該制御電流に応じて所定の
電流を前記第２の定電流源トランジスタに生ぜし
める電流調節回路手段、を有し、該ゲート回路の
信号伝搬遅延時間を所望値に可変設定可能にした
ことを特徴とするゲート回路装置、 が提供される。
上述のような構成を用いることにより、制御信
号の変化に対してゲート回路の電流源トランジス
タあるいはエミツタホロワ回路の電流制御用トラ
ンジスタのベース電流がリニアに変化し、したが
つてゲート回路あるいはエミツタホロワ回路の電
流が制御信号に対してリニアに変化する。また、
各トランジスタのベース電流を制御するから、配
線抵抗やベース電圧のばらつきによつて各電流の
誤差が大きくなることはない。
号の変化に対してゲート回路の電流源トランジス
タあるいはエミツタホロワ回路の電流制御用トラ
ンジスタのベース電流がリニアに変化し、したが
つてゲート回路あるいはエミツタホロワ回路の電
流が制御信号に対してリニアに変化する。また、
各トランジスタのベース電流を制御するから、配
線抵抗やベース電圧のばらつきによつて各電流の
誤差が大きくなることはない。
以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わるゲート回路
装置の構成を示す。同図の回路は、互いにエミツ
タが接続されたトランジスタQ1，Q2、定電流回
路用のトランジスタQ3、および抵抗R1，R2，
R3，R4を有するゲート回路と、トランジスタQ4，
Q5および抵抗R5を有するエミツタホロワ回路と、
PNP型トランジスタQ7、抵抗R7，R8，R9、およ
びDAコンバータDACを有する制御電流供給回路
と、エミツタホロワ回路の電流制御用トランジス
タQ5のベースと電源VEE間に接続されたトランジ
スタQ6と抵抗R6との直列回路を具備する。そし
て１０の部分が例えば集積回路装置でその接続部
２０を介して外部から電流ICNTを受けるようにな
つている。ゲート回路のトランジスタQ1のベー
スには入力信号VINが入力され、トランジスタQ2
のベースには基準電圧VBBが印加されている。ま
た、定電流回路用トランジスタQ3のベースには
内部又は外部で発生されたバイアス電圧VCSが印
加されている。
第１図は、本発明の１実施例に係わるゲート回路
装置の構成を示す。同図の回路は、互いにエミツ
タが接続されたトランジスタQ1，Q2、定電流回
路用のトランジスタQ3、および抵抗R1，R2，
R3，R4を有するゲート回路と、トランジスタQ4，
Q5および抵抗R5を有するエミツタホロワ回路と、
PNP型トランジスタQ7、抵抗R7，R8，R9、およ
びDAコンバータDACを有する制御電流供給回路
と、エミツタホロワ回路の電流制御用トランジス
タQ5のベースと電源VEE間に接続されたトランジ
スタQ6と抵抗R6との直列回路を具備する。そし
て１０の部分が例えば集積回路装置でその接続部
２０を介して外部から電流ICNTを受けるようにな
つている。ゲート回路のトランジスタQ1のベー
スには入力信号VINが入力され、トランジスタQ2
のベースには基準電圧VBBが印加されている。ま
た、定電流回路用トランジスタQ3のベースには
内部又は外部で発生されたバイアス電圧VCSが印
加されている。
第１図の回路においては、入力信号VINが基準
電圧VBBよりも高い場合にはトランジスタQ1がオ
ン、トランジスタQ2がオフとなつてトランジス
タQ4のエミツタから低レベルの出力信号VOUTが
得られる。これに対して、入力信号VINの電圧が
基準電圧VBBよりも低い場合にはトランジスタQ1
がオフ、トランジスタQ2がオンとなつて出力信
号VOUTは高レベルの電圧となる。
電圧VBBよりも高い場合にはトランジスタQ1がオ
ン、トランジスタQ2がオフとなつてトランジス
タQ4のエミツタから低レベルの出力信号VOUTが
得られる。これに対して、入力信号VINの電圧が
基準電圧VBBよりも低い場合にはトランジスタQ1
がオフ、トランジスタQ2がオンとなつて出力信
号VOUTは高レベルの電圧となる。
一方、DAコンバータDACに入力されたデジタ
ル制御信号DINが該DAコンバータDACにおいて
アナログ電圧に変換され抵抗R9を介してトラン
ジスタQ7のベースに印加される。トランジスタ
Q7のコレクタにはこのアナログ信号に応じた制
御電流ICNTが流れ、この電流が外部接続部２０を
介して集積回路内のトランジスタQ3のベースお
よびベース電流調節回路CONTを構成するトラ
ンジスタQ6に流れ込む。
ル制御信号DINが該DAコンバータDACにおいて
アナログ電圧に変換され抵抗R9を介してトラン
ジスタQ7のベースに印加される。トランジスタ
Q7のコレクタにはこのアナログ信号に応じた制
御電流ICNTが流れ、この電流が外部接続部２０を
介して集積回路内のトランジスタQ3のベースお
よびベース電流調節回路CONTを構成するトラ
ンジスタQ6に流れ込む。
ここでQ5，Q6が同じ特性のトランジスタのと
き ICNT/2＝IEF＝IMが成り立つ。
き ICNT/2＝IEF＝IMが成り立つ。
ここでIEFはトランジスタQ5のエミツタ電流で
ありエミツタホロワ回路の電流に等しい。また、
IMはベース電流調節回路CONTの電流である。
すなわち、トランジスタQ4，Q5と抵抗R5とによ
つて構成されるエミツタホロワ回路の電流を制御
電流ICNTによつてほぼリニアに調整することが可
能となる。なお、トランジスタQ6および抵抗R6
からなるベース電流調節回路は制御信号に対する
エミツタホロワ回路とカレントミラーの関係に設
けられている。
ありエミツタホロワ回路の電流に等しい。また、
IMはベース電流調節回路CONTの電流である。
すなわち、トランジスタQ4，Q5と抵抗R5とによ
つて構成されるエミツタホロワ回路の電流を制御
電流ICNTによつてほぼリニアに調整することが可
能となる。なお、トランジスタQ6および抵抗R6
からなるベース電流調節回路は制御信号に対する
エミツタホロワ回路とカレントミラーの関係に設
けられている。
上述のようにして制御信号DINに応じて外部か
らの制御電流ICNTを調節し、内部のエミツタホロ
ワ回路の電流IEFを変化させることにより、該エ
ミツタホロワ回路の信号伝播遅延時間を調節し入
力信号VINと出力信号VOUTの間の遅延時間差を調
節することが可能となる。第２図は、入力信号
VINと出力信号VOUTの間の遅延時間Tpdと制御電
流ICNTとの間の関係の１例を示す。
らの制御電流ICNTを調節し、内部のエミツタホロ
ワ回路の電流IEFを変化させることにより、該エ
ミツタホロワ回路の信号伝播遅延時間を調節し入
力信号VINと出力信号VOUTの間の遅延時間差を調
節することが可能となる。第２図は、入力信号
VINと出力信号VOUTの間の遅延時間Tpdと制御電
流ICNTとの間の関係の１例を示す。
第１図の回路においては、制御電流によりエミ
ツタホロワ回路の電流を変化させて遅延時間を調
節するものであるが、遅延時間の調節はゲート回
路の電流を調節してもよいことは明らかである。
この場合には、第１図の回路においては、電流源
用トランジスタQ3のベースに制御電流ICNTを印加
すればよい。また、エミツタホロワ回路の電流と
ゲート回路の電流とを共に調節してもよい。
ツタホロワ回路の電流を変化させて遅延時間を調
節するものであるが、遅延時間の調節はゲート回
路の電流を調節してもよいことは明らかである。
この場合には、第１図の回路においては、電流源
用トランジスタQ3のベースに制御電流ICNTを印加
すればよい。また、エミツタホロワ回路の電流と
ゲート回路の電流とを共に調節してもよい。
すなわち、第３図に示すように、ECL回路に
おいて、制御電流ICNTによつてエミツタエホロワ
回路の電流IEF1、IEF2およびゲート回路の電流ICS
のいずれを調節してもよく、またこれらの各電流
のうち複数箇所の電流を同時に調節してもよい。
その際第１図に示した如きベース電流調節回路
CCNTと共に、各電流源のトランジスタとが、
カレントミラー回路を構成するのである。なお、
第３図においては、ゲート回路はトランジスタ
Q8，Q9、および抵抗R10、R11と定電流回路ICSに
よつて構成されトランジスタQ10と定電流回路
IEF1は第１のエミツタホロワ回路を、トランジス
タQ11と電流回路IEF2は第２のエミツタホロワ回
路を構成している。そして、各電流源回路ICS，
IEF1，IEF2はそれぞれ例えば第１図の回路と同様
にトランジスタと抵抗とによつて構成してもよ
く、これらの各トランジスタのベースに制御電流
ICNTが供給される。また、電流源回路IMは第１図
の回路におけるベース電流調節回路に相当するも
のである。
おいて、制御電流ICNTによつてエミツタエホロワ
回路の電流IEF1、IEF2およびゲート回路の電流ICS
のいずれを調節してもよく、またこれらの各電流
のうち複数箇所の電流を同時に調節してもよい。
その際第１図に示した如きベース電流調節回路
CCNTと共に、各電流源のトランジスタとが、
カレントミラー回路を構成するのである。なお、
第３図においては、ゲート回路はトランジスタ
Q8，Q9、および抵抗R10、R11と定電流回路ICSに
よつて構成されトランジスタQ10と定電流回路
IEF1は第１のエミツタホロワ回路を、トランジス
タQ11と電流回路IEF2は第２のエミツタホロワ回
路を構成している。そして、各電流源回路ICS，
IEF1，IEF2はそれぞれ例えば第１図の回路と同様
にトランジスタと抵抗とによつて構成してもよ
く、これらの各トランジスタのベースに制御電流
ICNTが供給される。また、電流源回路IMは第１図
の回路におけるベース電流調節回路に相当するも
のである。
このように、本発明によれば、ゲート回路また
はエミツタホロワ回路の電流を制御電流発生回路
から供給される電流によつて調節し、該制御電流
発生回路は電流源回路として構成されているか
ら、ゲート回路の電流またはエミツタホロワ回路
の電流を制御信号に対してリニアに変化させるこ
とができる。このため回路の遅延時間を的確にか
つ容易に調節することができる。また制御電流に
よつて遅延時間を調節するから、配線抵抗あるい
はベース電圧のばらつき等の影響を受けることな
く遅延時間の設定を行なうことが可能となる。
はエミツタホロワ回路の電流を制御電流発生回路
から供給される電流によつて調節し、該制御電流
発生回路は電流源回路として構成されているか
ら、ゲート回路の電流またはエミツタホロワ回路
の電流を制御信号に対してリニアに変化させるこ
とができる。このため回路の遅延時間を的確にか
つ容易に調節することができる。また制御電流に
よつて遅延時間を調節するから、配線抵抗あるい
はベース電圧のばらつき等の影響を受けることな
く遅延時間の設定を行なうことが可能となる。
第１図は本発明の１実施例に係わるゲート回路
装置の構成を示す電気回路図、第２図は第１図の
回路の特性を示すグラフ、そして第３図は本発明
に係わるゲート回路装置の変形例を示す説明図で
ある。 Q1，Q2，…，Q11……トランジスタ、R1，R2，
…，R11……抵抗、DAC……DAコンバータ。
装置の構成を示す電気回路図、第２図は第１図の
回路の特性を示すグラフ、そして第３図は本発明
に係わるゲート回路装置の変形例を示す説明図で
ある。 Q1，Q2，…，Q11……トランジスタ、R1，R2，
…，R11……抵抗、DAC……DAコンバータ。
Claims (1)
- 【特許請求の範囲】 １ エミツタ結合された１対のトランジスタと該
１対のトランジスタのエミツタ側に接続された定
電流源トランジスタとを有するゲート回路、 前記ゲート回路装置の外部に設けられ、デイジ
タル制御信号を受けてアナログ電圧に変換する
DAコンバータ、 前記アナログ電圧に応じた制御電流を受ける制
御端子、および 前記制御端子を介して前記定電流源トランジス
タに接続され、該制御電流に応じて所定の電流を
前記定電流源トランジスタに生ぜしめる電流調節
回路手段、 とを有し、 前記ゲート回路の信号伝搬遅延時間を所望値に
可変設定可能にしたことを特徴とするゲート回路
装置。 ２ エミツタ結合された１対のトランジスタと、
該１対のトランジスタのエミツタ側に接続された
第１の定電流源トランジスタと、前記１対のトラ
ンジスタの一方のコレクタに接続されたエミツタ
フオロワ出力段回路と、該エミツタフオロワ出力
段回路に設けられた第２の定電流源トランジスタ
とを有するゲート回路、 前記ゲート回路装置外部に設けられ、デイジタ
ル制御信号を受けてアナログ電圧に変換するDA
コンバータ、 前記アナログ電圧に応じた制御電流を受ける制
御端子、および 前記制御端子を介して前記第２の定電流源トラ
ンジスタに接続され、該制御電流に応じて所定の
電流を前記第２の定電流源トランジスタに生ぜし
める電流調節回路手段、 を有し、 前記ゲート回路の信号伝搬遅延時間を所望値に
可変設定可能にしたことを特徴とするゲート回路
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14958784A JPS6130117A (ja) | 1984-07-20 | 1984-07-20 | ゲート回路装置 |
| EP84308520A EP0151875B1 (en) | 1983-12-09 | 1984-12-07 | Gate circuit device |
| DE8484308520T DE3483576D1 (de) | 1983-12-09 | 1984-12-07 | Tor-schaltungsanordnung. |
| KR1019840007774A KR900002599B1 (ko) | 1983-12-09 | 1984-12-08 | 게이트 회로장치 |
| US06/679,998 US4645958A (en) | 1983-12-09 | 1984-12-10 | Variable delay gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14958784A JPS6130117A (ja) | 1984-07-20 | 1984-07-20 | ゲート回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6130117A JPS6130117A (ja) | 1986-02-12 |
| JPH0331284B2 true JPH0331284B2 (ja) | 1991-05-02 |
Family
ID=15478459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14958784A Granted JPS6130117A (ja) | 1983-12-09 | 1984-07-20 | ゲート回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130117A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547196Y2 (ja) * | 1992-09-21 | 1997-09-10 | 村田機械株式会社 | 組紐機の組錘 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167519A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体遅延回路 |
-
1984
- 1984-07-20 JP JP14958784A patent/JPS6130117A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167519A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130117A (ja) | 1986-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4806804A (en) | Mosfet integrated delay line for digital signals | |
| US4876519A (en) | High frequency ECL voltage controlled ring oscillator | |
| US4794317A (en) | ECL-to-CMOS level conversion for use in ECL-BiCMOS circuit | |
| EP0255172A2 (en) | Switching circuit with hysteresis | |
| US4634897A (en) | Comparator having a hysteresis characteristic | |
| JPH0544845B2 (ja) | ||
| KR900002599B1 (ko) | 게이트 회로장치 | |
| EP0131205B1 (en) | Current source control potential generator for ecl logic circuits | |
| US4686395A (en) | Current switching type logic circuit | |
| US4874966A (en) | Multivibrator circuit having compensated delay time | |
| JPS6221447B2 (ja) | ||
| US4717843A (en) | Phase changing circuit | |
| JP2542722B2 (ja) | 非対称信号生成回路 | |
| JPH0331284B2 (ja) | ||
| JPH0457513A (ja) | レベル変換回路 | |
| US6559706B2 (en) | Mixer circuitry | |
| JPS6331214A (ja) | 可変遅延回路 | |
| US5177380A (en) | ECL latch with single-ended and differential inputs | |
| US4300058A (en) | Electronic switch for converting a pulse signal into an analog signal | |
| JP2513009B2 (ja) | ディジタル―アナログ変換回路 | |
| JPH0522148A (ja) | 定電流スイツチ回路及びこれを用いたデイジタル／アナログ変換回路 | |
| JPH0296411A (ja) | カレントミラー回路 | |
| JPH0213992B2 (ja) | ||
| IE921196A1 (en) | Signal level converter | |
| JPH0353803B2 (ja) |