JP2513009B2 - ディジタル―アナログ変換回路 - Google Patents
ディジタル―アナログ変換回路Info
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- JP2513009B2 JP2513009B2 JP63324177A JP32417788A JP2513009B2 JP 2513009 B2 JP2513009 B2 JP 2513009B2 JP 63324177 A JP63324177 A JP 63324177A JP 32417788 A JP32417788 A JP 32417788A JP 2513009 B2 JP2513009 B2 JP 2513009B2
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- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル−アナログ変換回路に関する。
従来この種のディジタル−アナログ変換回路は、第３
図にようになっていた。第３図において、NPN型トラン
ジスタ31,32のエミッタを共通接続し、ベースに基準電
位（VREF）が印加されるNPN型トランジスタ37のコレク
タに接続し、トランジスタ37のエミッタは抵抗44を介し
て低電位（GND）に接地される。ここでトランジスタ31
のベースにはインバータ回路40の出力が接続され、この
インバータ回路40の入力と、トランジスタ32のベースと
に、入力端子（Ｃ）が接続される。同様にして、NPN型
トランジスタ33,34、NPN型トランジスタ38,抵抗45,イン
バータ回路41,入力端子（Ｂ）が接続される。さらに同
様にして、NPN型トランジスタ35,36,NPN型トランジスタ
39,抵抗46,インバータ42,入力端子（Ａ）が接続され
る。トランジスタ32,34,36のコレクタは共通接続されて
出力端子（VOUT）となし、トランジスタ31,33,35は共通
接続されて電源（VCC）に接続し、この電源と出力端子
との間に、抵抗43が接続される。トランジスタ37,38,39
は定電流回路で、トランジスタ31,32,トランジスタ33,3
4,トランジスタ35,36は各々スイッチ回路を構成してい
る。
図にようになっていた。第３図において、NPN型トラン
ジスタ31,32のエミッタを共通接続し、ベースに基準電
位（VREF）が印加されるNPN型トランジスタ37のコレク
タに接続し、トランジスタ37のエミッタは抵抗44を介し
て低電位（GND）に接地される。ここでトランジスタ31
のベースにはインバータ回路40の出力が接続され、この
インバータ回路40の入力と、トランジスタ32のベースと
に、入力端子（Ｃ）が接続される。同様にして、NPN型
トランジスタ33,34、NPN型トランジスタ38,抵抗45,イン
バータ回路41,入力端子（Ｂ）が接続される。さらに同
様にして、NPN型トランジスタ35,36,NPN型トランジスタ
39,抵抗46,インバータ42,入力端子（Ａ）が接続され
る。トランジスタ32,34,36のコレクタは共通接続されて
出力端子（VOUT）となし、トランジスタ31,33,35は共通
接続されて電源（VCC）に接続し、この電源と出力端子
との間に、抵抗43が接続される。トランジスタ37,38,39
は定電流回路で、トランジスタ31,32,トランジスタ33,3
4,トランジスタ35,36は各々スイッチ回路を構成してい
る。
ここで、抵抗43を1klとし、トランジスタ39のコレク
タ電流（以下ICと略す）が1mA,トランジスタ38のICが2m
A、トランジスタ37のICが4mAになるように、基準電位
（VREF）、抵抗44,45,46を設定する。入力端子A,B,Cに
は、論理値“0"のとき〔VREF＋0.5V〕を加え、論理値
“1"のとき〔VREF＋1.0V〕を加えるものとする。入力た
子A,B,Cがいずれも“0"のとき、トランジスタ31,33,35
はONし、トランジスタ32,34,36はOFFになり、抵抗43に
は電流が流れないので、電源（VCC）と出力端子
（VOUT）との間の電圧は、OVになる。
タ電流（以下ICと略す）が1mA,トランジスタ38のICが2m
A、トランジスタ37のICが4mAになるように、基準電位
（VREF）、抵抗44,45,46を設定する。入力端子A,B,Cに
は、論理値“0"のとき〔VREF＋0.5V〕を加え、論理値
“1"のとき〔VREF＋1.0V〕を加えるものとする。入力た
子A,B,Cがいずれも“0"のとき、トランジスタ31,33,35
はONし、トランジスタ32,34,36はOFFになり、抵抗43に
は電流が流れないので、電源（VCC）と出力端子
（VOUT）との間の電圧は、OVになる。
次に、入力端子A,B,Cが“1",“0",“0"のとき、トラ
ンジスタ31,33,36はONし、トランジスタ32,34,35はOFF
になり、抵抗43には1mAの電流が流れ、VCCとVOUT間の電
圧は1Vになる。入力端子A,B,Cが“0",“1",“0"のと
き、トランジスタ31,34,35はONし、トランジスタ32,33,
36はOFFになり、抵抗43には26mAの電流が流れ、VCCとV
OUT間の電圧は2Vになる。入力端子A,B,Cが“1",“1",
“0"のとき、トランジスタ31,34,36はONし、トランジス
タ32,33,35はOFFになり、抵抗43には3mAの電流が流れ、
VCCとVOUT間の電圧は3Vになる。同様にして、入力端子
A,B,Cが“0",“0",“1"のとき、4V、“1",“0",“1"の
とき5V、“0",“1",“1"のとき6V、“1",“1",“1"のと
き7Vになる。即ち、ディジタル入力信号A,B,Cに対する
アナログ出力信号が得られる。
ンジスタ31,33,36はONし、トランジスタ32,34,35はOFF
になり、抵抗43には1mAの電流が流れ、VCCとVOUT間の電
圧は1Vになる。入力端子A,B,Cが“0",“1",“0"のと
き、トランジスタ31,34,35はONし、トランジスタ32,33,
36はOFFになり、抵抗43には26mAの電流が流れ、VCCとV
OUT間の電圧は2Vになる。入力端子A,B,Cが“1",“1",
“0"のとき、トランジスタ31,34,36はONし、トランジス
タ32,33,35はOFFになり、抵抗43には3mAの電流が流れ、
VCCとVOUT間の電圧は3Vになる。同様にして、入力端子
A,B,Cが“0",“0",“1"のとき、4V、“1",“0",“1"の
とき5V、“0",“1",“1"のとき6V、“1",“1",“1"のと
き7Vになる。即ち、ディジタル入力信号A,B,Cに対する
アナログ出力信号が得られる。
前述した従来のディジタル−アナログ変換回路は、定
電流をNPN型トランジスタによるスイッチ回路で切換え
ており、定電流回路の電流の一部がベースへ流れ、出力
に誤差を生じる。また、スイッチ回路を制御するための
入力信号は、特殊なレベルになるため、入力レベル変換
回路が必要であるという欠点がある。
電流をNPN型トランジスタによるスイッチ回路で切換え
ており、定電流回路の電流の一部がベースへ流れ、出力
に誤差を生じる。また、スイッチ回路を制御するための
入力信号は、特殊なレベルになるため、入力レベル変換
回路が必要であるという欠点がある。
本発明の目的は、前記欠点が解決され、アナログ出力
に誤差を生じないようにしたディジタル−アナログ変換
回路を提供することにある。
に誤差を生じないようにしたディジタル−アナログ変換
回路を提供することにある。
〔課題を解決するための手段〕 本発明のディジタル−アナログ変換回路の構成は、ｎ
個のNPN型トランジスタのベースを共通にして基準電位
に接続し、前記NPN型トランジスタのエミッタは各々抵
抗を介して第１の電位源へ接続し、ＮチャネルMOSトラ
ンジスタとＰチャネルMOSトランジスタとの一方の電極
同士を共通にして、前記NPN型トランジスタのコレクタ
に各々接続し、前記N,PチャネルMOSトランジスタのゲー
トを共通接続して、ｎビットのディジタル入力信号を加
える入力となし、前記ＰチャネルMOSトランジスタの他
方の電極を第２の電位源へ接続し、前記ＮチャネルMOS
トランジスタの他方の電極同士を共通接続して出力とし
たことを特徴とする。
個のNPN型トランジスタのベースを共通にして基準電位
に接続し、前記NPN型トランジスタのエミッタは各々抵
抗を介して第１の電位源へ接続し、ＮチャネルMOSトラ
ンジスタとＰチャネルMOSトランジスタとの一方の電極
同士を共通にして、前記NPN型トランジスタのコレクタ
に各々接続し、前記N,PチャネルMOSトランジスタのゲー
トを共通接続して、ｎビットのディジタル入力信号を加
える入力となし、前記ＰチャネルMOSトランジスタの他
方の電極を第２の電位源へ接続し、前記ＮチャネルMOS
トランジスタの他方の電極同士を共通接続して出力とし
たことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のディジタル−アナログ変
換回路を示す回路である。第１図において、本実施例の
ディジタル−アナログ変換回路が従来の第３図と異なる
主な部分は、NPN型トランジスタ31,32,33,34,35,36がＰ
チャネルMOSFET11,12,13,NチャネルMOSFET14,15,16で構
成され、インバータ回路40,41,42がない点等である。こ
こで、NPN型トランジスタ37,38,39は定電流回路で、ト
ランジスタ11,14,トランジスタ12,15,トランジスタ13,1
6はスイッチ回路を各々構成している。
換回路を示す回路である。第１図において、本実施例の
ディジタル−アナログ変換回路が従来の第３図と異なる
主な部分は、NPN型トランジスタ31,32,33,34,35,36がＰ
チャネルMOSFET11,12,13,NチャネルMOSFET14,15,16で構
成され、インバータ回路40,41,42がない点等である。こ
こで、NPN型トランジスタ37,38,39は定電流回路で、ト
ランジスタ11,14,トランジスタ12,15,トランジスタ13,1
6はスイッチ回路を各々構成している。
今、トランジスタ39のコレクタ電流（以下ICと略す）
が1mA、トランジスタ38のICが2mA、トランジスタ37のIC
が4mAになるように、基準電位（VREF）抵抗3,4,5を設定
し、電源電圧VCC＝5Vとする。入力端子A,B,Cには、論理
値“0"のとき0Vを加え、論理値“1"のとき5Vを加えるも
のとする。入力端子A,B,Cが“0",“0",“0"のとき、ト
ランジスタ11,12,13はONし、トランジスタ14,15,16はOF
Fになり、出力端子（IOUT）はONになる。入力端子A,B,C
が“1",“0",“0"のとき、トランジスタ11,12,16はON
し、トランジスタ14,15,13はOFFになり、IOUTは1mAにな
る。同様にして、入力端子A,B,Cが“0",“1",“0"のと
きIOUTは2mA、“1",“1",“0"のとき3mA、“1",“1",
“1"のとき7mAになる。即ち、ディジタル入力信号A,B,C
に対するアナログ出力電流が得られる。
が1mA、トランジスタ38のICが2mA、トランジスタ37のIC
が4mAになるように、基準電位（VREF）抵抗3,4,5を設定
し、電源電圧VCC＝5Vとする。入力端子A,B,Cには、論理
値“0"のとき0Vを加え、論理値“1"のとき5Vを加えるも
のとする。入力端子A,B,Cが“0",“0",“0"のとき、ト
ランジスタ11,12,13はONし、トランジスタ14,15,16はOF
Fになり、出力端子（IOUT）はONになる。入力端子A,B,C
が“1",“0",“0"のとき、トランジスタ11,12,16はON
し、トランジスタ14,15,13はOFFになり、IOUTは1mAにな
る。同様にして、入力端子A,B,Cが“0",“1",“0"のと
きIOUTは2mA、“1",“1",“0"のとき3mA、“1",“1",
“1"のとき7mAになる。即ち、ディジタル入力信号A,B,C
に対するアナログ出力電流が得られる。
第２図は本発明の他の実施例のディジタル−アナログ
変換回路を示す回路図である。第２図において、本実施
例は、第１図の電流出力にカレントミラー回路を付加
し、電流−電圧変換を行って、電圧で出力したものであ
る。即ち、電源（VCC）にエミッタが接続され、ベース
が共通接続されたPNP型トランジスタ1,2と、トランジス
タ２のコレクタとGNDと間の抵抗６とが付加されてい
る。抵抗６とトランジスタ２の接続点を出力端子
（VOUT）となし、トランジスタ14,15,16の第１の電極を
トランジスタ１のコレクタと接続し、トランジスタ１の
ベースとコレクタとを接続している。
変換回路を示す回路図である。第２図において、本実施
例は、第１図の電流出力にカレントミラー回路を付加
し、電流−電圧変換を行って、電圧で出力したものであ
る。即ち、電源（VCC）にエミッタが接続され、ベース
が共通接続されたPNP型トランジスタ1,2と、トランジス
タ２のコレクタとGNDと間の抵抗６とが付加されてい
る。抵抗６とトランジスタ２の接続点を出力端子
（VOUT）となし、トランジスタ14,15,16の第１の電極を
トランジスタ１のコレクタと接続し、トランジスタ１の
ベースとコレクタとを接続している。
ここで、トランジスタ11,14,12,15,13,16,抵抗3,4,5
の部分は、前記一実施例と同じなので、説明を省略す
る。トランジスタ1,2はカレントミラー回路を構成し、
トランジスタ1,2のコレクタには、ほぼ同じ電流が流れ
る。アナログ変換された電流は、トランジスタ１に流
れ、トランジスタ２にもほぼ同じ電流が流れるので、抵
抗６によって電圧に変換され、アナログ電圧出力として
取り出すことができる。
の部分は、前記一実施例と同じなので、説明を省略す
る。トランジスタ1,2はカレントミラー回路を構成し、
トランジスタ1,2のコレクタには、ほぼ同じ電流が流れ
る。アナログ変換された電流は、トランジスタ１に流
れ、トランジスタ２にもほぼ同じ電流が流れるので、抵
抗６によって電圧に変換され、アナログ電圧出力として
取り出すことができる。
以上本実施例では、３ビットの例を述べたが、容易に
ｎビットに拡張が可能である。
ｎビットに拡張が可能である。
以上説明したように、本発明は、スイッチ回路をMOSF
ETで構成することにより、定電流をすべて出力に伝送す
ることができ、出力にはほとんど誤差を生じず、また入
力信号のレベルは電源電圧と0Vとで済むので、CMOSやTT
L等と容易にインターフェースができる等の効果があ
る。
ETで構成することにより、定電流をすべて出力に伝送す
ることができ、出力にはほとんど誤差を生じず、また入
力信号のレベルは電源電圧と0Vとで済むので、CMOSやTT
L等と容易にインターフェースができる等の効果があ
る。
また、本発明によれば、電流の切り換えが高速で行え
るから、高速度で入力されるディジタル値を迅速にアナ
ログ値に変換することができ、例えばＮチャネル型電界
効果トランジスタがターンオフする瞬間にＰチャネル型
電界効果トランジスタがターンオフするため、このター
ンオンするトランジスタがＮチャネル型電界効果トラン
ジスタのターンオフ時間を加速して、遷移がすみやかに
行えるという効果があり、またどちらかの電界効果トラ
ンジスタが導通状態にあるから、抵抗を含む回路に一様
に電流が流れていることになり、このため熱的にも安定
したのもとなり、出力精度が高くなるという効果があ
り、さらに基準電位源は唯一つで済むため、二つ以上の
基準電位源のある回路に比較して出力精度が高くなり、
ディジタル論理出力がそのまま入力端子に印加できるか
ら、入力レベル変換回路等を介在させる必要がなく、回
路構成が極めて簡単になるという効果もある。
るから、高速度で入力されるディジタル値を迅速にアナ
ログ値に変換することができ、例えばＮチャネル型電界
効果トランジスタがターンオフする瞬間にＰチャネル型
電界効果トランジスタがターンオフするため、このター
ンオンするトランジスタがＮチャネル型電界効果トラン
ジスタのターンオフ時間を加速して、遷移がすみやかに
行えるという効果があり、またどちらかの電界効果トラ
ンジスタが導通状態にあるから、抵抗を含む回路に一様
に電流が流れていることになり、このため熱的にも安定
したのもとなり、出力精度が高くなるという効果があ
り、さらに基準電位源は唯一つで済むため、二つ以上の
基準電位源のある回路に比較して出力精度が高くなり、
ディジタル論理出力がそのまま入力端子に印加できるか
ら、入力レベル変換回路等を介在させる必要がなく、回
路構成が極めて簡単になるという効果もある。
第１図は本発明の第１の実施例のディジタル−アナログ
変換回路の回路図、第２図は本発明の第２の実施例のデ
ィジタル−アナログ変換回路の回路図、第３図は従来の
ディジタル−アナログ変換回路の回路図である。 1,2……PNP型トランジスタ、3,4,5,6,44,45,46……抵
抗、11,12,13……ＰチャネルMOSトランジスタ、14,15,1
6……ＮチャネルMOSトランジスタ、31,32,33,34,35,36,
37,38,39……NPN型トランジスタ、A,B,C……入力端子。
変換回路の回路図、第２図は本発明の第２の実施例のデ
ィジタル−アナログ変換回路の回路図、第３図は従来の
ディジタル−アナログ変換回路の回路図である。 1,2……PNP型トランジスタ、3,4,5,6,44,45,46……抵
抗、11,12,13……ＰチャネルMOSトランジスタ、14,15,1
6……ＮチャネルMOSトランジスタ、31,32,33,34,35,36,
37,38,39……NPN型トランジスタ、A,B,C……入力端子。
Claims (1)
- 【請求項１】ｎ個の入力端子と、これら入力端子にそれ
ぞれ接続された電流切り換え回路と、これら電流切り換
え回路にそれぞれ接続された定電流回路とを備えたディ
ジタル−アナログ変換回路において、前記電流切り換え
回路はＮチャネル型電界効果トランジスタとＰチャネル
型電界効果トランジスタとの一方の電極同士を共通接続
した回路からなり、前記定電流回路はバイポーラ・トラ
ンジスタとこのトランジスタのエミッタに一端が接続さ
れ所定の抵抗値を有する抵抗とからなり、前記N,Pチャ
ネル型電界効果トランジスタのゲートは共通接続されて
前記入力端子に接続され、これら電界効果トランジスタ
のうち一方のトランジスタの他方の電極はいずれも第１
の電位源へ接続され、また他方のトランジスタの他方の
電極同士は共通接続されて出力端子に接続され、前記電
流切り換え回路内の共通接続点は前記バイポーラ・トラ
ンジスタのコレクタに接続され、前記バイポーラ・トラ
ンジスタのベースはいずれも共通接続されて基準電位源
に接続され、前記抵抗の他端が第２の電位源へ接続され
ていることを特徴とするディジタル−アナログ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324177A JP2513009B2 (ja) | 1988-12-21 | 1988-12-21 | ディジタル―アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324177A JP2513009B2 (ja) | 1988-12-21 | 1988-12-21 | ディジタル―アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168727A JPH02168727A (ja) | 1990-06-28 |
| JP2513009B2 true JP2513009B2 (ja) | 1996-07-03 |
Family
ID=18162947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324177A Expired - Lifetime JP2513009B2 (ja) | 1988-12-21 | 1988-12-21 | ディジタル―アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513009B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133061A (en) * | 1978-04-07 | 1979-10-16 | Nec Corp | Current switch circuit |
| JPS5936423A (ja) * | 1982-08-25 | 1984-02-28 | Hitachi Ltd | 電流切り換え回路 |
| JPS6253512A (ja) * | 1985-09-03 | 1987-03-09 | Anritsu Corp | パルス出力装置 |
-
1988
- 1988-12-21 JP JP63324177A patent/JP2513009B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02168727A (ja) | 1990-06-28 |
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