JPS5914828B2 - デコ−ダ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、高速のデコーダ回路に関するもので３０ある
。

従来のデコーダ回路を第１図に示す。

第１図において１０は１個以上のＮ個のバッファ回路１
００からなるバッファ部分、２０は２Ｎ個のドライバ回
路２００からなる出力回路、２１〜２６は２Ｎ３５本の
バッファ負荷ラインである。バッファ回路１００は、入
力端子１０１に入力信号が印加され、基準電圧端子１０
２には直流基準電圧ＢＢが、そして電源端子１０３には
直流電源電圧ＶＥＥが与えられ、互いに対をなすトラン
ジスタ１０４，１０５の入力信号に応じた導通と遮断に
よつて電流源１０６の直流電源電流１ｃｓが切換えられ
て、該トランジスタのコレクタに入力信号の肯定および
否定出力を得ることができるところの電流切換論理回路
を構成する。

ドライバ回路２００は、ベースとコレタタを短絡したと
ころのＮ個のエミツタを有するマルチエミツタトランジ
スタ２０１と、コレクタ負荷抵抗２０２および該コレク
タ電圧をベース入力とするところのエミツタフオロアト
ランジスタ２０３とでデコーダの出力回路を構成する。

マルチエミツタトランジスタ２０１のＮ個のエミツタは
それぞれ前述の電流切換論理回路の肯定および否定出力
に対応してバツフア負荷ライン２１〜２６へ接続され、
２Ｎ／２個のエミツタが接続された該バツフア負荷ライ
ンは、抵抗１０７，１０８と共にトランジスタ１０４，
１０５のコレタタへ接続されて電流切換論理回路のコレ
クタ負荷を構成する。

上述の如く構成された従来のデコーダ回路は、入力信号
の肯定および否定出力かバツフア負荷ライン２１〜２６
に得られ、遮断状態のトランジスタ１０４あるいは１０
５に接続されたバツフア負荷ラインには接地電位に等し
い電圧が生じて該バツフア負荷ラインに接続するマルチ
エミツタトランジスタ２０１のエミツタ電流が遮断され
、一方、導通状態のトランジスタ１０５あるいは１０４
に接続されたマルチエミツタトランジスタは導通し、そ
のベース・エミツタ間電圧と抵抗２０２の電圧降下の和
だけ接地電位から下がつた電圧がバツフア負荷ラインに
生じる。

Ｎ個の入力信号の組み合せによつてＮ個の全てゐエミツ
タ電流が遮断される１個のマルチエミツタトランジスタ
のコレタタは、選択されたところの接地電位に等しい高
値の電圧レベルとなり、方、１個以上のエミツタが導通
する他のマルチエミツタトランジスタは抵坑２０２の電
圧降下による非選択の低値の電圧レベルとなつてデコー
ダ機能が得られる。

従つて、エミツタフオロアトランジスタ２０３を介した
出力端子２０４の出力信号において、マルチエミツタト
ランジスタのＮ個のエミツタが全て遮断されて得られる
選択状態の高値の電圧レベルから、該マルチエミツタト
ランジスタの１個以上のエミツタが導通を開始すること
によつて非選択状態の低値の電圧レベルを得るに要する
ところの立下り時間は、導通を開始するエミツタが接続
されているところのバッファ負荷ラインに寄生する配線
容量および２Ｎ／２個のエミツタが接続していることに
よる接合容量などの全寄生谷量の電荷が放電を開始して
、該バツフア負荷ラインの電圧が接地電位から該エミツ
タを導通せしめる電位にまで低下するに要するところの
全寄生容量の放電時間によつて決定されるために、直流
電源電流Ｃｓを一定にしてバツフア回路の個数Ｎを増す
必要が生じたとき、即ちデコーダする数を増すときに、
前記寄生容量が増加し、寄生容量の増加に比例して放電
時間が永くなり、従つて立下り時間が遅くなるという欠
点があつた。

本発明は選択状態においてもマルチエミツタトランジス
タを微小電流で導通せしめ、マルチエミツタトランジス
タと互いに対をなすエミツタ結合トランジスタによつて
、マルチエミツタトランジスタへ流れる電流を制御する
ことを特徴とし、その目的はマノレチエミ゛ンタトラン
ジスタのエミ゛ンタに寄生する容量が増しても影響の少
ないところの立下り時の応答の速いデコーダ回路を提供
することであり以下詳細に説明する。

第２図は本発明の一実施例である。

第２図において、３０はＮ個のバツフア回路３００から
なるバツフア部分、２０は２Ｎ個のドライバ回路２００
からなる出力回路、２１〜２６は２Ｎ本のバツフア負荷
ラインであつて、同図と前記第１図を比較すると明らか
なようにバツフア回路３００が異つている。このバツフ
ア回路３００は、互いに対をなすトランジスタ３０４，
３０５の一方のトランジスタ３０４のベースを入力端子
３０１へ接続し、他方のトランジスタ３０５のベースを
基準電圧端子３０２へ接続して直流基準電圧ＶＢＢが与
えられ、トランジスタ３０４，３０５のエミツタと電源
端子３０３との間を第１の電流源３０６で接続して直流
電源電流Ｃｓおよび直流電源電圧ＥＥが与えられ、トラ
ンジスタ３０４，３０５のコレタタにはそれぞれベース
とコレクタを短絡されたトランジスタ３０７，３０８の
エミツタが接続され、該トランジスタのコレクタをそれ
ぞれ抵抗３０９，３１０で接地し、そして該トランジス
タのエミツタと第２の電流源３１１との間には該トラン
ジスタのエミツタ側をアノードとするダイオード３１２
，３１３が接続されて電源端子３０３との間に直流電源
電流１Ｂを流し、そして、該トランジスタのエミツタを
バツフア負荷ライン２１〜２６へ接続するように構成さ
れており、出力回路２０とトランジスタ３０７，３０８
を流れる電流はトランジスタ３０４，３０５を通して第
１の電流源３０６へ、あるいは、ダイオード３１２，３
１３を通して第２の電流源３１１へ流れるような構成で
あつて以下に動作を説明する。

トランジスタ３０４，３０５は互いに対をなして電流切
換スイツチを構成し、人力端子３０１の入力信号電圧が
ＶＢＢより高いとき、トランジスタ３０４は導通し３０
５は遮断される。

トランジスタ３０４のコレクタへはこれに接続するとこ
ろのトランジスタ３０７とマルチエミツタトランジスタ
２０１のエミツタ電流が流人し、第１の電流源３０６へ
流れてＩｃｓとなる。このとき、マルチエミツタトラン
ジスタを流れる電流によるコレクタ抵抗２０２の電圧降
下で出力端子２０４が非選択の適当な低値の電圧レベル
になるように抵抗２０２と３０９の値が決められる。説
明を簡単にするために、導通時のトランジスタのベース
・エミツタ間電圧を０．８Ｖの一定値とし、Ｃｓを電流
源としてマルチエミツタトランジスタを流れる電流によ
る抵抗２０２の電圧降下を０．８Ｖとする。

導通しているトランジスタ３０４のコレタタへ接続され
るバツフア負荷ライン２１〜２６の電圧は抵抗２０２の
電圧降下とマルチエミツタトランジスタのベース・エミ
ツタ間電圧とで−１．６Ｖの値である。

一方、遮断しているトランジスタ３０５のコレクタに接
続されるトランジスタ３０８とマルチエミツタトランジ
スタのエミツタ電流はダイオード３１３を通して第２の
電流源３１１へ流れＩＢとなる。Ｎ個の入力信号の組み
合せによつて、Ｎ個の全てのエミツタがＩＢによつて導
通するところの１個の選択されたマルチエミツタトラン
ジスタのコレクタ電圧が、非選択状態の低値の電圧であ
る−０．８Ｖに比べて十分高くなるようにＢの値が決め
られ、１ｃｓに比べて微小である。従つて、遮断してい
るトランジスタ３０５のコレタタへ接続されたバツフア
負荷ラインの電圧は該マルチエミツタトランジスタのベ
ース・エミツタ間電圧に略等しく−０．８Ｖの値である
。ダイオード３１２，３１３のアノード電圧はそれぞれ
−１．６Ｖと−０．８Ｖであるからダイオード３１２は
遮断される〇トランジスタ３０７，３０８とマルチエミ
ツタトランジスタ２０１とはバツフア負荷ライン２１〜
２６によつて互いのエミツタが短絡されて対をなし、ト
ランジスタ３０４，３０５のコレクタ電流、あるいはダ
イオード３１２，３１３のアノード電流を電流源とする
ところのエミツタ結合回路を構成しており、一方のベー
ス電位によつて他方のエミツタ電流へ帰還がかかるため
に、マルチエミツタトランジスタのＩｃｓによつて導通
されるエミツタ数に依存して抵抗２０２の電圧降下が大
きく異なることがなく略一定の低値の電圧レベルを得る
ことかできる。

一方、選択された１個のマルチエミツタトランジスタの
全てのエミツタはＩＢによつて導通し、該マルチエミツ
タトランジスタのコレクタ電位は接地電位よりわずかに
低下するか、バツフア回路３００の個数Ｎを増す必要が
生じたとき、即ちデコーダする数が増してマルチエミツ
タトランジスタのエミツタ数を増加しても、トランジス
タ３０８とマルチエミツタトランジスタ２０１とで構成
される前記エミツタ結合回路の帰還作用によつて選択さ
れた高値の電圧レベルは低下し過ぎることがなく略一定
値となる。また、遮断しているトランジスタ３０５に接
続された２Ｎ／２個のマルチエミツタトランジスタのエ
ミツタ電流は、トランジスタ３０８および選択された１
個のマルチエミツタトランジスタのベース電位が、非選
択の他のマルチエミツタトランジスタのベース電位より
高いために、１Ｂはトランジスタ３０８および選択され
た１個のマルチエミツタトランジスタを流れ、非選択の
他のマルチエミツタトランジスタを流れることがないの
で、第２の電流源３１１の電流［Ｂによつて非選択の低
値の電圧レベルが影響されることがない。

人力端子３０１の人力信号電圧がＶＢＢより低いときを
含むところの任意の２Ｎの入力信号電圧の組み合せにつ
いても同様の動作が得られ、また、マルチエミツタトラ
ンジスタをエミツタと同数のダイオードで置き換えても
同様の動作が行なわれることは明らかである。第２の電
流源３１１の直流電源電流Ｂは、第１の電流源３０６の
直流電源電流１ｃｓの１／２０以下程度であり、回路全
体の消費電力の増加は極く僅かである〇以上説明したよ
うに、第２図の本発明の一実施例では、互いに対をなし
てエミツタ結合回路を構成するところのマルチエミツタ
トランジスタ２０１およびトランジスタ３０７，３０８
を流れる電流は、入力信号電圧に応じて二種類の値を有
し、非選択の該トランジスタにはＩｃｓが流れ、一方、
選択された該トランジスタにはＢが流れ、バツフア負荷
ライン２１〜２６の電圧変動幅は非選択な抵抗２０２の
電圧降下に略等しく、またバツフア負荷ラインの高値の
電圧レベルは選択されたマルチエミツタトランジスタの
ベース・エミツタ間電圧で決まるから、バツフア負荷ラ
イン２１〜２６の電圧変動量の低減によつて寄生容量の
充放電電荷量が減少し、さらに、ＩＢで導通していると
選択されたマルチエミツタトランジスタは、寄生容量の
わずかな放電で生じるバツフア負荷ラインの電位の低下
に対して直ちに応答できるために、マルチエミツタトラ
ンジスタ電流のＢからＣｓへの応答が速く、さらに、こ
の応答への寄生容量増大の影響が少ないから立下り時間
が速い利点がある。

第３図は立下り時の応答の実験結果で、４０は従来回路
の、５０は第２図の本発明の実施例での回路の波形で、
応答波形６１〜６３はバツフア負荷ライン２１〜２６の
寄生容量が２倍ずつ増加したときの変化を示す。また、
第４図は前記第２図の実施例のバツフア回路３００の一
変形を示すもので、第４図のバツフア回路４００におい
て、入力端子４０１は前記第２図の３０１に、基準電圧
端子４０２は前記第２図の３０２に、以下同様に、電源
端子４０３は３０３に、電流切換トランジスタ４０４，
４０５は３０４，３０５に、第１の電流源４０６は３０
６に、ダイオード４０７，４０８はベースとコレクタを
短絡されたトランジスタ３０７，３０８に、抵抗４０９
，４１０は３０９，３１０に、第２の電流源４１１は３
１１に、ベースが基準電圧端子４０２へコレクタがトラ
ンジスタ４０４のコレクタヘエミツタが第２の電流源４
１１へ接続されたトランジスタ４１２とベースが入力端
子４０１へコレクタがトランジスタ４０５のコレクタヘ
エミツタが第２の電流源４１１へ接続されたトランジス
タ４１３は３１２と３１３にそれぞれ対応するように接
続され、電流切換論理回路の負荷手段がトランジスタか
らダイオードへ置換えても同様の動作が行なわれ、また
、第２の電流源を切換る電流切換回路のダイオードを互
いに対をなすトランジスタへ置換えても同様の動作か行
なわれることは明らかである。

本発明は２値の電流に対するエミツタ結合回路を有して
いるので、第３図の実験結果の如く従来回路の１／２以
下の応答時間を示して立下り時間が速くなる利点があり
、デコーダする数が増して寄生容量が増加しても影響か
少ないので、メモリＬＳなどのデコーダ回路に利用する
ことができる。

【図面の簡単な説明】

第１図は従来のデコーダ回路の回路図、第２図は本発明
の一実施例の回路図、第３図は本発明の効果を示した応
答波形図、第４図は第２図の一変形を示す回路図である
。 ２０・・・・・・出力回路、２１，２２，２３，２４，
２５，２６・・・・・・バツフア負荷ライン、３０・・
・・・・バツフア部分、２００・・・・・・ドライバ回
路、２０１・・・・・・マルチエミツタトランジスタ、
２０２・・・・・・コレタタ負荷抵抗、２０３・・・・
・・エミツタフオロアトランジスタ、２０４・・・・・
・出力端子、３００，４００・・・・・・バツフア回路
、３０１，４０１・・・・・・人力端子、３０２，４０
２・・・・・・基準電圧端子、３０３，４０３・・・・
・・電源端子、３０４，３０５，４０４，４０５．．．
．・．電流切換トランジスタ、３０６，４０６・・・・
・・第１の電流源、３０７，３０８，４０７，４０８・
・・・・・マルチエミツタトランジスタ２０１と対をな
すエミツタ結合トランジスタまたはダイオード、３０９
，３１０，４０９，４１０・・・・・・負荷抵抗、３１
１，４１１・・・・・・第２の電流源、３１２，３１３
４１２，４１３・・・・・・電流切換ダイオードまたは
電流切換トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 第１信号入力端子と第１信号出力端子と該出力端子
   の電位レベルを反転した電位レベルを出力する第２信号
   出力端子を有する電流切換論理回路を複数個使用して構
   成されたバッファ回路と、前記電流切換論理回路の前記
   第１、第２信号出力端子に選択的に且つ個別に結合され
   た複数のバッファ負荷ラインと、該負荷ラインに選択的
   に且つ個別に結合された複数の信号入力端子とデコード
   された信号を出力する一つの信号出力端子を有するドラ
   イバ回路を複数個使用して構成された出力回路から成る
   デコーダ回路に於いて、前記電流切換論理回路が前記第
   １信号入力端子に結合されたベースと前記第１信号出力
   端子に結合されたコレクタとエミッタを有する第１のト
   ランジスタと、基準電位源に結合されたベースと前記第
   ２信号出力端子に結合されたコレクタとエミッタを有す
   る第２のトランジスタと、前記第１、第２トランジスタ
   の各エミッタと第１電源電位レベル間に結合された第１
   定電流回路と、前記第１信号出力端子と第２電源電位レ
   ベル間に結合された第１の負荷手段と、前記第２信号出
   力端子と前記第２電源電位レベル間に結合された第２の
   負荷手段と、一端が前記第１電源電位レベルに結合され
   た第２の定電流回路と、前記第１信号入力端子と前記基
   準電位源の電位レベル差により、前記第１又は第２負荷
   手段を選択的に前記第２定電流回路の他端に結合される
   電流切換回路を具備して成るデコーダ回路。 ２ 前記電流切換論理回路の前記第１負荷手段が前記第
   １信号出力端子に結合されたエミッタとベースと該ベー
   スに結合されたコレクタを有する第３トランジスタと、
   前記第２電源電位レベルと前記第３トランジスタのコレ
   クタ間に結合された第１負荷抵抗を具備し、且つ前記第
   ２負荷手段が前記第２信号出力端子に結合されたエミッ
   タとベースと該ベースに結合されたコレクタを有する第
   ４トランジスタと、前記第２電源電位レベルと前記第４
   トランジスタのコレクタ間に結合された第２負荷抵抗を
   具備している事を特徴とする特許請求の範囲第１項記載
   のデコーダ回路。 ３ 前記電流切換論理回路の前記電流切換回路が前記第
   １信号出力端子に結合されたアノードと前記第２定電流
   回路に結合されたカソードを有する第１のダイオードと
   、前記第２信号出力端子に結合されたアノードと前記定
   電流回路に結合されたカソードを有する第２のダイオー
   ドを具備している事を特徴とする特許請求の範囲第１項
   記載のデコーダ回路。