JPH0683061B2 - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPH0683061B2 JPH0683061B2 JP11141186A JP11141186A JPH0683061B2 JP H0683061 B2 JPH0683061 B2 JP H0683061B2 JP 11141186 A JP11141186 A JP 11141186A JP 11141186 A JP11141186 A JP 11141186A JP H0683061 B2 JPH0683061 B2 JP H0683061B2
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- Japan
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- transistor
- circuit
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体論理回路に関する。
第５図は一般的なカレントスイッチの回路図、第６図は
その入力と出力のレベルの関係を示す図である。
その入力と出力のレベルの関係を示す図である。
このカレントスイッチは、非反転入力INを受信するトラ
ンジスタQAと反転入力▲▼を受信するトランジスタ
QBの対からなる差動増幅回路と定電流源Ｉから構成され
ている。いま、反転入力▲▼を非反転入力INの“Hi
gh"と“Low"の中間に固定すると、第６図からわかるよ
うに、非反転入力INが“Low"から“High"へ切り換わる
とき、出力OUTは“Low"から“High"へ、出力▲▼
は“High"から“Low"へ切り換わる。このとき両出力OU
T,▲▼は非反転入力INが反転入力▲▼に等し
くなったとき交差し、その交差点の電圧VXは“High"と
“Low"の中間レベルになる。
ンジスタQAと反転入力▲▼を受信するトランジスタ
QBの対からなる差動増幅回路と定電流源Ｉから構成され
ている。いま、反転入力▲▼を非反転入力INの“Hi
gh"と“Low"の中間に固定すると、第６図からわかるよ
うに、非反転入力INが“Low"から“High"へ切り換わる
とき、出力OUTは“Low"から“High"へ、出力▲▼
は“High"から“Low"へ切り換わる。このとき両出力OU
T,▲▼は非反転入力INが反転入力▲▼に等し
くなったとき交差し、その交差点の電圧VXは“High"と
“Low"の中間レベルになる。
第３図は半導体論理回路の従来例の回路図、第４図
（ａ），（ｂ）はその入出力の電位関係を示す図であ
る。
（ａ），（ｂ）はその入出力の電位関係を示す図であ
る。
この半導体論理回路は、第５図に示したような２信号入
力カレントスイッチを含む第１の入力ゲート回路１、第
２の入力ゲート回路２と３信号入力カレントスイッチ回
路３とで構成されている。
力カレントスイッチを含む第１の入力ゲート回路１、第
２の入力ゲート回路２と３信号入力カレントスイッチ回
路３とで構成されている。
第１の入力ゲート回路１は、入力信号VIN1を入力とする
トランジスタQ2とQ3の対からなる２信号入力カレントス
イッチによって構成されている。ここで、基準信号Vref
は入力信号VINの“High"と“Low"の中間レベルに設定さ
れている。次に、第１の入力ゲート回路１の動作につい
て第４図（ａ）を参照して説明する。いま、入力信号V
IN2を“High"に固定しておく。入力信号VIN1を“Low"か
ら“High"へ切り換えたとすると、トランジスタQ2のベ
ース電位も“Low"から“High"へ切り換わる。このと
き、トランジスタQ2はオン状態、トランジスタQ3はオフ
状態になる。すると、トランジスタQ5のベース電位も
“Low"から“High"へ切り換わる。従来、このような回
路では、トランジスタQ1とQ4の電流密度が等しくなるよ
うに設計されており、トランジスタQ1とQ4のベース・エ
ミッタ間電圧降下も等しくなっている。ゆえにこのカレ
ントスイッチは入力信号VIN1に対して、Vrefをしきい値
としてスイッチングすることになる。トランジスタQ5の
ベース電位が“Low"から“High"へ切り換わるとトラン
ジスタQ6のベース電位V1も“Low"から“High"へ切り換
わる。いま、３信号入力カレントスイッチ回路の入力信
号V2が“Low"、入力信号V3が“High"レベルであるとす
ると、トランジスタQ6のベース電位V1が入力信号V3より
高くなればトランジスタQ6はオン状態となり、出力VOUT
は“High"から“Low"へ切り換わる。なお、VXは出力V
OUTの“High"と“Low"の中間レベルである。また、第２
の入力ゲート回路についても入力VIN2を“Low"に固定し
ておけば、第２図（ｂ）に示すように、同様な動作が行
なわれる。
トランジスタQ2とQ3の対からなる２信号入力カレントス
イッチによって構成されている。ここで、基準信号Vref
は入力信号VINの“High"と“Low"の中間レベルに設定さ
れている。次に、第１の入力ゲート回路１の動作につい
て第４図（ａ）を参照して説明する。いま、入力信号V
IN2を“High"に固定しておく。入力信号VIN1を“Low"か
ら“High"へ切り換えたとすると、トランジスタQ2のベ
ース電位も“Low"から“High"へ切り換わる。このと
き、トランジスタQ2はオン状態、トランジスタQ3はオフ
状態になる。すると、トランジスタQ5のベース電位も
“Low"から“High"へ切り換わる。従来、このような回
路では、トランジスタQ1とQ4の電流密度が等しくなるよ
うに設計されており、トランジスタQ1とQ4のベース・エ
ミッタ間電圧降下も等しくなっている。ゆえにこのカレ
ントスイッチは入力信号VIN1に対して、Vrefをしきい値
としてスイッチングすることになる。トランジスタQ5の
ベース電位が“Low"から“High"へ切り換わるとトラン
ジスタQ6のベース電位V1も“Low"から“High"へ切り換
わる。いま、３信号入力カレントスイッチ回路の入力信
号V2が“Low"、入力信号V3が“High"レベルであるとす
ると、トランジスタQ6のベース電位V1が入力信号V3より
高くなればトランジスタQ6はオン状態となり、出力VOUT
は“High"から“Low"へ切り換わる。なお、VXは出力V
OUTの“High"と“Low"の中間レベルである。また、第２
の入力ゲート回路についても入力VIN2を“Low"に固定し
ておけば、第２図（ｂ）に示すように、同様な動作が行
なわれる。
上述した従来の半導体論理回路は、出力VOUTが、第４図
（ａ），（ｂ）で示されるように、入力V2が“Low"で入
力V3が“High"で入力V3の電圧がVrefよりΔＶ高いとき
には、VIN1がVrefよりΔＶ高くなったとき出力VOUTは切
替り、VIN2がVrefよりΔＶ低くなったとき出力VOUTは切
替るのであって、入力VIN1またはVIN2の“High"と“Lo
w"の中間レベルであるVrefに入力VIN1またはVIN2がなっ
たとき、出力VOUTが切替わらないという欠点がある。
（ａ），（ｂ）で示されるように、入力V2が“Low"で入
力V3が“High"で入力V3の電圧がVrefよりΔＶ高いとき
には、VIN1がVrefよりΔＶ高くなったとき出力VOUTは切
替り、VIN2がVrefよりΔＶ低くなったとき出力VOUTは切
替るのであって、入力VIN1またはVIN2の“High"と“Lo
w"の中間レベルであるVrefに入力VIN1またはVIN2がなっ
たとき、出力VOUTが切替わらないという欠点がある。
本発明の半導体論理回路は、入力に対し非反転増幅器と
して働く第１の入力ゲート回路と、入力に対し反転増幅
器として働く第２の入力ゲート回路と、第１の入力ゲー
ト回路の出力と第２の入力ゲート回路の出力とをワイヤ
ードオワする回路と、ワイヤードオワする回路の出力を
入力端子の１つに入力する３信号入力ゲート回路とで構
成された半導体論理回路において、第１の入力ゲート回
路の入力しきい値が正規入力しきい値より高く、第２の
入力ゲート回路の入力しきい値が正規入力しきい値より
低くしている。
して働く第１の入力ゲート回路と、入力に対し反転増幅
器として働く第２の入力ゲート回路と、第１の入力ゲー
ト回路の出力と第２の入力ゲート回路の出力とをワイヤ
ードオワする回路と、ワイヤードオワする回路の出力を
入力端子の１つに入力する３信号入力ゲート回路とで構
成された半導体論理回路において、第１の入力ゲート回
路の入力しきい値が正規入力しきい値より高く、第２の
入力ゲート回路の入力しきい値が正規入力しきい値より
低くしている。
従って、入力が入力の“High"と“Low"との中間レベル
になったとき３信号入力ゲート回路の出力が切替るよう
になる。
になったとき３信号入力ゲート回路の出力が切替るよう
になる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の半導体論理回路の一実施例を示す回路
図、第２図は第１図で示される回路図上の各部の電圧関
係を示すレベルダイヤグラムである。
図、第２図は第１図で示される回路図上の各部の電圧関
係を示すレベルダイヤグラムである。
本実施例は、入力信号VIN1を入力するエミッタフォロワ
回路を形成するトランジスタQ1,抵抗R1と、正規しきい
値電圧Vrefを入力するエミッタフォロワ回路を形成する
トランジスタQ40,抵抗R4と、トランジスタQ1のエミッタ
がベースに接続されるトランジスタQ2とトランジスタQ2
のコレクタに接続される抵抗R2とトランジスタQ40のエ
ミッタがベースに接続されるトランジスタQ3とトランジ
スタQ3のコレクタに接続される抵抗R3とトランジスタ
Q2,Q3のエミッタが接続される定電流源I1とでなる差動
増幅器と、差動増幅器の出力端となるトランジスタQ3の
コレクタをベースに接続するトランジスタQ5とトランジ
スタQ5のエミッタに接続された定電流源I2とを有する第
１の入力ゲート回路１と、 入力信号VIN2を入力するエミッタフォロワ回路を構成す
るトランジスタQ10,抵抗R7と、正規しきい値電圧Vrefを
入力するエミッタフォロワ回路を形成するトランジスタ
Q50,抵抗R10と、トランジスタQ10のエミッタがベースに
接続されるトランジスタQ12とトランジスタQ12のコレク
タに接続される抵抗R8と、トランジスタQ50のエミッタ
がベースに接続されるトランジスタQ13とトランジスタQ
13のコレクタに接続される抵抗R9と、トランジスタQ12,
Q13のエミッタが接続される定電流源I4とでなる差動増
幅器と、差動増幅器の出力端となるトランジスタQ12の
コレクタをベースに接続するトランジスタQ11とを有す
る第２の入力ゲート回路２と、 入力信号V2をベースに入力するトランジスタQ7とトラン
ジスタQ7のコレクタに接続される抵抗R5と、入力信号V3
をベースに入力するトランジスタQ8とトランジスタQ8の
コレクタに接続される抵抗R6と、トランジスタQ7,Q8の
エミッタが接続される定電流電源I3とでなる差動増幅器
と、第１の入力ゲート回路１の出力端であるトランジス
タQ5と第２の入力ゲート回路２の出力端であるトランジ
スタQ11とのエミッタがベースに接続され、コレクタ，
エミッタがそれぞれトランジスタQ7のコレクタ，エミッ
タに接続されるトランジスタQ6と、差動増幅器の出力端
であるトランジスタQ7のコレクタからの出力を入力する
エミッタフォロワ回路を形成し、エミッタから出力信号
を出力するトランジスタQ9,抵抗R11とを有する３信号カ
レントスイッチ回路３とで構成される。
回路を形成するトランジスタQ1,抵抗R1と、正規しきい
値電圧Vrefを入力するエミッタフォロワ回路を形成する
トランジスタQ40,抵抗R4と、トランジスタQ1のエミッタ
がベースに接続されるトランジスタQ2とトランジスタQ2
のコレクタに接続される抵抗R2とトランジスタQ40のエ
ミッタがベースに接続されるトランジスタQ3とトランジ
スタQ3のコレクタに接続される抵抗R3とトランジスタ
Q2,Q3のエミッタが接続される定電流源I1とでなる差動
増幅器と、差動増幅器の出力端となるトランジスタQ3の
コレクタをベースに接続するトランジスタQ5とトランジ
スタQ5のエミッタに接続された定電流源I2とを有する第
１の入力ゲート回路１と、 入力信号VIN2を入力するエミッタフォロワ回路を構成す
るトランジスタQ10,抵抗R7と、正規しきい値電圧Vrefを
入力するエミッタフォロワ回路を形成するトランジスタ
Q50,抵抗R10と、トランジスタQ10のエミッタがベースに
接続されるトランジスタQ12とトランジスタQ12のコレク
タに接続される抵抗R8と、トランジスタQ50のエミッタ
がベースに接続されるトランジスタQ13とトランジスタQ
13のコレクタに接続される抵抗R9と、トランジスタQ12,
Q13のエミッタが接続される定電流源I4とでなる差動増
幅器と、差動増幅器の出力端となるトランジスタQ12の
コレクタをベースに接続するトランジスタQ11とを有す
る第２の入力ゲート回路２と、 入力信号V2をベースに入力するトランジスタQ7とトラン
ジスタQ7のコレクタに接続される抵抗R5と、入力信号V3
をベースに入力するトランジスタQ8とトランジスタQ8の
コレクタに接続される抵抗R6と、トランジスタQ7,Q8の
エミッタが接続される定電流電源I3とでなる差動増幅器
と、第１の入力ゲート回路１の出力端であるトランジス
タQ5と第２の入力ゲート回路２の出力端であるトランジ
スタQ11とのエミッタがベースに接続され、コレクタ，
エミッタがそれぞれトランジスタQ7のコレクタ，エミッ
タに接続されるトランジスタQ6と、差動増幅器の出力端
であるトランジスタQ7のコレクタからの出力を入力する
エミッタフォロワ回路を形成し、エミッタから出力信号
を出力するトランジスタQ9,抵抗R11とを有する３信号カ
レントスイッチ回路３とで構成される。
次に本実施例の動作について説明する。
従来例の動作を示す第４図を見れば明らかなように、従
来例では第１の入力ゲート回路の入力VIN1に対ししきい
値が高い方へΔＶだけずれている。このずれを解消する
ため本実施例では、ベース・エミッタ間の順方向電圧VF
が電流密度に比例することを利用しトランジスタQ4の寸
法を従来より小さくし電流密度を大きくしてトランジス
タQ4のベース・エミッタ間の順方向電圧VFをΔＶだけ大
きくなるようにしたのが第１図のトランジスタQ40であ
る。
来例では第１の入力ゲート回路の入力VIN1に対ししきい
値が高い方へΔＶだけずれている。このずれを解消する
ため本実施例では、ベース・エミッタ間の順方向電圧VF
が電流密度に比例することを利用しトランジスタQ4の寸
法を従来より小さくし電流密度を大きくしてトランジス
タQ4のベース・エミッタ間の順方向電圧VFをΔＶだけ大
きくなるようにしたのが第１図のトランジスタQ40であ
る。
従って第１図において、トランジスタQ3のベース電位は
従来例よりΔＶだけ等価的に下り、第４図（ａ）に示さ
れているトランジスタQ6のベース電位V1をVIN1の電圧の
低い方にΔＶだけシフトすることができ、これを示した
のが本発明のレベルダイヤグラム第２図（ａ）である。
つまり、入力VIN1がVIN1の“High"と“Low"との中間レ
ベルであるVrefに達したとき３信号カレントスイッチ回
路の出力VOUTが切替る。
従来例よりΔＶだけ等価的に下り、第４図（ａ）に示さ
れているトランジスタQ6のベース電位V1をVIN1の電圧の
低い方にΔＶだけシフトすることができ、これを示した
のが本発明のレベルダイヤグラム第２図（ａ）である。
つまり、入力VIN1がVIN1の“High"と“Low"との中間レ
ベルであるVrefに達したとき３信号カレントスイッチ回
路の出力VOUTが切替る。
第２の入力ゲート回路については第４図（ｂ）に示され
ている第３図のトランジスタQ6のベース電位V1を第４図
（ｂ）において入力VIN1の電圧の高い方にΔＶだけシフ
トするために、トランジスタQ14の寸法を大きくして電
流密度を小さくしてトランジスタQ14のベース・エミッ
タ間の順方向電圧VFをΔＶだけ小さくしたのが第１図の
トランジスタQ50である。
ている第３図のトランジスタQ6のベース電位V1を第４図
（ｂ）において入力VIN1の電圧の高い方にΔＶだけシフ
トするために、トランジスタQ14の寸法を大きくして電
流密度を小さくしてトランジスタQ14のベース・エミッ
タ間の順方向電圧VFをΔＶだけ小さくしたのが第１図の
トランジスタQ50である。
従って第１図においてQ13のベース電位は従来例よりΔ
Ｖだけ等価的に上り、第４図（ｂ）に示されているトラ
ンジスタQ6のベース電位V1の波形をVIN2の電圧の高い方
にΔＶだけシフトすることができ、これを示したのが第
２図（ｂ）である。
Ｖだけ等価的に上り、第４図（ｂ）に示されているトラ
ンジスタQ6のベース電位V1の波形をVIN2の電圧の高い方
にΔＶだけシフトすることができ、これを示したのが第
２図（ｂ）である。
上述の第２図（ａ），（ｂ）で明らかなように出力VOUT
は入力VIN1,VIN2が中間レベルVrefになるとき切替るこ
ととなる。
は入力VIN1,VIN2が中間レベルVrefになるとき切替るこ
ととなる。
以上説明したように本発明は、入力に対し非反転増幅器
として働く第１の入力ゲート回路の入力しきい値を正規
入力しきい値より高く、入力に対し反転増幅器として働
く第２の入力ゲート回路の入力しきい値を正規入力より
低く設定することにより、入力信号が“High"と“Low"
の中間レベルになったときに、３信号カレントスイッチ
回路からの出力信号が切り換わる理想的な回路を形成す
ることができる。
として働く第１の入力ゲート回路の入力しきい値を正規
入力しきい値より高く、入力に対し反転増幅器として働
く第２の入力ゲート回路の入力しきい値を正規入力より
低く設定することにより、入力信号が“High"と“Low"
の中間レベルになったときに、３信号カレントスイッチ
回路からの出力信号が切り換わる理想的な回路を形成す
ることができる。
第１図は本発明の半導体論理回路の一実施例を示す回路
図、第２図（ａ），（ｂ）は第１図に示される第1,第２
の入力ゲート回路の入力信号に対するそれぞれ各部の電
圧変化を示すレベルダイヤグラム、第３図は従来の半導
体論理回路を示す回路図、第４図（ａ），（ｂ）は第３
図に示される第1,第２の入力ゲート回路の入力信号に対
するそれぞれ各部の電圧変化を示すレベルダイヤグラ
ム、第５図は一般的カレントスイッチの回路図、第６図
は第５図の入力IN,▲▼と出力OUT,▲▼との
関係を示すレベルダイヤグラムである。 １……第１の入力ゲート回路、 ２……第２の入力ゲート回路、 ３……３信号カレントスイッチ回路、 VIN1,VIN2……入力信号、 V1,V2,V3……入力信号、 Vref……正規しきい値電圧、 VOUT……３信号カレントスイッチ回路出力、 Q1,Q2,〜,Q50……トランジスタ、 R1,R2,〜,R11……抵抗、 I1,I2,〜,I4……定電流源。
図、第２図（ａ），（ｂ）は第１図に示される第1,第２
の入力ゲート回路の入力信号に対するそれぞれ各部の電
圧変化を示すレベルダイヤグラム、第３図は従来の半導
体論理回路を示す回路図、第４図（ａ），（ｂ）は第３
図に示される第1,第２の入力ゲート回路の入力信号に対
するそれぞれ各部の電圧変化を示すレベルダイヤグラ
ム、第５図は一般的カレントスイッチの回路図、第６図
は第５図の入力IN,▲▼と出力OUT,▲▼との
関係を示すレベルダイヤグラムである。 １……第１の入力ゲート回路、 ２……第２の入力ゲート回路、 ３……３信号カレントスイッチ回路、 VIN1,VIN2……入力信号、 V1,V2,V3……入力信号、 Vref……正規しきい値電圧、 VOUT……３信号カレントスイッチ回路出力、 Q1,Q2,〜,Q50……トランジスタ、 R1,R2,〜,R11……抵抗、 I1,I2,〜,I4……定電流源。
Claims (1)
- 【請求項１】一方の入力端に入力信号が入力され他方の
入力端に前記入力信号のハイおよびローレベルの中間レ
ベルの基準電圧が供給された差動回路を有し前記入力信
号のレベルに応じた出力信号を発生する入力ゲート回路
と、一方の入力端に前記入力ゲート回路の出力信号が供
給され他方の入力端にそのハイレベルが前記基準電圧か
ら所定値だけ異なる電圧レベルの信号が供給される差動
回路を有し前記出力信号のレベルに応じた出力信号を出
力端子に発生するカレントスイッチ回路とを備えた半導
体論理回路において、前記出力端子の前記出力信号のレ
ベルが切り替わる時の前記入力信号の電圧が前記基準電
圧となるように前記入力ゲート回路の入力閾値を前記基
準電圧に対し高くするかまたは低くしたことを特徴とす
る半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141186A JPH0683061B2 (ja) | 1986-05-14 | 1986-05-14 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141186A JPH0683061B2 (ja) | 1986-05-14 | 1986-05-14 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266917A JPS62266917A (ja) | 1987-11-19 |
| JPH0683061B2 true JPH0683061B2 (ja) | 1994-10-19 |
Family
ID=14560478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11141186A Expired - Lifetime JPH0683061B2 (ja) | 1986-05-14 | 1986-05-14 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683061B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638492Y2 (ja) * | 1988-01-21 | 1994-10-05 | シャープ株式会社 | アナログスイッチ回路 |
-
1986
- 1986-05-14 JP JP11141186A patent/JPH0683061B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62266917A (ja) | 1987-11-19 |
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