JPS601921A - アナログ・スイツチ回路 - Google Patents
アナログ・スイツチ回路Info
- Publication number
- JPS601921A JPS601921A JP10788483A JP10788483A JPS601921A JP S601921 A JPS601921 A JP S601921A JP 10788483 A JP10788483 A JP 10788483A JP 10788483 A JP10788483 A JP 10788483A JP S601921 A JPS601921 A JP S601921A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- load
- diode
- current
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数のアナログ入力信号を順次切換えて出力
する高速のアナログ・スイッチ回路に関する。
する高速のアナログ・スイッチ回路に関する。
従来、２つのアナログ入力信号を交互に高速に切換えて
出力するアナログ・スイッチ回路として第１図に示す回
路が知られている。この回路の動作原理は以下の通シで
ある。まず、スイッチ切換え制御信号ＱおよびＱによっ
て、トランジスタＴ３がオン、Ｔａ２がオフしている場
合を考える。
出力するアナログ・スイッチ回路として第１図に示す回
路が知られている。この回路の動作原理は以下の通シで
ある。まず、スイッチ切換え制御信号ＱおよびＱによっ
て、トランジスタＴ３がオン、Ｔａ２がオフしている場
合を考える。
この場合、定電流回路Ｔ４′を流れる電流Ｌ′は、トラ
ンジスタＴ２→ＴｌおよびＴ２′→Ｔｌ′にそれぞれＩ
ｔ’／２の電流を生ずる。このため、Ｔ１およびＴ１′
のベース・エミッタ間電圧はほぼ等しくなシ、出力Ｖｏ
はアナログ入力ＶＢに等しくなる。
ンジスタＴ２→ＴｌおよびＴ２′→Ｔｌ′にそれぞれＩ
ｔ’／２の電流を生ずる。このため、Ｔ１およびＴ１′
のベース・エミッタ間電圧はほぼ等しくなシ、出力Ｖｏ
はアナログ入力ＶＢに等しくなる。
逆にＴａ２側がオンの場合には、出力ＶＯは、アナログ
人力Ｖ＋２に等しくなる。このようにトランジスタＴ３
およびＴａ２の切換えによシ、２つのアナログ入力を交
互に出力することができる。この回路は以下の問題点を
持つ。
人力Ｖ＋２に等しくなる。このようにトランジスタＴ３
およびＴａ２の切換えによシ、２つのアナログ入力を交
互に出力することができる。この回路は以下の問題点を
持つ。
（１）差動回路の負荷として、能動負荷を使い、それら
にｐｎｐ）ランジスク（Ｔ２ 、Ｔ２’、Ｔ６゜Ｔ６′
）を使用し、かつ負荷に流れる電流がスイツチの切換え
によりｏからある一定値まで大きく変化する。このよう
な場合、系の応答速度は余シ高速に出来ない。とくに集
積回路で一般に使用するラテラルＩ）ｎｌ））ランジス
タはｎｐｎトランジスタに比べ２桁程度、高周波特性が
悪いため、高速アナログ・スイッチを実現しにくい。
にｐｎｐ）ランジスク（Ｔ２ 、Ｔ２’、Ｔ６゜Ｔ６′
）を使用し、かつ負荷に流れる電流がスイツチの切換え
によりｏからある一定値まで大きく変化する。このよう
な場合、系の応答速度は余シ高速に出来ない。とくに集
積回路で一般に使用するラテラルＩ）ｎｌ））ランジス
タはｎｐｎトランジスタに比べ２桁程度、高周波特性が
悪いため、高速アナログ・スイッチを実現しにくい。
（２）Ｖｏ部の出力インピーダンスが比較的太きいため
、負荷抵抗を接続すると出力電圧レベルに変化を生ずる
。
、負荷抵抗を接続すると出力電圧レベルに変化を生ずる
。
本発明の目的は、従来回路に比べ、よシ簡単な回路で、
よシ高速なアナログ・スイッチ回路を提供することにあ
る。
よシ高速なアナログ・スイッチ回路を提供することにあ
る。
かかる目的を達成するため本発明は、エミッタが共通接
続された第１及び第２のトランジスタ、そのエミッタに
コレクタを接続した第３のトランジスタから成シ、上記
第１のトランジスタのベースにアナログ入力信号が印加
されるスイッチ回路を複数個設置し、上記第１のトラン
ジスタのコレクタを共通接続し、上記第２のトランジス
タのコレクタ及びベースを共通接続し、この接続点にダ
イオードを介、して負荷回路を接続し、上記第３のトラ
ンジスタの各ベースにはスイッチ選択信号を入力し、各
エミッタを共通接続して定電流回路に接続したことを特
徴とする。
続された第１及び第２のトランジスタ、そのエミッタに
コレクタを接続した第３のトランジスタから成シ、上記
第１のトランジスタのベースにアナログ入力信号が印加
されるスイッチ回路を複数個設置し、上記第１のトラン
ジスタのコレクタを共通接続し、上記第２のトランジス
タのコレクタ及びベースを共通接続し、この接続点にダ
イオードを介、して負荷回路を接続し、上記第３のトラ
ンジスタの各ベースにはスイッチ選択信号を入力し、各
エミッタを共通接続して定電流回路に接続したことを特
徴とする。
ランジスタの負荷回路の代シに、抵抗Ｒ１およびダイオ
ードＤ１から成る回路にしたものである。
ードＤ１から成る回路にしたものである。
ここでダイオードＤ１は、出力トランジスタＴ７のベー
スエミッタ間電位を補償するために接続したものである
。
スエミッタ間電位を補償するために接続したものである
。
このように本実施例では、一応答速度が速く、かつ安定
な抵抗負荷Ｒ１を使用しているだめ、電流切換え時の応
答性は極めて良い。さらにダイオードＤｌもｅｌＩ側お
よびｅ１２側の両回路に共通に接続されているため、常
にトランジスタＴｓまたはＴ３／側のコレクタ電流が流
れる。このためダイオードの内部インピーダンスを常に
低くできるため、高速化できる。
な抵抗負荷Ｒ１を使用しているだめ、電流切換え時の応
答性は極めて良い。さらにダイオードＤｌもｅｌＩ側お
よびｅ１２側の両回路に共通に接続されているため、常
にトランジスタＴｓまたはＴ３／側のコレクタ電流が流
れる。このためダイオードの内部インピーダンスを常に
低くできるため、高速化できる。
さらにトランジスタＴ７により、出力インピーダンスを
下げているため、ｅｏに接続される負荷の変動の影響を
受けない。
下げているため、ｅｏに接続される負荷の変動の影響を
受けない。
他の実施例を第３図によシ説明する。
この回路は、従来例（第１図）に示したｐｎｐトランジ
スタの電流ミラー回路による２ケの負荷回路（Ｔ２ Ｔ
２’、 Ｔｓ Ｔ６’ ）の代シに、電流ミラー回路（
Ｔｓ Ｔｓ’ ）を１ケ設置したものである。この結果
、アナログ・スイッチ機能を損うことなく、回路構成を
簡単化でき、さらに電流ミラー回路の両トランジスタＴ
、、Ｔ、’のエミッタ電流は常に約Ｉｔ’／２（＝一定
）であシ、スイッチの切換えによる電流変化がないため
、電流ミラー回路部での負荷電流の応答遅れが軽減され
、高速化を図ることができる利点を持つ。
スタの電流ミラー回路による２ケの負荷回路（Ｔ２ Ｔ
２’、 Ｔｓ Ｔ６’ ）の代シに、電流ミラー回路（
Ｔｓ Ｔｓ’ ）を１ケ設置したものである。この結果
、アナログ・スイッチ機能を損うことなく、回路構成を
簡単化でき、さらに電流ミラー回路の両トランジスタＴ
、、Ｔ、’のエミッタ電流は常に約Ｉｔ’／２（＝一定
）であシ、スイッチの切換えによる電流変化がないため
、電流ミラー回路部での負荷電流の応答遅れが軽減され
、高速化を図ることができる利点を持つ。
以上の実施例では、−アナログ入力数を２ケの場合につ
いて述べたが、本発明はアナログ入力数を３ケ以上とし
て、それらに対して共通に、第３図のＴ８ ｒ Ｔ８’
に示した如く負荷回路を１ケ使用する場合にも適用され
得る。
いて述べたが、本発明はアナログ入力数を３ケ以上とし
て、それらに対して共通に、第３図のＴ８ ｒ Ｔ８’
に示した如く負荷回路を１ケ使用する場合にも適用され
得る。
以上述べたように、本発明によれば、複数のアナログ・
スイッチ回路に対して、共通に１ケの負荷回路を使用で
きるので、負荷の回路素子数を軽ン 減できるほか、スイッチ回路による上記負荷回路に流れ
る電流変化を小さくできるため、スイツチン Ｖグ速度の高速化を図ることができる効果がある。
スイッチ回路に対して、共通に１ケの負荷回路を使用で
きるので、負荷の回路素子数を軽ン 減できるほか、スイッチ回路による上記負荷回路に流れ
る電流変化を小さくできるため、スイツチン Ｖグ速度の高速化を図ることができる効果がある。
【図面の簡単な説明】
第１図は従来のアナログ・スイッチ回路、第２図および
第３図は本発明の実施例を示す図である。 Ｔ１〜Ｔｓ ＋ ’ｒｔ”〜Ｔ６’ 、’Ｔ８’・・・
トランジスタ、ｅ目、ｅ１２・・・アナログ入力、ｅｏ
・・・アナログ出力、Ｒ１・・・抵抗、Ｄｌ・・・ダイ
オード、Φ、Φ・・・スイツ第 １ 図 ′ｆ１２ 図 第 ３ 図 −ＶΣ
第３図は本発明の実施例を示す図である。 Ｔ１〜Ｔｓ ＋ ’ｒｔ”〜Ｔ６’ 、’Ｔ８’・・・
トランジスタ、ｅ目、ｅ１２・・・アナログ入力、ｅｏ
・・・アナログ出力、Ｒ１・・・抵抗、Ｄｌ・・・ダイ
オード、Φ、Φ・・・スイツ第 １ 図 ′ｆ１２ 図 第 ３ 図 −ＶΣ
Claims (1)
- 【特許請求の範囲】 エミッタが共通接続された第１及び第２のトランジスタ
、そのエミッタにコレクタを接続した第３のトランジス
タから成り、上記第１のトランジスタのベースにアナロ
グ入力信号が印加されるスイッチ回路を複数個設置し、
上記第１のトランジスタのコレクタを共通接続し、上記
第２のトランジスタのコレクタ及びベースを共通接続し
、この接続点にダイオードを介して負荷回路を接続し、
上記第３のトランジスタの各ベースにはスイッチ苔 選択信号を入力し、各エミッタメ共通接続して定電流回
路に接続したことを特徴とするアナログ・スイッチ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10788483A JPS601921A (ja) | 1983-06-17 | 1983-06-17 | アナログ・スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10788483A JPS601921A (ja) | 1983-06-17 | 1983-06-17 | アナログ・スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601921A true JPS601921A (ja) | 1985-01-08 |
Family
ID=14470517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10788483A Pending JPS601921A (ja) | 1983-06-17 | 1983-06-17 | アナログ・スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601921A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200910A (ja) * | 1986-02-28 | 1987-09-04 | Sony Corp | スイツチ回路 |
| EP0501412A2 (en) * | 1991-02-26 | 1992-09-02 | Rohm Co., Ltd. | Signal line changeover circuit |
| EP0511524A2 (de) * | 1991-04-30 | 1992-11-04 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Schalten von Analogsignalen auf eine Ausgangsklemme |
-
1983
- 1983-06-17 JP JP10788483A patent/JPS601921A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200910A (ja) * | 1986-02-28 | 1987-09-04 | Sony Corp | スイツチ回路 |
| EP0501412A2 (en) * | 1991-02-26 | 1992-09-02 | Rohm Co., Ltd. | Signal line changeover circuit |
| EP0501412B1 (en) * | 1991-02-26 | 1997-08-27 | Rohm Co., Ltd. | Signal line changeover circuit |
| EP0511524A2 (de) * | 1991-04-30 | 1992-11-04 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Schalten von Analogsignalen auf eine Ausgangsklemme |
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