JPH06209237A - 記憶セル - Google Patents
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- JPH06209237A JPH06209237A JP5252567A JP25256793A JPH06209237A JP H06209237 A JPH06209237 A JP H06209237A JP 5252567 A JP5252567 A JP 5252567A JP 25256793 A JP25256793 A JP 25256793A JP H06209237 A JPH06209237 A JP H06209237A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
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Abstract
(57)【要約】
【目的】 スイッチング速度に影響しないセットまたは
リセット機能を有する記憶セルを提供する。 【構成】 第１のトランジスタ対１、２、第２のトラン
ジスタ対３、４、第３のトランジスタ対５、６、第４の
トランジスタ対７、８及び第５のトランジスタ対１０、
１１を備え、第５のトランジスタ対の第１および第２の
トランジスタ３０、３１のエミッタを結合し、かつ電流
源３２を介して第１の供給電位ＶＥＥに対する端子と接
続し、第５のトランジスタ対の第１のトランジスタ３１
のコレクタを第４のトランジスタ対７、８の一方のトラ
ンジスタ８のベースと接続し、第５のトランジスタ対の
第２のトランジスタ３０のコレクタを第２の供給電位Ｖ
ＣＣと接続し、第５のトランジスタ対の第１のトランジ
スタ３１のベーを入力信号Ｒに対する端子とし、第５の
トランジスタ対の第２のトランジスタ３０のベースを参
照信号Ｒ´に対する端子とする。
リセット機能を有する記憶セルを提供する。 【構成】 第１のトランジスタ対１、２、第２のトラン
ジスタ対３、４、第３のトランジスタ対５、６、第４の
トランジスタ対７、８及び第５のトランジスタ対１０、
１１を備え、第５のトランジスタ対の第１および第２の
トランジスタ３０、３１のエミッタを結合し、かつ電流
源３２を介して第１の供給電位ＶＥＥに対する端子と接
続し、第５のトランジスタ対の第１のトランジスタ３１
のコレクタを第４のトランジスタ対７、８の一方のトラ
ンジスタ８のベースと接続し、第５のトランジスタ対の
第２のトランジスタ３０のコレクタを第２の供給電位Ｖ
ＣＣと接続し、第５のトランジスタ対の第１のトランジ
スタ３１のベーを入力信号Ｒに対する端子とし、第５の
トランジスタ対の第２のトランジスタ３０のベースを参
照信号Ｒ´に対する端子とする。
Description
【０００１】
【産業上の利用分野】本発明は、（ａ）第１のトランジ
スタ対の第１および第２のトランジスタのエミッタが結
合されており、かつ電流源を介して第１の供給電位に対
する端子と接続されており、（ｂ）第１のトランジスタ
対の第１のトランジスタのコレクタが第２のトランジス
タ対の第１および第２のトランジスタの結合されたエミ
ッタと接続されており、（ｃ）第１のトランジスタ対の
第２のトランジスタのコレクタが第３のトランジスタ対
の第１および第２のトランジスタの結合されたエミッタ
と接続されており、（ｄ）第２および第３のトランジス
タ対のトランジスタのコレクタが対として結合されてお
り、かつそれぞれ抵抗の第１の端子と接続されており、
（ｅ）各抵抗の第２の端子がそれぞれ第４のトランジス
タ対のトランジスタのコレクタ‐エミッタ間パスを介し
て第２の供給電位と接続されており、（ｆ）第４のトラ
ンジスタ対のトランジスタが第２の供給電位に関してエ
ミッタホロワー接続されており、（ｇ）第４のトランジ
スタ対のトランジスタの少なくとも１つのトランジスタ
のコレクタが出力信号端子と、また抵抗を介して第２の
供給電位に対する端子と接続されており、（ｈ）第３の
トランジスタ対の第１のトランジスタのベースが第３の
トランジスタ対の第２のトランジスタのコレクタと接続
されており、（ｉ）第１および第２のトランジスタ対の
第１のトランジスタのベース端子が各１つの入力信号に
対する端子であり、（ｊ）第１、第２および第３のトラ
ンジスタ対の第２のトランジスタのベース端子が各１つ
の参照信号に対する端子である記憶セルに関する。
スタ対の第１および第２のトランジスタのエミッタが結
合されており、かつ電流源を介して第１の供給電位に対
する端子と接続されており、（ｂ）第１のトランジスタ
対の第１のトランジスタのコレクタが第２のトランジス
タ対の第１および第２のトランジスタの結合されたエミ
ッタと接続されており、（ｃ）第１のトランジスタ対の
第２のトランジスタのコレクタが第３のトランジスタ対
の第１および第２のトランジスタの結合されたエミッタ
と接続されており、（ｄ）第２および第３のトランジス
タ対のトランジスタのコレクタが対として結合されてお
り、かつそれぞれ抵抗の第１の端子と接続されており、
（ｅ）各抵抗の第２の端子がそれぞれ第４のトランジス
タ対のトランジスタのコレクタ‐エミッタ間パスを介し
て第２の供給電位と接続されており、（ｆ）第４のトラ
ンジスタ対のトランジスタが第２の供給電位に関してエ
ミッタホロワー接続されており、（ｇ）第４のトランジ
スタ対のトランジスタの少なくとも１つのトランジスタ
のコレクタが出力信号端子と、また抵抗を介して第２の
供給電位に対する端子と接続されており、（ｈ）第３の
トランジスタ対の第１のトランジスタのベースが第３の
トランジスタ対の第２のトランジスタのコレクタと接続
されており、（ｉ）第１および第２のトランジスタ対の
第１のトランジスタのベース端子が各１つの入力信号に
対する端子であり、（ｊ）第１、第２および第３のトラ
ンジスタ対の第２のトランジスタのベース端子が各１つ
の参照信号に対する端子である記憶セルに関する。
【０００２】
【従来の技術】このような記憶セルは、高いクロック周
波数で動作するディジタル回路に有利に使用される。記
憶セルの最高可能な動作速度は、主として第２および第
３のトランジスタ対のトランジスタの対として結合され
たコレクタに接続されている容量性負荷により決定され
る。これらのキャパシタンスは主に、これらの回路節点
に接続されている構成要素を接続する接続線のメタライ
ジングと基板との間のキャパシタンスと、と接続されて
いるトランジスタのコレクタと基板との間のキャパシタ
ンスとから成っている。
波数で動作するディジタル回路に有利に使用される。記
憶セルの最高可能な動作速度は、主として第２および第
３のトランジスタ対のトランジスタの対として結合され
たコレクタに接続されている容量性負荷により決定され
る。これらのキャパシタンスは主に、これらの回路節点
に接続されている構成要素を接続する接続線のメタライ
ジングと基板との間のキャパシタンスと、と接続されて
いるトランジスタのコレクタと基板との間のキャパシタ
ンスとから成っている。
【０００３】従来、記憶セルのセットおよびリセットの
ために、コレクタ‐エミッタ間パスで第３のトランジス
タ対のトランジスタの１つのベース端子とこれらのトラ
ンジスタの結合されたエミッタ端子との間に接続されて
いる各１つのトランジスタが使用された。第３のトラン
ジスタ対の各トランジスタのベース端子は交叉を介して
それぞれ他方のトランジスタのコレクタ端子と接続され
ているので、メモリ要素のセットまたはリセットのため
の付加トランジスタにより第３のトランジスタ対のトラ
ンジスタのコレクタにおける容量性負荷がなお一層高め
られる。こうして最大到達可能な動作速度が減ぜられ
る。
ために、コレクタ‐エミッタ間パスで第３のトランジス
タ対のトランジスタの１つのベース端子とこれらのトラ
ンジスタの結合されたエミッタ端子との間に接続されて
いる各１つのトランジスタが使用された。第３のトラン
ジスタ対の各トランジスタのベース端子は交叉を介して
それぞれ他方のトランジスタのコレクタ端子と接続され
ているので、メモリ要素のセットまたはリセットのため
の付加トランジスタにより第３のトランジスタ対のトラ
ンジスタのコレクタにおける容量性負荷がなお一層高め
られる。こうして最大到達可能な動作速度が減ぜられ
る。
【０００４】
【発明が解決しようとする課題】本発明の課題は、記憶
セルのスイッチング速度に影響しないセットまたはリセ
ット機能を有する記憶セルを提供することである。
セルのスイッチング速度に影響しないセットまたはリセ
ット機能を有する記憶セルを提供することである。
【０００５】
【課題を解決するための手段】この課題は、本発明によ
れば、冒頭に記載した記憶セルにおいて、（ｋ）第５の
トランジスタ対の第１および第２のトランジスタのエミ
ッタが結合されており、かつ電流源を介して第１の供給
電位に対する端子と接続されており、（ｌ）第５のトラ
ンジスタ対の第１のトランジスタのコレクタが第４のト
ランジスタ対のトランジスタの１つのトランジスタのベ
ースと接続されており、（ｍ）第５のトランジスタ対の
第２のトランジスタのコレクタが第２の供給電位に対す
る端子と接続されており、（ｎ）第５のトランジスタ対
の一方のトランジスタのベースが入力信号に対する端子
であり、第５のトランジスタ対の他方のトランジスタの
ベースが参照信号に対する端子であることにより解決さ
れる。
れば、冒頭に記載した記憶セルにおいて、（ｋ）第５の
トランジスタ対の第１および第２のトランジスタのエミ
ッタが結合されており、かつ電流源を介して第１の供給
電位に対する端子と接続されており、（ｌ）第５のトラ
ンジスタ対の第１のトランジスタのコレクタが第４のト
ランジスタ対のトランジスタの１つのトランジスタのベ
ースと接続されており、（ｍ）第５のトランジスタ対の
第２のトランジスタのコレクタが第２の供給電位に対す
る端子と接続されており、（ｎ）第５のトランジスタ対
の一方のトランジスタのベースが入力信号に対する端子
であり、第５のトランジスタ対の他方のトランジスタの
ベースが参照信号に対する端子であることにより解決さ
れる。
【０００６】
【実施例】以下、図面に示されている実施例により本発
明を説明する。
明を説明する。
【０００７】本発明による記憶セルはバイポーラトラン
ジスタ１、２を有する第１のトランジスタ対を含んでお
り、これらのトランジスタ１、２のエミッタは互いに接
続されており、かつ電流源９を介して第１の供給電位Ｖ
ＥＥに対する端子と接続されている。トランジスタ１、
２のコレクタとは、トランジスタ３、４または５、６か
ら成るそれぞれ別のトランジスタ対の結合されたエミッ
タが接続されている。これらの別のトランジスタ対のト
ランジスタのコレクタは対として結合されている。図に
示されているように、トランジスタ３、５のコレクタは
節点２４に、又トランジスタ４、６のコレクタは節点２
５に接続されている。節点２４、２５はそれぞれ抵抗１
６、１７およびトランジスタ７、８のコレクタ‐エミッ
タ間パスの直列回路を介して第２の供給電位ＶＣＣに対
する端子と接続されている。トランジスタ７、８のコレ
クタ回路のなかに各１つの抵抗１８、１９が接続されて
いる。抵抗１８、１９のコレクタ側の端子は出力信号Ａ
´、Ａに対する各端子２２、２３を有する。トランジス
タ７、８のベース端子は、供給電位ＶＣＣに対する端子
と接続されている各１つの抵抗２０、２１を介して導通
状態に制御される。トランジスタ１、２のベース端子は
相補性の信号Ｃ、Ｃ´に対する端子である。信号Ｃは通
常のようにメモリ要素のクロック信号である。トランジ
スタ３、４のベース端子は互いに相補性のデータ信号
Ｄ、Ｄ´に対する端子である。トランジスタ５、６のベ
ース端子はそれぞれ交叉を介してこれらのトランジスタ
のコレクタに、すなわち回路節点２５、２４に帰還結合
されている。
ジスタ１、２を有する第１のトランジスタ対を含んでお
り、これらのトランジスタ１、２のエミッタは互いに接
続されており、かつ電流源９を介して第１の供給電位Ｖ
ＥＥに対する端子と接続されている。トランジスタ１、
２のコレクタとは、トランジスタ３、４または５、６か
ら成るそれぞれ別のトランジスタ対の結合されたエミッ
タが接続されている。これらの別のトランジスタ対のト
ランジスタのコレクタは対として結合されている。図に
示されているように、トランジスタ３、５のコレクタは
節点２４に、又トランジスタ４、６のコレクタは節点２
５に接続されている。節点２４、２５はそれぞれ抵抗１
６、１７およびトランジスタ７、８のコレクタ‐エミッ
タ間パスの直列回路を介して第２の供給電位ＶＣＣに対
する端子と接続されている。トランジスタ７、８のコレ
クタ回路のなかに各１つの抵抗１８、１９が接続されて
いる。抵抗１８、１９のコレクタ側の端子は出力信号Ａ
´、Ａに対する各端子２２、２３を有する。トランジス
タ７、８のベース端子は、供給電位ＶＣＣに対する端子
と接続されている各１つの抵抗２０、２１を介して導通
状態に制御される。トランジスタ１、２のベース端子は
相補性の信号Ｃ、Ｃ´に対する端子である。信号Ｃは通
常のようにメモリ要素のクロック信号である。トランジ
スタ３、４のベース端子は互いに相補性のデータ信号
Ｄ、Ｄ´に対する端子である。トランジスタ５、６のベ
ース端子はそれぞれ交叉を介してこれらのトランジスタ
のコレクタに、すなわち回路節点２５、２４に帰還結合
されている。
【０００８】記憶セルをリセットするための装置として
トランジスタ３０、３１から成る電流スイッチが設けら
れており、それらの結合されたエミッタは電流源３２を
介して供給電位ＶＥＥに対する端子と接続されている。
トランジスタ３０のコレクタは供給電位ＶＣＣに対する
端子と接続されており、トランジスタ３１のコレクタは
トランジスタ８のベースと接続されている。トランジス
タ３１、３０のベース端子は相補性のリセット信号Ｒ、
Ｒ´により制御される。
トランジスタ３０、３１から成る電流スイッチが設けら
れており、それらの結合されたエミッタは電流源３２を
介して供給電位ＶＥＥに対する端子と接続されている。
トランジスタ３０のコレクタは供給電位ＶＣＣに対する
端子と接続されており、トランジスタ３１のコレクタは
トランジスタ８のベースと接続されている。トランジス
タ３１、３０のベース端子は相補性のリセット信号Ｒ、
Ｒ´により制御される。
【０００９】記憶セルの機能の仕方を以下に説明する。
クロック信号ＣのＨ相の間はトランジスタ１は導通して
おり、トランジスタ２は遮断されている。データ信号Ｄ
がたとえばＨであれば、トランジスタ３は導通してお
り、トランジスタ４は遮断されている。その場合、電流
源９から供給される電流はトランジスタ３、１の経路を
経て、また抵抗１６、１８およびトランジスタ７の経路
を経て流れる。抵抗１８の値は、出力端２２における出
力信号Ａ´のレベルがＬレベルであるように選ばれてい
る。抵抗１９は無電流であり、従って出力端２３におけ
る出力信号ＡはＨである。出力信号Ａ´はデータ信号Ｄ
に対して相補性であり、出力信号Ａはそれに対して同極
性である。クロック信号ＣがＬに切換わると、電流源９
の電流はトランジスタ２およびトランジスタ５、６の電
流スイッチを通って流れる。トランジスタ５、６のベー
ス端子からそれらの相応のコレクタ端子への交叉された
帰還結合に基づいて、トランジスタ５は導通状態に、ト
ランジスタ６は遮断状態になる。レベルＡ、Ａ´は記憶
され、またいまデータ信号Ｄによりもはや影響不可能で
ある。
クロック信号ＣのＨ相の間はトランジスタ１は導通して
おり、トランジスタ２は遮断されている。データ信号Ｄ
がたとえばＨであれば、トランジスタ３は導通してお
り、トランジスタ４は遮断されている。その場合、電流
源９から供給される電流はトランジスタ３、１の経路を
経て、また抵抗１６、１８およびトランジスタ７の経路
を経て流れる。抵抗１８の値は、出力端２２における出
力信号Ａ´のレベルがＬレベルであるように選ばれてい
る。抵抗１９は無電流であり、従って出力端２３におけ
る出力信号ＡはＨである。出力信号Ａ´はデータ信号Ｄ
に対して相補性であり、出力信号Ａはそれに対して同極
性である。クロック信号ＣがＬに切換わると、電流源９
の電流はトランジスタ２およびトランジスタ５、６の電
流スイッチを通って流れる。トランジスタ５、６のベー
ス端子からそれらの相応のコレクタ端子への交叉された
帰還結合に基づいて、トランジスタ５は導通状態に、ト
ランジスタ６は遮断状態になる。レベルＡ、Ａ´は記憶
され、またいまデータ信号Ｄによりもはや影響不可能で
ある。
【００１０】トランジスタ７、８は供給電位ＶＣＣに関
してエミッタホロワー接続されている。従ってトランジ
スタ７、８のエミッタにおける電位は一定であり、また
抵抗２０、２１における電圧降下おトランジスタ７、８
のベース‐エミッタ間電圧から成っている。トランジス
タ７、８により信号ＡまたはＡ´が回路節点２５または
２４における相応の信号から脱結合される。節点２４ま
たは２５における信号に関するトランジスタ７、８の誘
導性挙動により、これらの回路節点における寄生的な容
量性負荷は補償される。トランジスタ７、８のインダク
タンスの値は抵抗２０、２１を介して設定可能である。
してエミッタホロワー接続されている。従ってトランジ
スタ７、８のエミッタにおける電位は一定であり、また
抵抗２０、２１における電圧降下おトランジスタ７、８
のベース‐エミッタ間電圧から成っている。トランジス
タ７、８により信号ＡまたはＡ´が回路節点２５または
２４における相応の信号から脱結合される。節点２４ま
たは２５における信号に関するトランジスタ７、８の誘
導性挙動により、これらの回路節点における寄生的な容
量性負荷は補償される。トランジスタ７、８のインダク
タンスの値は抵抗２０、２１を介して設定可能である。
【００１１】リセット信号Ｒは最初にＬであるとする。
トランジスタ３１はその場合に遮断されており、従って
トランジスタ８のベース電位はそれにより影響されず、
また記憶セルのスイッチング状態は維持されている。い
まリセット信号ＲがＨにセットされる。トランジスタ３
１は導通状態、トランジスタ３０は遮断状態になる。そ
れによりトランジスタ８のベースにおける電位が下げら
れ、従って−クロック信号ＣはＬであり−トランジスタ
５、６の電流スイッチが切換わる。トランジスタ５はそ
のいまや低いベース電位に基づいて遮断され、トランジ
スタ６が導通する。出力信号ＡはＬに切換わる。すなわ
ち記憶セルはリセット信号ＲのＨレベルによりリセット
される。
トランジスタ３１はその場合に遮断されており、従って
トランジスタ８のベース電位はそれにより影響されず、
また記憶セルのスイッチング状態は維持されている。い
まリセット信号ＲがＨにセットされる。トランジスタ３
１は導通状態、トランジスタ３０は遮断状態になる。そ
れによりトランジスタ８のベースにおける電位が下げら
れ、従って−クロック信号ＣはＬであり−トランジスタ
５、６の電流スイッチが切換わる。トランジスタ５はそ
のいまや低いベース電位に基づいて遮断され、トランジ
スタ６が導通する。出力信号ＡはＬに切換わる。すなわ
ち記憶セルはリセット信号ＲのＨレベルによりリセット
される。
【００１２】記憶セルにセット機能を与えるため、トラ
ンジスタ３０、３１および電流源３２から成る電流スイ
ッチに相応して、一方のトランジスタのコレクタ端子が
トランジスタ７のベース端子と接続されている電流スイ
ッチが必要である。このトランジスタが導通状態に制御
されていると、トランジスタ７のベース電位は、トラン
ジスタ６が遮断されトランジスタ５が導通するまで、下
げられる。出力信号Ａはその場合にＨである。記憶セル
がセットおよびリセット機能を有するべきであれば、セ
ットおよびリセット機能に対する各１つの電流スイッチ
が必要である。これらの電流スイッチは上記の実施例に
相応して接続される。
ンジスタ３０、３１および電流源３２から成る電流スイ
ッチに相応して、一方のトランジスタのコレクタ端子が
トランジスタ７のベース端子と接続されている電流スイ
ッチが必要である。このトランジスタが導通状態に制御
されていると、トランジスタ７のベース電位は、トラン
ジスタ６が遮断されトランジスタ５が導通するまで、下
げられる。出力信号Ａはその場合にＨである。記憶セル
がセットおよびリセット機能を有するべきであれば、セ
ットおよびリセット機能に対する各１つの電流スイッチ
が必要である。これらの電流スイッチは上記の実施例に
相応して接続される。
【００１３】本発明による電流スイッチは、節点２４、
２５が付加的に容量性に負荷されないという利点を有す
る。セットまたはリセット機能に対して必要とされる付
加的な回路措置は、それらが能動的でないならば、記憶
セル内の信号経路に影響を有していない。記憶セルの遅
延時間、従ってまたその最大の動作速度は影響されずに
とどまる。
２５が付加的に容量性に負荷されないという利点を有す
る。セットまたはリセット機能に対して必要とされる付
加的な回路措置は、それらが能動的でないならば、記憶
セル内の信号経路に影響を有していない。記憶セルの遅
延時間、従ってまたその最大の動作速度は影響されずに
とどまる。
【００１４】本発明による記憶セルに対して、図には示
されていない別の実施例が可能である。図に示されてい
る記憶セルの入力端は相補性の信号により制御される。
相応の仕方で出力信号端子は相補性の信号を有する。動
作抵抗１８または１９の一方のみおよび相応の出力信号
端子２２または２３の一方のみを使用することも可能で
ある。トランジスタ７、８のうちの１つのトランジスタ
のコレクタ端子はその場合に直接に供給電位ＶＣＣに対
する端子と接続されている。
されていない別の実施例が可能である。図に示されてい
る記憶セルの入力端は相補性の信号により制御される。
相応の仕方で出力信号端子は相補性の信号を有する。動
作抵抗１８または１９の一方のみおよび相応の出力信号
端子２２または２３の一方のみを使用することも可能で
ある。トランジスタ７、８のうちの１つのトランジスタ
のコレクタ端子はその場合に直接に供給電位ＶＣＣに対
する端子と接続されている。
【００１５】さらに、信号Ｄ、Ｃ、Ｒに対する参照信号
として相補性の信号Ｄ´、Ｃ´、Ｒ´の代わりに固定の
参照電位を使用することも可能である。参照電位は好ま
しくは相応の信号Ｄ、ＣまたはＲの信号レベルスパンの
中心に位置する。
として相補性の信号Ｄ´、Ｃ´、Ｒ´の代わりに固定の
参照電位を使用することも可能である。参照電位は好ま
しくは相応の信号Ｄ、ＣまたはＲの信号レベルスパンの
中心に位置する。
【００１６】トランジスタ５、６のうちの１つのトラン
ジスタのみのベースを節点２５または２４と接続するこ
とも考えられる。トランジスタ５、６のうちのそれぞれ
他方のトランジスタのベースはその場合に１つの参照電
位により制御される。この参照電位の値は好ましくは両
トランジスタのうちの一方のトランジスタのベースに与
えられているレベルスパンの中心に位置する。通常のよ
うに回路は、このレベルが信号ＤのＬおよびＨに対する
レベル値に相応するようにディメンジョニングされてい
る。
ジスタのみのベースを節点２５または２４と接続するこ
とも考えられる。トランジスタ５、６のうちのそれぞれ
他方のトランジスタのベースはその場合に１つの参照電
位により制御される。この参照電位の値は好ましくは両
トランジスタのうちの一方のトランジスタのベースに与
えられているレベルスパンの中心に位置する。通常のよ
うに回路は、このレベルが信号ＤのＬおよびＨに対する
レベル値に相応するようにディメンジョニングされてい
る。
【図１】本発明の１つの実施例の接続図である。
１、２ 第１のトランジスタ対のトランジスタ ３、４ 第２のトランジスタ対のトランジスタ ５、６ 第３のトランジスタ対のトランジスタ ７、８ 第４のトランジスタ対のトランジスタ ９ 電流源 ２２、２３ 出力信号端子 ３０、３１ 第４のトランジスタ対のトランジスタ ３２ 電流源 Ａ 出力信号 Ａ´ 相補性出力信号 Ｃ、Ｄ 入力信号 Ｃ´、Ｄ´ 相補性入力信号 Ｒ 入力信号 Ｒ´ 参照信号 ＶＣＣ 第２の供給電位 ＶＥＥ 第１の供給電位
Claims (5)
- 【請求項１】 （ａ）第１のトランジスタ対の第１およ
び第２のトランジスタ（１、２）のエミッタが結合され
ており、かつ電流源（９）を介して第１の供給電位（Ｖ
ＥＥ）に対する端子と接続されており、（ｂ）第１のト
ランジスタ対の第１のトランジスタ（１）のコレクタが
第２のトランジスタ対の第１および第２のトランジスタ
（３、４）の結合されたエミッタと接続されており、
（ｃ）第１のトランジスタ対の第２のトランジスタ
（２）のコレクタが第３のトランジスタ対の第１および
第２のトランジスタ（５、６）の結合されたエミッタと
接続されており、（ｄ）第２および第３のトランジスタ
対のトランジスタ（３、５；４、６）のコレクタが対と
して結合されており、かつそれぞれ抵抗（１６、１７）
の第１の端子と接続されており、（ｅ）各抵抗（１６、
１７）の第２の端子がそれぞれ第４のトランジスタ対
（７、８）のトランジスタのコレクタ‐エミッタ間パス
を介して第２の供給電位（ＶＣＣ）と接続されており、
（ｆ）第４のトランジスタ対（７、８）のトランジスタ
が第２の供給電位（ＶＣＣ）に関してエミッタホロワー
接続されており、（ｇ）第４のトランジスタ対（７、
８）のトランジスタの少なくとも１つのトランジスタの
コレクタが出力信号端子（２２、２３）と、また抵抗
（１８、１９）を介して第２の供給電位（ＶＣＣ）に対
する端子と接続されており、（ｈ）第３のトランジスタ
対の第１のトランジスタ（５）のベースが第３のトラン
ジスタ対の第２のトランジスタ（６）のコレクタと接続
されており、（ｉ）第１および第２のトランジスタ対の
第１のトランジスタ（１、３）のベース端子が各１つの
入力信号（Ｃ、Ｄ）に対する端子であり、（ｊ）第１、
第２および第３のトランジスタ対の第２のトランジスタ
（２、４、６）のベース端子が各１つの参照信号に対す
る端子である記憶セルにおいて、（ｋ）第５のトランジ
スタ対の第１および第２のトランジスタ（３０、３１）
のエミッタが結合されており、かつ電流源（３２）を介
して第１の供給電位（ＶＥＥ）に対する端子と接続され
ており、（ｌ）第５のトランジスタ対の第１のトランジ
スタ（３１）のコレクタが第４のトランジスタ対（７、
８）のトランジスタの１つのトランジスタ（８）のベー
スと接続されており、（ｍ）第５のトランジスタ対の第
２のトランジスタ（３０）のコレクタが第２の供給電位
（ＶＣＣ）に対する端子と接続されており、（ｎ）第５
のトランジスタ対のトランジスタの一方のトランジスタ
（３１）のベースが入力信号（Ｒ）に対する端子であ
り、第５のトランジスタ対のトランジスタの他方のトラ
ンジスタ（３０）のベースが参照信号（Ｒ´）に対する
端子であることを特徴とする記憶セル。 - 【請求項２】 参照信号が固定の電位であることを特徴
とする請求項１記載の記憶セル。 - 【請求項３】 第１および第２のトランジスタ対の第２
のトランジスタ（２、４）の参照信号が第１および第２
のトランジスタ対の第１のトランジスタ（１、３）のベ
ース端子の相補性入力信号（Ｃ´、Ｄ´）であることを
特徴とする請求項１記載の記憶セル。 - 【請求項４】 第３のトランジスタ対の第２のトランジ
スタ（６）のベースが第３のトランジスタ対の第１のト
ランジスタ（５）のコレクタと接続されていることを特
徴とする請求項３記載の記憶セル。 - 【請求項５】 第５のトランジスタ対の参照信号が第５
のトランジスタ対の入力信号（Ｒ）に対して相補性の信
号（Ｒ´）であることを特徴とする請求項１記載の記憶
セル。
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