JPH09153593A - ＢｉＭＯＳ論理回路 - Google Patents

ＢｉＭＯＳ論理回路

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JPH09153593A
JPH09153593A JP7338188A JP33818895A JPH09153593A JP H09153593 A JPH09153593 A JP H09153593A JP 7338188 A JP7338188 A JP 7338188A JP 33818895 A JP33818895 A JP 33818895A JP H09153593 A JPH09153593 A JP H09153593A
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logic circuit
circuit
mos
bipolar
bimos
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JP7338188A
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Koji Matsumoto
浩二 松本
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Abstract

(57)【要約】 【課題】同一半導体チップ上にバイポーラ論理回路とＭ
ＯＳ型論理回路とを搭載した複合型半導体集積回路での
使用に好適なＢｉＭＯＳ論理回路の提供。 【解決手段】ＢｉＭＯＳ論理回路は、バイポーラトラン
ジスタを用いた縦型２段構成の差動回路で構成されたラ
ッチ、フリップフロップ、セレクタ、またはデコーダ等
の高速論理回路部と、ＭＯＳ型論理回路から出力された
セット／リセットまたはイネーブル信号等の低速信号が
ゲート電極に入力されバイポーラ論理回路の高電位側電
源電位またはコレクタ負荷抵抗と２段目の差動対のエミ
ッタ共通接続部との間に接続されたＭＯＳトランジスタ
とにより構成され、バイポーラ論理回路に直接ＭＯＳレ
ベルの信号を入力できるようにしたため、レベル変換回
路が不要となり、チップ面積を縮小しかつ消費電力を低
減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置におけるバイポーラトランジスタとＭＯＳトランジス
タとにより構成されたＢｉＭＯＳ論理回路に関し、特に
同一半導体チップ上にバイポーラ論理回路とＭＯＳ型論
理回路とを搭載した複合型半導体集積回路に好適に用い
られるＢｉＭＯＳ論理回路に関する。
【０００２】
【従来の技術】近時、所謂マルチメディアと称される環
境の実現のため、パソコン及びワークステーション等の
情報処理装置間のＬＡＮ（ローカルエリアネットワー
ク）接続による高速データ通信や画像通信等の検討がな
されている。そして、この益々多様化する通信ニーズに
対応するために広帯域総合デジタル通信網（Ｂｒｏａｄ
ｂａｎｄ Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ
Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ：「Ｂ−ＩＳＤＮ」と
略記する）を代表とするネットワークの構築が検討され
ている。
【０００３】これは、具体的には、光ケーブル等の通信
媒体にてユーザ端末をネットワーク接続し、非同期転送
モード（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ：「ＡＴＭ」と略記する）の通信方式でシリ
アルデータを高速通信することにより実現される。
【０００４】このため、ネットワークとのインターフェ
イス装置には、高速なデジタルデータの送受信部に用い
られる、データの直並列変換を行うマルチプレクサ（Ｍ
ｕｌｔｉｐｌｅｘｅｒ、「ＭＵＸ」と略記する）／デマ
ルチプレクサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ、「ＤＥＭ
ＵＸ」と略記する）部と、大規模な並列データ処理部
と、を搭載したＬＳＩが用いられている。
【０００５】シリアルデータの伝送速度は例えば６２２
Ｍｂｐｓ（メガビット／秒）と高速であるため、インタ
ーフェイス信号としてＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄ Ｌｏｇｉｃ）レベルの信号を用い、８分割後
の並列データ（シリアルデータを８ビット並列に変換し
たデータ）は７８Ｍｂｐｓと低速であるため、ＴＴＬ／
ＣＭＯＳレベルの信号が用いられる。
【０００６】このため、従来、ネットワークとのインタ
ーフェイス装置には、ＥＣＬとＣＭＯＳの２種のＬＳＩ
を組合わせて用いていたが、近時、ＥＣＬ論理回路とＣ
ＭＯＳ論理回路を１チップ上に搭載したＢｉＭＯＳゲー
トアレイが開発されるに至っている。
【０００７】この種の従来のＢｉＭＯＳゲートアレイに
おいては、バイポーラ論理回路とＭＯＳ型論理回路との
間で信号レベルを変換する必要があり、たとえば下記２
点の文献(1)及び文献(2)に記載されているようにレベル
変換回路を必要としていた。
【０００８】図７（Ａ）にこの信号変換の関係をブロッ
ク図を用いて模式的に示し、図７（Ｂ）にこの種のＢｉ
ＭＯＳゲートアレイのチップ構成を示す。図７（Ａ）及
び図７（Ｂ）に示すように、ＥＣＬレベルの信号を扱う
バイポーラ論理回路７１とＴＴＬ／ＣＭＯＳレベルの信
号を扱うＭＯＳ型論理回路７３との間には双方の間のレ
ベル変換を行うレベル変換回路７２が設けられている。
【０００９】文献(1)（早川その他、「Ｂ−ＩＳＤＮ
６２２Ｍｂ／ｓユーザ網インターフェイス用０.５μｍ
低消費電力ＢｉＭＯＳゲートアレイ」、信学技報、ＩＣ
Ｄ９４−７１、電子情報通信学会、１９９４年）。
【００１０】文献(2)（Ｙ．Ｈａｙａｋａｗａその他、
“０．５ ｍｉｃｒｏｎ Ｌｏｗ−ｐｏｗｅｒ ＢｉＣ
ＭＯＳ Ｇａｔｅ Ａｒｒａｙ ｆｏｒ Ｂ−ＩＳＤＮ
６２２ Ｍｂ／ｓ Ｕｓｅｒ−Ｎｅｔｗｏｒｋ Ｉｎ
ｔｅｒｆａｃｅ”、ＩＥＥＥ１９９４ ＣＵＳＴＯＭ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥ
ＲＡＮＣＥ、２６．６、第６０７〜６１０頁、１９９４
年）。
【００１１】
【発明が解決しようとする課題】上述した従来のＢｉＣ
ＭＯＳゲートアレイは、バイポーラ論理回路とＭＯＳ型
論理回路との間では信号レベルを変換するために専用の
レベル変換回路をＬＳＩチップ上に搭載する必要がある
ため、チップ面積と消費電力が増大するという問題点が
ある。
【００１２】従って、本発明の目的は、上記従来技術の
問題点を解消し、レベル変換回路を不要とし、チップ面
積の縮小及び消費電力の低減を達成するＢｉＭＯＳ論理
回路を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、バイポーラトランジスタとＭＯＳトラン
ジスタとを構成可能なＢｉＣＭＯＳプロセスを用いて同
一半導体チップ上にバイポーラ型論理回路とＭＯＳ型論
理回路とを搭載した複合型の半導体集積回路装置におい
て、前記バイポーラ型論理回路が前記ＭＯＳ型論理回路
との間で所定の信号について信号の授受を直接行いレベ
ル変換を不要とするＭＯＳトランジスタを含んでなるＢ
ｉＭＯＳ論理回路を備えたことを特徴とする半導体集積
回路装置を提供する。
【００１４】また、本発明において、ＢｉＭＯＳ論理回
路は、バイポーラトランジスタを用いた縦型２段構成の
差動回路を少なくとも含む高速論理回路部と、ＭＯＳ型
論理回路から出力された低速信号がゲート電極に入力さ
れ前記高速論理回路部の高電位側電源電位またはコレク
タ負荷抵抗と、２段目の差動対のエミッタ共通接続部と
の間に接続されたＭＯＳトランジスタと、を含むことを
特徴とする。
【００１５】さらに、本発明において、ＢｉＭＯＳ論理
回路は、エミッタが共通接続された差動対トランジスタ
を負荷抵抗素子と定電流源との間に縦に複数段接続し、
該負荷抵抗素子に表れる論理振幅に基づき、所定の論理
出力信号が取り出されるように構成されてなるバイポー
ラ論理回路と、前記論理出力信号の出力を制御する信号
をゲート入力とするＭＯＳトランジスタを前記負荷抵抗
素子または高位側電源端子と前記定電流源との間に挿入
してなることを特徴とする。
【００１６】本発明によれば、低速かつ大振幅なＭＯＳ
レベルの信号を直接入力することが可能とされるような
構成としたため、レベル変換回路を不要とし、半導体チ
ップ面積を縮小し、かつ消費電力を低減できる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
【００１８】図１（Ａ）は、本発明の一実施形態におけ
る、ＢｉＭＯＳ論理回路とＭＯＳ型論理回路との間の信
号接続関係をブロック図にて模式的に示した図であり、
図１（Ｂ）は、本発明の一実施形態における、ＢｉＭＯ
Ｓ論理回路を搭載したＢｉＣＭＯＳゲートアレイのチッ
プ構成をブロック図にて示した図である。
【００１９】図１に示すように、本発明の一実施形態に
おいては、ＥＣＬ Ｉ／Ｏ（入出力）回路１７との間で
ＥＣＬレベルの信号を扱うＢｉＭＯＳ論理回路１１と、
ＴＴＬ／ＣＭＯＳ Ｉ／Ｏ回路１４〜１６との間でＴＴ
Ｌ／ＣＭＯＳレベルの信号を扱うＭＯＳ型論理回路１３
と、を備え、ＢｉＭＯＳ論理回路１１とＭＯＳ型論理回
路１３とは直接信号の授受を行う。
【００２０】すなわち、本実施形態は、ＢｉＭＯＳ論理
回路１１はＭＯＳ型論理回路１３と直接信号の授受を行
う高速論理回路とされ、半導体チップ上に信号レベル変
換用のレベル変換回路を搭載することが不要とされたこ
とを特徴とするものである。
【００２１】次に、本発明の一実施形態に係るＢｉＭＯ
Ｓ論理回路の具体的な回路構成例を図面を参照して説明
する。図２は、本発明の一実施形態に係るＢｉＭＯＳ論
理回路の回路構成例を示す図であり、セット／リセット
付きラッチ回路の回路図（図２（Ａ）参照）とその動作
を表す真理値表（図２（Ｂ）参照）が示されている。
【００２２】図２（Ａ）を参照して、高電位側電源ＶＣ
Ｃと低電位側電源ＧＮＤとの間に抵抗Ｒ１〜Ｒ３、バイ
ポーラトランジスタＱ１〜Ｑ６、定電流源Ｉｃｓ１によ
り縦型２段構成のＣＭＬ（カレントモードロジック；電
流切替型論理回路）回路にてラッチ回路が構成されてい
る。
【００２３】エミッタが共通接続されコレクタが負荷抵
抗Ｒ２、Ｒ３の一端にそれぞれ接続され差動（相補）入
力信号Ｄ、Ｄ￣をベースにそれぞれ入力するバイポーラ
トランジスタＱ１、Ｑ２は入力段の差動対を構成し、コ
レクタを負荷抵抗Ｒ２、Ｒ３の一端に接続し、差動対ト
ランジスタＱ１、Ｑ２と負荷抵抗Ｒ２、Ｒ３の一端との
接続点をそれぞれベース入力とし、エミッタが共通接続
されたバイポーラトランジスタＱ５、Ｑ４はデータ保持
側の差動対を構成し、バイポーラトランジスタＱ４、Ｑ
５のコレクタは相補型の出力端子ＯＵＴ￣、ＯＵＴに接
続されている。
【００２４】また、エミッタが共通接続されて定電流源
Ｉｃｓ１に接続され、差動クロック信号ＣＬＫ￣、ＣＬ
Ｋをそれぞれベース入力とし、コレクタが入力段の差動
対の共通エミッタとデータ保持段の差動対の共通エミッ
タにそれぞれ接続されたバイポーラトランジスタＱ３、
Ｑ６は、データ入力／保持の切換えを行う２段目の差動
対である。
【００２５】以上の差動対（「カレントスイッチ」とも
いう）により、定電流の流れる経路が切換えられ負荷抵
抗Ｒ２またはＲ３に生じる論理振幅により出力端子ＯＵ
Ｔ、ＯＵＴ￣より信号出力される構成となっている。す
なわち、クロックＣＬＫの相補信号ＣＬＫ￣がＨｉｇｈ
の時、クロックＣＬＫはＬｏｗとされ、差動対Ｑ３、Ｑ
６のうちＱ３がオン、Ｑ６はオフ状態となり入力段の差
動対にのみ定電流源Ｉｓｃ１からの電流が流れ、差動入
力信号Ｄ、Ｄ￣の論理レベルに対応して負荷抵抗Ｒ２、
Ｒ３の電位降下に差が生じ出力端子ＯＵＴ￣、ＯＵＴに
出力される（例えばデータＤがＨｉｇｈの時ＯＵＴ￣は
Ｌｏｗ）。一方、クロックＣＬＫがＨｉｇｈの時、その
相補信号ＣＬＫ￣はＬｏｗとされ、差動対Ｑ３、Ｑ６の
うちＱ６がオン、Ｑ３はオフ状態となりデータ保持段の
差動対にのみ定電流源Ｉｓｃ１からの電流が流れ、例え
ばデータＤがＨｉｇｈの時出力端子ＯＵＴ￣はＬｏｗ、
出力端子ＯＵＴはＨｉｇｈであるため、差動対トランジ
スタＱ４、Ｑ５のうち出力端子ＯＵＴをベース入力とす
るＱ４がオン、出力端子ＯＵＴ￣をベース入力とするＱ
５はオフ状態となり、このためクロックＣＬＫがＨｉｇ
ｈの時には差動入力信号Ｄ、Ｄ￣によらず、出力端子Ｏ
ＵＴ￣はＬｏｗレベルに、出力端子ＯＵＴはＨｉｇｈレ
ベルに保持される。
【００２６】上記回路は、縦型２段構成のＣＭＬ回路に
て構成されているため高速動作が可能であり、例えば３
００ｍＶ程度の論理振幅を有する相補信号を用いてクロ
ック入力信号は６２２ＭＨｚ、データ入力／出力信号は
６２２Ｍｂｐｓの速度で信号をやりとりできる。
【００２７】これらの信号はＥＣＬ Ｉ／Ｏ回路を介し
てＥＣＬレベルの信号に変換され半導体チップ外部とイ
ンターフェイスされる。
【００２８】これに対し、ラッチ回路のセット／リセッ
トは低速動作でよいため、ＴＴＬ／ＣＭＯＳレベルの信
号で半導体チップの外部から入力される。なお、図２
（Ａ）のＣＭＬ回路の出力信号ＯＵＴ、ＯＵＴ￣等をＭ
ＯＳ型論理回路に伝達する際にはレベル変換回路により
ＭＯＳレベルに変換される。また、図２（Ａ）のＣＭＬ
回路の出力信号ＯＵＴ、ＯＵＴ￣をエミッタフォロワ回
路で出力するＥＣＬ構成としてもよいことは勿論であ
る。
【００２９】ＴＴＬ／ＣＭＯＳ Ｉ／Ｏ回路及びＭＯＳ
型論理回路を経由したセット／リセット信号（Ｓ信号、
Ｒ信号）は、ほぼ電源電圧の電位差（ＶＣＣ−ＧＮＤ）
に近い大振幅の信号にて伝達される。この信号レベルを
模式的に示した図を図６に示す。
【００３０】本実施形態のラッチ回路は、ＭＯＳレベル
のセット信号Ｓをゲート電極に入力するｎチャネル型Ｍ
ＯＳトランジスタＱ７と、同様にリセット信号Ｒをゲー
ト電極に入力するｎチャネル型ＭＯＳトランジスタＱ８
と、を備えている。
【００３１】ｎチャネル型ＭＯＳトランジスタＱ７のド
レインは、負荷抵抗Ｒ２の一端、バイポーラトランジス
タＱ１及びＱ４のコレクタ、バイポーラトランジスタＱ
５のベース、及び出力端子ＯＵＴ￣の共通接続点に接続
され、ソースは２段目の差動対を構成するバイポーラト
ランジスタＱ３、Ｑ６の共通接続されたエミッタと定電
流源Ｉｃｓ１の共通接続点に接続され、セット信号Ｓが
Ｈｉｇｈレベルの時に定電流を負荷抵抗Ｒ２側に流す。
これにより出力端子ＯＵＴ￣をＬｏｗ、出力端子ＯＵＴ
をＨｉｇｈレベルにセットする。
【００３２】同様に、ｎチャネル型ＭＯＳトランジスタ
Ｑ８のドレインは、負荷抵抗Ｒ３の一端、バイポーラト
ランジスタＱ２及びＱ５のコレクタ、バイポーラトラン
ジスタＱ４のベース、及び出力端子ＯＵＴの共通接続点
に接続され、ソースは２段目の差動対を構成するバイポ
ーラトランジスタＱ３、Ｑ６の共通接続されたエミッタ
と定電流源Ｉｃｓ１の共通接続点に接続され、リセット
信号ＲがＨｉｇｈレベルの時に定電流を負荷抵抗Ｒ３側
に流す。これにより出力端子ＯＵＴをＬｏｗ、出力端子
ＯＵＴ￣をＨｉｇｈレベルにセットする。
【００３３】図３は、本発明の第２の実施の形態に係る
ＢｉＭＯＳ論理回路の構成を示す図であり、第１の実施
形態に係るラッチ回路を２個用いて構成したマスタスレ
ーブ型のセット／リセット付きフリップフリップ回路の
回路図（図３（Ａ）参照）と、この回路の動作を表す真
理値表（図３（Ｂ）参照）が示されている。本実施形態
においても、フリップフロップのセット／リセット信号
は低速動作でよいため、ＭＯＳレベルのセット信号Ｓを
ゲート電極に入力するｎチャネル型ＭＯＳトランジスタ
Ｑ７、Ｑ１７と、同様にリセット信号Ｒをゲート電極に
入力するｎチャネル型ＭＯＳトランジスタＱ８、Ｑ１８
とを備えている。本実施形態におけるフリップフロップ
における各ラッチ回路の構成は前記第１の実施形態で説
明したものと同様とされるため、その説明は省略する。
【００３４】図４は、本発明の第３の実施の形態に係る
ＢｉＭＯＳ論理回路の構成を示す図であり、イネーブル
付き２：１データセレクタ回路の回路図（図４（Ａ）参
照）と、その動作を表す真理値表（図４（Ｂ）参照）が
示されている。
【００３５】図４（Ａ）に示すように、高電位側電源Ｖ
ＣＣと低電位側電源ＧＮＤとの間に抵抗Ｒ１〜Ｒ３、バ
イポーラトランジスタＱ１〜Ｑ６、定電流源Ｉｃｓ１に
より縦型２段構成のＣＭＬ回路にて２：１データセレク
タ回路が構成されている。
【００３６】エミッタが共通接続されコレクタが負荷抵
抗Ｒ２、Ｒ３に接続され、ベースに差動（相補）データ
信号Ａ、Ａ￣を入力するバイポーラトランジスタＱ１、
Ｑ２は入力段の第１の差動対であり、エミッタが共通接
続されコレクタが負荷抵抗Ｒ２、Ｒ３に接続され、ベー
スに差動データ信号Ｂ、Ｂ￣を入力するバイポーラトラ
ンジスタＱ４、Ｑ５は入力段の第２の差動対であり、ま
たエミッタが共通接続されて定電流源Ｉｃｓ１に接続さ
れコレクタが第１、第２の差動対の共通エミッタにそれ
ぞれ接続され、ベースに相補セレクタ信号Ｃ、Ｃ￣を入
力するバイポーラトランジスタＱ３、Ｑ６はセレクタ信
号Ｃ、Ｃ￣により前記データ信号のいずれか一方を選択
するための２段目の差動対（カレントスイッチ）であ
る。
【００３７】以上の差動対により定電流の流れる経路が
切換えられ負荷抵抗Ｒ２、Ｒ３に生じる論理振幅により
出力端子ＯＵＴ、ＯＵＴ￣より信号出力される構成とさ
れている。
【００３８】上記回路は、縦２段構成のＣＭＬ回路にて
構成されているため高速動作が可能であり、例えば３０
０ｍＶ程度の論理振幅を有する相補信号を使用して高速
のデータ処理を行うことができる。これに対し、一般
に、イネーブル信号は低速であるため、ほぼ電源電圧の
電位差に近い大振幅のＭＯＳレベル信号にてｎチャネル
型ＭＯＳトランジスタＱ７ゲートに入力される。
【００３９】ｎチャネル型ＭＯＳトランジスタＱ７は負
荷抵抗Ｒ３、バイポーラトランジスタＱ２、及びＱ５の
コレクタ、出力端子ＯＵＴの共通接続点と、バイポーラ
トランジスタＱ３、Ｑ６の共通接続されたエミッタ及び
定電流源Ｉｃｓ１の共通接続点との間に接続され、イネ
ーブル信号ＥＮがＨｉｇｈの時（非活性化時）に、定電
流を負荷抵抗Ｒ３側に流し、セレクト信号Ｃ、入力信号
Ａ、Ｂによらず常に出力端子ＯＵＴをＬｏｗ、ＯＵＴ￣
をＨｉｇｈとする。
【００４０】図５は、本発明の第４の実施の形態に係る
ＢｉＭＯＳ論理回路を示す図であり、イネーブル付きデ
コーダ回路の回路図（図５（Ａ）参照）と動作を表す真
理値表（図５（Ｂ）参照）である。
【００４１】同様に、縦型２段構成のＣＭＬ回路にてデ
コーダ回路が構成されており高速にて信号処理が可能で
ある。これに対し一般に低速かつ大振幅なＭＯＳレベル
信号のイネーブル信号ＥＮがｎチャネル型ＭＯＳトラン
ジスタＱ７のゲート電極に入力される。
【００４２】ｎチャネル型ＭＯＳトランジスタＱ７は高
電位側電源ＶＣＣと、バイポーラトランジスタＱ３、Ｑ
６の共通接続されたエミッタ及び定電流源Ｉｃｓ１との
共通接続点間に接続され、イネーブル信号ＥＮがＨｉｇ
ｈの時に定電流をバイパスする機能を有する。これによ
り全出力端子をＨｉｇｈレベルに設定することができ
る。
【００４３】イネーブル信号ＥＮがＬｏｗの場合、信号
ＣがＨｉｇｈの時には、２段目の差動対トランジスタの
うちトランジスタＱ３がオンし（トランジスタＱ６はオ
フ）、第１の差動対トランジスタＱ１、Ｑ２に電流が流
れ出力端子ＯＵＴ１から入力Ａの論理信号が出力され、
信号Ｃ￣がＨｉｇｈの時、トランジスタＱ６がオンし
（トランジスタＱ３はオフ）、第２の差動対トランジス
タＱ４、Ｑ５に定電流が流れ出力端子ＯＵＴ２から入力
Ａの論理信号が出力される。
【００４４】
【発明の効果】以上説明したように、本発明に係るＢｉ
ＭＯＳ論理回路は、バイポーラトランジスタを用いた縦
型２段構成の差動回路で基本論理が構成されているため
高速に動作できるという効果を有する。
【００４５】また、本発明は、低速かつ大振幅なＭＯＳ
レベルの信号を直接入力することが可能とされるため、
レベル変換回路を不要とし、半導体チップ面積を縮小し
かつ消費電力を低減できるという効果がある。以上によ
り、本発明は、同一半導体チップ上にバイポーラ論理回
路とＭＯＳ型論理回路とを搭載した複合型半導体集積回
路に好適に用いられる。
【図面の簡単な説明】
【図１】本発明の構成を説明するための図である。
（Ａ）はＢｉＭＯＳ論理回路とＭＯＳ型論理回路を１チ
ップ上に搭載したＢｉＣＭＯＳゲートアレイにおける信
号接続の関係を示した図である。（Ｂ）はＢｉＭＯＳ論
理回路とＭＯＳ型論理回路を１チップ上に搭載したＢｉ
ＣＭＯＳゲートアレイのチップ構成を示した図である。
【図２】本発明の第１の実施形態に係るラッチ回路の構
成を示す図である。
【図３】本発明の第２の実施形態に係るフリップフロッ
プ回路の構成を示す図である。
【図４】本発明の第３の実施形態に係るセレクタ回路の
構成を示す図である。
【図５】本発明の第４の実施形態に係るデコーダ回路の
構成を示す図である。
【図６】図２に示すラッチ回路の入力信号レベルを示す
図である。
【図７】従来例の構成を説明するための図である。
（Ａ）は従来のバイポーラ論理回路とＭＯＳ型論理回路
を１チップ上に搭載したＢｉＣＭＯＳゲートアレイにお
ける信号変換の関係を示した図である。（Ｂ）は従来の
バイポーラ論理回路とＭＯＳ型論理回路を１チップ上に
搭載したＢｉＣＭＯＳゲートアレイのチップ構成を示し
た図である。
【符号の説明】
Ｒ１〜Ｒ６ 抵抗 Ｑ１〜Ｑ６、Ｑ１１〜Ｑ１６ ｎｐｎ型のバイポーラト
ランジスタ Ｑ７、Ｑ８、Ｑ１７、Ｑ１８ ｎチャネル型のＭＯＳト
ランジスタ Ｉｃｓ１、Ｉｃｓ２ 定電流源 ＶＣＣ 高電位側の電源電圧 ＧＮＤ 低電位側の電源電圧 Ｄ、Ｄ￣、Ａ、Ａ￣、Ｂ、Ｂ￣ 高速信号入力端子 ＣＬＫ、ＣＬＫ￣、Ｃ、Ｃ￣ ２段目レベルの高速信号
入力端子 ＯＵＴ、ＯＵＴ￣、ＯＵＴ１、ＯＵＴ１￣、ＯＵＴ２、
ＯＵＴ２￣ 高速信号出力端子 Ｓ、Ｒ、ＥＮ ＭＯＳレベルの低速な信号入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/086 Ｈ０３Ｋ 19/092 19/018 19/094 Ｂ 19/0948

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】バイポーラトランジスタとＭＯＳトランジ
    スタとを構成可能なＢｉＣＭＯＳプロセスを用いて同一
    半導体チップ上にバイポーラ型論理回路とＭＯＳ型論理
    回路とを搭載した複合型の半導体集積回路装置におい
    て、 前記バイポーラ型論理回路が前記ＭＯＳ型論理回路との
    間で所定の信号について信号の授受を直接行いレベル変
    換を不要とするＭＯＳトランジスタを含んでなるＢｉＭ
    ＯＳ論理回路を備えたことを特徴とする半導体集積回路
    装置。
  2. 【請求項２】前記ＢｉＭＯＳ論理回路が、前記バイポー
    ラ型論理回路として、電流切替型論理回路またはエミッ
    タ結合型論理回路を含むことを特徴とする請求項１記載
    の半導体集積回路装置。
  3. 【請求項３】前記ＭＯＳ型論理回路が、ＣＭＯＳ回路、
    ＢｉＣＭＯＳ回路、及びＢｉＮＭＯＳ回路の少なくとも
    一を含むことを特徴とする請求項１記載の半導体集積回
    路装置。
  4. 【請求項４】前記ＢｉＭＯＳ論理回路が、前記バイポー
    ラ型論理回路として、ラッチ回路を含み、前記ラッチ回
    路が、前記ＭＯＳ型論理回路から出力されたセット／リ
    セット信号を直接入力するように構成されたことを特徴
    とする請求項１記載の半導体集積回路装置。
  5. 【請求項５】前記ＢｉＭＯＳ論理回路が、前記バイポー
    ラ型論理回路として、マスタスレーブ型のフリップフロ
    ップ回路を含み、前記フリップフロップ回路が、前記Ｍ
    ＯＳ型論理回路より出力されたセット／リセット用制御
    信号を直接入力するように構成されたことを特徴とする
    請求項１記載の半導体集積回路装置。
  6. 【請求項６】前記ＢｉＭＯＳ論理回路が、前記バイポー
    ラ型論理回路として、セレクタ回路を含み、前記セレク
    タ回路が、前記ＭＯＳ型論理回路より出力されたイネー
    ブル制御信号を直接入力するように構成されたことを特
    徴とする請求項１記載の半導体集積回路装置。
  7. 【請求項７】前記ＢｉＭＯＳ論理回路が、前記バイポー
    ラ型論理回路として、デコーダ回路を含み、前記デコー
    ダ回路が、前記ＭＯＳ型論理回路より出力されたイネー
    ブル制御信号を直接入力するように構成されたことを特
    徴とする請求項１記載の半導体集積回路装置。
  8. 【請求項８】バイポーラトランジスタを用いた縦型２段
    構成の差動回路を少なくとも含む高速論理回路部と、 ＭＯＳ型論理回路から出力された低速信号がゲート電極
    に入力され前記高速論理回路部の高電位側電源電位また
    はコレクタ負荷抵抗と、２段目の差動対のエミッタ共通
    接続部と、の間に接続されたＭＯＳトランジスタと、 を含むことを特徴とするＢｉＭＯＳ論理回路。
  9. 【請求項９】エミッタが共通接続された差動対トランジ
    スタを負荷抵抗素子と定電流源との間に縦に複数段接続
    し、該負荷抵抗素子に表れる論理振幅に基づき、所定の
    論理出力信号が取り出されるように構成されてなるバイ
    ポーラ論理回路と、前記バイポーラ論理回路の出力動作
    を制御する信号をゲート入力とするＭＯＳトランジスタ
    を前記負荷抵抗素子または高位側電源端子と前記定電流
    源との間に挿入してなることを特徴とするＢｉＭＯＳ論
    理回路。
  10. 【請求項１０】前記ＢｉＭＯＳ論理回路と該ＢｉＭＯＳ
    論理回路と信号の授受を行うＭＯＳ型論理回路とを同一
    基板上に形成してなることを特徴とする半導体集積回路
    装置。
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