JPH06500421A - Ｂｉ―ＣＭＯＳメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデジタルメモリに関するものであり、特に、それは低電力、高速、高 密度Ｂ１−ＣＭＯＳスタティックメモリチップに関するものである。

Ｂ１−ＣＭＯＳメモリチップはバイポーラトランジスタで部分的にかつＣＭＯＳ トランジスタで部分的に作られる。

従来から、Ｂ１−ＣＭＯＳメモリチップ上には、ＣＭＯＳトランジスタが何千も のメモリセルを形成し、他方バイポーラトランジスタは特定のセルを選択するア ドレス入力信号を受けてデコードする。これが第１図に示されており、参照数字 １０はメモリセルの１つを示し、かつ参照数字２０はメモリセル１０を選択する １つのアドレスデコーダを示す。

このようなり１−ＣＭＯＳメモリチップアーキテクチャは多数のセルと、高速動 作速度とを提供するため、現在幅広く用いられている。完全にＣＭＯＳトランジ スタで作られる他の先行技術のメモリチップはゆっくりと作動し、他方完全にバ イポーラトランジスタだけで作られるさらに他の先行技術メモリチップは任意の 与えられたチップサイズに対してわずかのメモリセルしか提供しない。

しかしながら、第１図のＢ１−ＣＭＯＳメモリチップにおけるバイポーラアドレ スデコーダ２０およびＣＭＯＳメモリセル１０は、正しく動作するために異なる レベルのデジタル信号を必要とする。デコーダ２０は、互いに１ボルト以下だけ 異なるハイレベルおよびローレベルを有する“ＥＣＬ”デジタルアドレス信号で 動作し、他方メモリセル１０は少なくとも３ボルトだけ互いに異なるハイおよび ローレベルを有するデジタル’ＣＭＯ８”信号で作動する。

たとえば、ＥＣＬハイおよびローレベルは通常−０，８ボルトおよび−１，６ボ ルトであり、ＣＭＯＳハイおよびローレベルは通常０ボルトおよび−５，２ボル トである。

バイポーラデコーダをＣＭＯＳメモリセルとともに作動させるために、Ｅ　ＣＬ 　−ＣＭ　ＯＳ電圧レベル変換器３０が従来それらの間に配設される。用いられ るＢ１−ＣＭＯＳメモリチップとしてこれらの電圧変換器回路の多くの例が先行 技術に述べられている。

たとえば、ソリッド・ステート回路のＩ　ＥＥＥジャーナルの第２４巻、第５号 、１９８９年１０月、第１２２６−１２３１頁の“ダブル−ラッチＥＣＬ−ＣＭ Ｏ８−レベルコンバータを備えた８−ｎ５１−ＭビットＥＣＬ　Ｂｉ−０ＭＯ３ ＳＲＡＭ”の標題の、マイゼ他による技術論文の第９図を参照されたい。また、 ソリッド・ステート回路のＩＥＥＥジャーナル、第２４巻、第４号、１９８９年 ８月、１０２１−１０２６頁の”８−ｎｓ　２５６Ｋ　Ｂｉ−０ＭＯ３ＲＡＭ” という標題のタンパ他による技術論文の策８図を参照されたい。さらに、ソリッ ドステート回路のＩＥＥＥジャーナル、第２３巻第５号、１９８８年１０月、１ ０４８−１０５３頁の“１−ｏｅｍＢｉ−ＣＭＯ３技術を用いたｌ２−ｎｓ　Ｅ ＣＬ　Ｉｌｏ　２５６ＫＸＩ−ビット　ＳＲＡＭ”という標題のカーディアス他 による技術論文の第４図を参照されたい。

しかしながら、すべてのＥＣＬ　ＣＭＯ３電圧レベル変換器３０はメモリセルが アドレスされることができる速度に対し固有の遅延を加える。また、すべてのＥ ＣＬ−０ＭＯ８変換器はそれらの実現のためある量のチップスベースを必要とし 、かつそれはチップ上に置かれることができるセルの数を減少させる。さらに、 すべてのＥＣＬ−ＣＭＯ８変換器３０は何がしかの電力を消散し、これは順次、 ともかくもチップから除去されなければならない熱の量を増大させる。

したがって、この発明の主たる目的は、何らかのＥＣＬ−ＣＭＯ３変換器なしに 作動しかつそれゆえに、先行技術よりもより少ない電力でかつより少ないチップ スペースを用いながら高速で作動するＢ　１−ＣＭＯＳデジタルメモリチップの ための改良されたアーキテクチャを提供することこの発明の１つの好ましい実施 例は多数の行のメモリセルと、各行毎のそれぞれの行アドレス回路とを含む。各 行アドレス回路は、ＥＣＬアドレス入力信号を受けるベースを有する第１のバイ ポーラトランジスタと、基準電圧を受けるベースを備えた第２のバイポーラトラ ンジスタとを有する。第１および第２のバイポーラトランジスタは電流源を介し て第１の電圧供給源へ結合されるそれぞれのエミッタを有し、かつ第３のバイポ ーラトランジスタは接地へ結合されるコレクタと第１および第２のバイポーラト ランジスタの一方のコレクタへ結合されるベースとを有する。さらに、メモリは また、 第１の電圧供給源よりも大きさが小さい第２の電圧供給源と、 接地と第２の電圧供給源との間で交差結合され、第２の電圧供給源へおよび第２ の電圧供給源上に切換えるセットおよびリセットノードを形成する、各セルの電 界効果トランジスタと、 ノードの一方へ接続されるソースと、行アドレス回路の第３のバイポーラトラン ジスタのエミッタへ直接接続されるゲートと、しきい値電圧とを有する、各セル におけるｎ−チャンネル電界効果トランジスタと、セルの各行に結合されて、制 御信号に応答して、ゲートを、前記供給電圧プラスＮチャンネルトランジスタ用 のしきい値電圧以下に放電するための放電回路と、第１および第２のバイポーラ トランジスタのコレクタへ結合されて、ＥＣＬアドレスに応答して第２の供給電 圧プラスＮチャンネルトランジスタしきい値電圧よりも上にゲートを充電するた めの充電回路とを含む。

図面の簡単な説明 この発明の種々の特徴および利点は添付図面に関して個々に説明される。

墓１図は比較の目的のために示される先行技術のＢ１−ＣＭＯＳメモリの詳細回 路図である。

第２図はこの発明の１つの好ましい実施例の詳細回路図である。

第３図はこの発明の他の好ましい実施例の詳細回路図である。

第４図はこの発明の第３の好ましい実施例の詳細回路図さて第２図を参照して、 Ｂ１−ＣＭＯＳメモリチップの好ましい実施例を詳細に説明する。第２図におい て、参照数字４０は１つのメモリセルを示し、参照数字５０はそのメモリセル４ ０を選択するアドレスデコーダを示す。メモリセル４０およびアドレスデコーダ ５０は、それらの間に何らＥＣＬ−ＣＭＯＳ電圧変換器を有しないで互いに直接 に接続されるということが第２図のメモリにおいて特に重要である。この直接接 続がいかに働くことができるかは第２図のメモリにおける種々のノードに生じる 電圧に依存する。しかし、これらの詳細に入る前に、まずメモリのコンポーネン トおよびそれらの相互接続を考察する。

メモリセル４０は２個のＰ−チャンネル電界効果トランジスタ４１および４２と 、４個のＮチャンネル電界効果トランジスタ４３−４６とを含む。これらのトラ ンジスタ４１−４６のすべては接地と、−３，４ボルトの電圧供給源との間に、 図示されるように、相互接続される。トランジスタ４１，４２．４３および４４ はセットノードＳおよびリセットノードＲを有するフリップフロップを形成する ように交差結合される。フリップフロップのセット状態では、トランジスタ４１ および４４のみが導通し、セットノードＳを接地にしかつリセットノードＲを− ３，４ボルトにする。逆にフリップフロップのリセット状態では、トランジスタ ４２および４３のみが導通し、リセットノードＲを接地にしセットノードＳを− ３，４ボルトにする。

メモリセル４０がそのトランジスタ４５および４６によって、行ラインＲｘおよ び１対のビットラインＢ７およびＢ７’へ結合される。１行あたりに多数のメモ リセルがあり、多数の行がある。これが策２図において、行ラインの点線および ビットラインの点線で示される。

アドレスデコーダ５０は１組のＮ個のバイポーラトランジスタ５１−１ないし５ １−Ｎと、もう１つのバイポーラトランジスタ５２と、電流源５３と、２個の抵 抗器５４および５５と、１つの他のバイポーラトランジスタ５６とを含む。これ らのコンポーネントのすべてが接地と、−５゜２ボルトの電圧供給源との間に図 示のように相互接続される。そのような１つのデコーダはメモリセルの各行毎に 設けられる。

また、第２図のメモリには行放電回路６０が含まれる。

それは１個のＮチャンネルトランジスタ６１を含み、かつそれはセルの各行にお いてそれぞれのダイオード６２ｘを含む。コンポーネント６１および６２ｘが行 ラインＲｘおよび−５，２ボルトの電圧供給源との間に、図示のように結合され る。

さて、上述のすべてのコンポーネントがいかに作動し相互作用するかを示すため に、第２図はメモリにおける種々のノードＮ１−Ｎ４に生じる電圧を示す。ノー ドＮ１で始まり、トランジスタ５１−１ないし５１−Ｎの各々のベースは多ビツ トアドレス信号Ａ１ないしＡｎの１ビツトを受ける。これらのアドレスビットは −２，４ボルトおよび−３．２ボルトのＥＣＬハイおよびロー電圧レベルを有す る。

他方トランジスタ５２は−２，８ボルトの固定ベース電圧を有する。

第２図のメモリの各読出または書込動作はすべての行のセルを非選択することに よりかつ同時にトランジスタ６１をターンオンすることにより始まる。１行のメ モリセルを非選択するために、アドレス信号Ａ工ないしＡｎの１つまたはそれ以 上が−２，４ボルトの高電圧レベルに強制される。それが生じると、ハイのアド レス信号を受ける対応のトランジスタ５１−１ないし５１−Ｎが電流源５３から 電流“■”のすべてを通過させる。この電流“Ｉ”もまた、ノードＮ２上に電圧 降下を生じる抵抗５４を通過する。

好ましくは、抵抗５４は、トランジスタ５１−１ないし５１−Ｎのどれかを飽和 状態にさせることなく可能な限り大きく作られる。コレクターベース接合が順バ イアスされることになると飽和が生じる。そのため抵抗５４は、ノードＮ２の電 圧をトランジスタ５１−１ないし５１−Ｎの最も高いベース電圧（すなわち、− ２，４ボルト）に等しくさせるように選ばれる。

ノードＮ２が−２，４ボルトである間、トランジスタ６１がターンオンされる。

これは、トランジスタ６１のゲートの制御信号ＰＲＥＳＥＬ−Ｐをハイに進ませ ることによって行なわれる。その結果、トランジスタ５６のエミッタがダイオー ド６２ｘおよびトランジスタ６１を介して−５゜２ボルトに結合される。

上記結合によって、トランジスタ５６のベース−エミッタ接合が順バイアスされ 、かつしたがってトランジスタ５６が導通する。これは、約０．８ボルトのトラ ンジスタ５６におけるベース−エミッタ電圧降下を生じ、これはノードＮ３の電 圧を−２，４−０，８、すなわち−３，２ボルトに等しくさせる。同様な電圧降 下が、ダイオード６２ｘを通じて生じ、ノードＮ４を−３，２−０，８、すなわ ち−４，０ボルトに置く。

ノードＮ３が−３，２ボルトにあるため、メモリセルのトランジスタ４５および ４６の両方がターンオフされる。

それは、セットノードＳおよびリセットノードＲの最も低い電圧が−３，４ボル トだからであり、かつトランジスタ４５および４６をターンオンするために、ノ ードＮ３の電圧は少なくとも−３，４ボルトプラスしきい値電圧Ｖ工まで上げら れなければならないからである。最適には、トランジスタ４５および４６の各々 は＋１．０ボルトのしきい値電圧を有する。

上述の非選択が行なわれた後、読出または書込動作が、セルの特定の１行を選択 しかつ同時にトランジスタ６１をターンオフすることによって続く。１行のメモ リセルを選択するために、その行のためのアドレス信号ＡＩないしＡｎのすべて がローでなければならない。それが行なわれると、トランジスタ５１−１ないし ５１−Ｎのすべてがターンオフし、かつそのため発生器５３からの電流″Ｉ”は 何ら抵抗５４を通過しない。これは、順次、ノードＮ２に０ボルトを生じる。

ノードＮ２がＯボルトでノードＮ３が−３，２ボルトの状態で、トランジスタ５ ６のベース−エミッタ接合が順バイアスされる。したがってトランジスタ５６が 導通し、行ラインＲｘを充電する。この充電は、ベース−エミッタ降下が約０． ８ボルトに達するまで続き、かつそれは行ライン電圧を−０，８ボルトにする。

行ラインのこのような電圧がメモリセルを選択する、なぜならば、上で説明した ように、トランジスタ４５および４６はそれらのゲート電圧が−３，４ボルト＋ ｖＴまたは−２，４ボルトを越える時ターンオンするか谷である。

比較の目的のために、今第１図の先行技術のメモリチップに戻って参照し、Ｎ１ １ないしＮ１５の符号の付いた種々のノードに生じる電圧を考察する。ノード１ １はアドレスデコーダ２０におけるＮ個のトランジスタ２１−１ないし２１−Ｎ のベース上にあり、かつ各々のそのようなベースはアドレス信号Ａｌ−Ａｎの１ ビツトを受ける。これらのビットは従来−０，８ボルトおよび−１，６ボルトの ハイおよびローのＥＣＬ電圧レベルを有している。

アドレスビットＡｌ−Ａｎのすべてがローであるとき、電流“Ｉ”は何らトラン ジスタ２１−１ないし２１−Ｎを通過しない。したがって、ノードＮ１２の電圧 が０ボルトに進む。それは、順次、ノードＮ１２およびＮ１３間のトランジスタ ２６に生じる０、８ボルトのベース−エミッタ降下のため、ノードＮ１３に−０ ，８ボルトの電圧を生じる。

アドレスビットＡｌ−Ａｎのどれか１つがハイになると、それらのビットを受け る対応するトランジスタ２１−１ないし２１−Ｎが電流“Ｉ”を導通させる。そ れはノードＮ１２に−０，８ボルトの電圧を生じ、これは順次ノードＮ１３に− １，６ボルトの電圧を生じる。

換言すれば、抵抗２４およびトランジスタ２６によってノードＮ１３上に生じる 電圧の揺れおよび電圧レベルは、入力信号Ａ１ないしＡｎに生じる電圧の揺れお よび電圧レベルと同じである。−０，８ボルトおよび−１，６ボルトのこれらの ハイおよびローの電圧はノードＮ１４上に０ボルトおよび−５，２ボルトの新し いハイおよびローの電圧を発生させるために、ＥＣＬ−ＣＭＯ３電圧変換器を介 して送られる。メモリセル１０を選択および非選択するために第１図のメモリで はこのような電圧変換器が要求される。

メモリセル１０において、セットノードＳおよびリセットノードＲは０ボルトお よび−５，２ボルトのハイおよびローの電圧状態を有する。したがって、メモリ セルを非選択することができるためには、ノードＮ１４の電圧は−５゜２ボルト プラストランジスタ１５および１６のためのしきい値電圧Ｖｔの上および下に切 換えることができなければならない。１ボルトのしきい値電圧を想定すると、そ れは、ノード１４の電圧は−４，２ボルトより上および下に切換わらなければな らないことを意味する。

この基準は、ＥＣＬ−ＣＭＯ３変換器３０がアドレスデコーダ２０とメモリセル １０との間に設けられるときに明らかに満たされる。しかしながら、もし電圧コ ンバータ３０が除去されかつノードＮ１３が直接ノードＮ１４へ接続されれば、 結果的に生じるメモリは単純には働かないであろう、なぜならばメモリセル１０ は常に選択されるからである。

さて第３図に戻ると、この発明の第２の実施例の詳細が説明される。この実施例 は第２図の実施例と同一であるが、例外として、放電回路６０はアドレスデコー ダ５０と同じ供給電圧よりもむしろ、メモリセル４０と同じ供給電圧で作動する 。換言すれば、トランジスタ６１は−５，２ボルトよりもむしろ−３，４ボルト に接続されるドレインを有する。この修正では、第２図の実施例よりもさらに電 力の節約が達成される。

この電力の節約はメモリ読出または書込サイクルの予め選択された部分の間に生 じる。同時に、制御信号ＰＲＥ　５ＥＬ−Ｐがハイであり、そのためトランジス タ６１がターンオンし、ノードＮ４を−３，４ボルトへ結合する。同時に、１ま たはそれ以上のアドレス信号Ａｌ−Ａｎがハイに強制され、それにより電流“Ｉ ”は抵抗５４を通過しかつ−２，４ボルトの電圧をノードＮ２に発生する。

ノードＮ２が−２，４ボルトでノードＮ４が−３，４ボルトの状態で、トランジ スタ５６はダイオード６２ｘを介して接地から何の電流も通過させない。もしも トランジスタ５６が導通したことを確実にされれば、ダイオード６２Ｘにおける 約０．８ボルトの類ダイオード降下が生じなければならず、かつそれは、順次、 ノードＮ３の電圧を−３゜４＋０．８すなわち−２，６ボルトに上昇させるであ ろう。

したがって、トランジスタ５６のベースエミッタ電圧は−２，４ボルトと−２， ６ボルトまたは０．　２ポル、トとの間の差になるであろう。しかし、トランジ スタ５６は、べ一スエミッタが約０．８ボルトだけ順バイアスされるまでターン オンしないであろう。

したがって、読出／書込サイクルの予め選択された部分の間、第３図のメモリの 行の各々におけるトランジスタ５６がターンオフされる。そして、ターンオフさ れたトランジスタは電流を消費しない。

次に、第４図を参照して、この発明のさらに他の実施例が説明される。この実施 例は、第３図の実施例に類似しており、例外として、放電回路６０が異なる放電 回路７０と置換えられている。この変形では、第４図のメモリは第２図および第 ３図の先に説明した実施例よりも高速で作動するであろう。

放電回路７０には、バイポーラトランジスタ７１、Ｎチャンネル電界効果トラン ジスタ７２、および抵抗７３が含まれる。これらのコンポーネントのすべてが、 図示のように、行ラインＲｘおよび−３，４ボルトの供給電圧の間に相互接続さ れる。そのような１つの放電回路７０が行ラインＲｘの各々毎に存在する。

読出／書込サイクルの予め選択された部分の間に、制御信号ＰＲＥＳＥＬ−Ｐが ハイに進む。それはトランジスタ７２をターンオンし、トランジスタ７１のベー スを行ラインＲｘに結合する。もしも行ラインがハイの電圧を有せば、トランジ スタ７１はターンオンしかつそのベース電圧が−３，４＋０．８すなわち−２， ６ボルトに減少されるまで行ラインを放電する。

この放電が完全になった後、メモリセル４０の実際の読出／書込が、ＰＲＥＳＥ Ｌ−Ｐ制御信号をローに強制しかつアドレス信号Ａｌ−Ａｎのすべてをローに強 制することによって行なわれる。これはノードＮ２の電圧を一〇ボルトに上昇さ せ、これにより順次、トランジスタ５６が行ラインＲｘを−０，８ボルトに充電 する。第４図のメモリにおける行ラインのこのような充電は迅速に行なわれる、 なぜならば行ラインのすべてがトランジスタ７２によって互いに分離されるから であり、かつそれはその行ラインに関連の寄生容量を減少させる。比較すると、 第２図および第３図のメモリでは、行ラインＲｘのすべてがノードＮ４ないしダ イオード６２Ｘへ結合され、かつそのためノードＮ４は各行ラインの寄生容量を 増やす。

同様に、第４図のメモリの行ラインＲｘの放電が分離して行なわれる。各行ライ ンがダイオード７２ｘを介してかつ寄生容量を再び加えるノードＮ４を介して放 電される第２図および第３図のメモリと対比されるところである。

この発明の種々の好ましい実施例を詳細に説明してきた。

しかしながら、さらに、任意の変更および修正がこの発明の性質および精神から 逸脱することなくこれらの詳細に対してなされ得る。

たとえば、第２図、第３図および第４図のメモリセル４０において、トランジス タ４１および４２は抵抗で置換えられることかできる。また、トランジスタ４５ および４６の一方が、対応のビットラインに沿って除去されることができる。

さらに、第２図、第３図および第４図のアドレスデコーダにおいて、多数のトラ ンジスタ５１−１ないし５１−ｎはそのベースがＥＣＬロー選択信号を受ける１ 個のトランジスタと置換えられてもよい。また、そのロー選択信号の相補信号が 固定された基準電圧Ｖｒに変わってトランジスタ５２のベースへ送られることが できる。

したがって、この発明は図解された実施例に限定されるのではなく、添付の請求 の範囲によって規定されるということが理解されるべきである。

フロントページの続き （７２）発明者　リー、ロー・シャン アメリカ合衆国、９２１２９　カリフォルニア州、サン・ディエゴ、カミノ・デ ル・シュ工ロ、１３８７０ （７２）発明者　マンスーリアン、ババックアメリカ合衆国、９２０３７　カリ フォルニア州、う・ホラ、カミニド・イースト・プルツク、３２６９、ナンバー ・２１０

Claims (12)

【特許請求の範囲】
1. １．メモリセルの行とその行に対する行アドレス回路とを含む形式のデジタルメ モリであって、前記行アドレス回路は（ａ）ＥＣＬアドレスを受けるための入力 ノードと、（ｂ）その行が前記アドレスによって非選択されるとき第１の電圧供 給源へ電流を通過させる第１のバイポーラトランジスタと、（ｃ）その行が前記 アドレスによって選択されるとき前記第１の電圧供給源へ電流を通過させる第２ のバイポーラトランジスタと、（ｄ）前記第１および第２のトランジスタの一方 のコレクタへ結合されるベースを有する第３のバイポーラトランジスタとを含み 、前記メモリはまた、 その電圧が第１の供給電圧よりも大きさが小さい第２の電圧供給源と、 前記第２の電圧供給源の電圧２またはそれよりも上に切換えるセットおよびリセ ットノードを形成する接地および前記第２の電圧供給源間に交差結合される、各 セルにおける電界効果トランジスタと、 前記ノードの一方に接続されるソースと、前記第３のバイポーラトランジスタの エミッタへ直接に行ラインを介して接続されるゲートとを有する、各セルにおけ るＮ−チャンネル電界効果トランジスタと、 前記行ラインに結合され、制御信号に応答して前記第２の電圧供給源の電圧＋前 記Ｎチャンネルトランジスタのためのしきい値電圧以下に前記ゲートを放電させ るための放電手段と、 前記第１、第２および第３のバイポーラトランジスタのコレクタに結合されて、 前記ＥＣＬアドレスに応答して第２の供給電圧＋前記しきい値電圧よりも上に前 記ゲートを充電するための充電手段とを備えた、デジタルメモリ。
2. ２．前記充電手段は前記１つのバイポーラトランジスタのコレクタへ結合される 抵抗を含み、そこで、前記行が前記アドレスによって非選択されるとき電圧Ｖを 発生し、そのためＶマイナス第３トランジスタのべへースーエミッタ降下が前記 第２の供給電圧プラス前記Ｎチャンネルトランジスタのためのしきい値電圧より も低くなる、請求の範囲１に記載のメモリ。
3. ３．前記放電手段はセルの各行のそれぞれのダイオードと、前記ダイオードのす べてを制御信号に応答して放電ノードへ結合する１個の電界効果トランジスタと を含む、請求の範囲２に記載のメモリ。
4. ４．前記第２の供給電圧マイナス前記ダイオードにかかる順バイアス電圧降下マ イナス前記抵抗により発生される前記電圧の大きさが、前記第３のバイポーラト ランジスタのためのしきい値電圧よりも小さい、請求の範囲第３に記載のメモリ 。
5. ５．前記第１のバイポーラトランジスタは多数のバイポーラトランジスタによっ て並列にされており、その各々は前記ＥＣＬアドレスのそれぞれのビットを受け るベースを有する、請求の範囲４に記載のメモリ。
6. ６．前記第３のバイポーラトランジスタの電気ベースは前記第１のバイポーラト ランジスタの前記コレクタに結合される、請求の範囲４に記載のメモリ。
7. ７．前記交差結合された電界効果トランジスタはコンプリメンタリ電界効果トラ ンジスタである、請求の範囲６に記載のメモリ。
8. ８．前記放電手段はセルの各行におけるそれぞれのバイポーラトランジスタを含 み、それはその特定の行のみを制御信号に応答して放電ノードへ結合する、請求 の範囲２に記載のメモリ。
9. ９．前記第２の供給電圧マイナス前記ダイオードにかかる順バイアスされた電圧 降下マイナス前記抵抗により発生される前記電圧の大きさは、前記第３のバイポ ーラトランジスタのためのターンオン電圧よりも小さい、請求の範囲８に記載の メモリ。
10. １０．前記第１のバイポーラトランジスタは多数のバイポーラトランジスタによ って並列接続され、その各々は前記ＥＣＬアドレスのそれぞれのビットを受ける ベースを有する、請求の範囲９に記載のメモリ。
11. １１．前記第３のバイポーラトランジスタの前記ベースは前記第１のバイポーラ トランジスタの前記コレクタに結合される、請求の範囲１０に記載のメモリ。
12. １２．前記交差結合された電界効果トランジスタはコンプリメンタリ電界効果ト ランジスタである、請求の範囲第１１に記載のメモリ。