JP3961392B2 - ダイオードベースのマルチプレクサ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、マルチプレクサに関するものである。本発明は、ワンタイム・プログラマブル（ＯＴＰ）固体メモリにも関連する。
【０００２】
【従来の技術】
ＰＤＡ、ハンドヘルド式コンピュータ、デジタルカメラ、及び、デジタルミュージックプレーヤなどの携帯用装置には、データ、デジタル画像、及び、ＭＰ３ファイルなどを記憶するためのメモリが含まれる。これらの携帯用装置には、さまざまな種類の記憶装置を利用することができる。従来の記憶装置の種類には、フラッシュメモリ、小型ハードディスク、コンパクトディスク、及び、磁気テープなどが含まれる。しかし、これらの種類の記憶装置は、いずれも物理的サイズが大きい、記憶容量が少ない、比較的コストが高い、堅牢性に乏しい、アクセス時間が遅い、電力消費が多いといった１以上の制約がある。
【０００３】
特許文献１には、ダイオードベースのＯＴＰ固体メモリが開示されている。従来のメモリに比べると、ダイオードベースのメモリは、耐衝撃性が高く、消費電力が少なく、アクセス時間が短く、転送速度が適当で、記憶容量が十分である。ダイオードベースのメモリは、携帯用装置の標準的な携帯用インターフェイス（例えばＰＣＭＣＩＡ、ＣＦ）に適している。
【０００４】
ダイオードベースのＯＴＰ固体メモリ装置には、多数のデータライン及びアドレスラインが含まれる場合がある。マルチプレクサを用いると、これらのデータライン及びアドレスラインの数を減らすことができる。
【０００５】
マルチプレクサは、ＴＴＬなどのトランジスタ論理回路をベースにする場合がある。しかしながら、ダイオードベースのＯＴＰ固体メモリ装置においてトランジスタに必要な層を作成すると、メモリ装置のコスト及び複雑性が増すことになる。
【特許文献１】
米国特許出願第０９／８７５，３５６号明細書
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ダイオードベースのＯＴＰメモリ装置のマルチプレクサにおいてトランジスタの利用を回避することである。
【０００７】
【課題を解決するための手段】
本発明の態様の１つによれば、マルチプレクサには複数の段（ステージ）が含まれる。各段には、データ出力に接続された記憶装置、データ入力と電源入力との間に接続された第１のダイオード、及び、電源入力とデータ出力との間に接続された第２のダイオードが含まれる。
【０００８】
本発明の他の態様及び利点については、本発明の原理を例示した添付の図面に関連して検討すれば、下記の詳細な説明から明らかになるであろう。
【０００９】
図１を参照すると、マルチプレクサ１０には、Ｍ個のダイオードベースのラッチ１４が含まれる（整数Ｍ＞１）。ラッチ１４の入力（Ｄ1〜ＤM）は並列に接続され、各ラッチ１４が同じＮビット・ワード（ＤＡＴＡ）を受信するようになっている。各ラッチ１４は、Ｎビット幅の出力ライン１２を備えている（整数Ｎ＞１）。マルチプレクサ１０は、Ｎビット・ワード（ＤＡＴＡ）を受信し、そのＮビット・ワード（ＤＡＴＡ）をＭ個の出力ライン１２のうちのいずれか１つへ転送することができる。
【００１０】
クロック信号（ＣＬＫ1、ＣＬＫ2、．．．、ＣＬＫM）がラッチ１４のクロック入力に供給される。例えば、クロック信号ＣＬＫ1が第１のラッチ１４に供給される。クロック信号ＣＬＫ1が高のとき、第１のラッチ１４はデータ・ワード（ＤＡＴＡ）を記憶する。クロック信号ＣＬＫ1が低になると、この記憶されたデータが第１のラッチ１４の出力ライン１２で得られるようになる。
【００１１】
信号発生器（図１には図示せず）により、基準クロック（ＣＬＫ）及び許可信号（ＥＮ1、ＥＮ2、．．．、ＥＮM）が生成される。各許可信号（ＥＮ1、ＥＮ2、．．．、ＥＮM）は、ラッチ１４に対応する。マルチプレクサ１０には更に、基準クロック（ＣＬＫ）及び許可信号（ＥＮ1、ＥＮ2、．．．、ＥＮM）からクロック信号（ＣＬＫ1、ＣＬＫ2、．．．、ＣＬＫM）を生成するためのゲート１６も含まれる。例えば、基準クロック（ＣＬＫ）及び第１の許可信号（ＥＮ1）が高のとき、第１のラッチ１４はデータ・ワード（ＤＡＴＡ）を記憶する。ゲート１６は、ＥＣＬ技術をベースにしたものでもよいし、トランジスタを利用しない他の技術をベースしたものでもよい。
【００１２】
マルチプレクサ１０には、ラッチ１４に記憶されているデータをクリアするためのライン１８も含まれる。信号発生器によりデータクリア信号（ＣＬＥＡＲ）が生成され、データクリアライン１８へ供給される。
【００１３】
図１に示すマルチプレクサによれば、入力ラインが約Ｍ：１に減少する。従って、Ｍ＝３２のラッチを備えたマルチプレクサにより、入力ラインが約３２：１に減少する。
【００１４】
図２は、ダイオードベースのラッチ１４をさらに詳細に示している。ラッチ１４には、それぞれデータ入力（Ｄn）、電源入力（Ｐn）、及び、データ出力（Ｑn）を備えたＮ個の段１１０が含まれる（０＜ｎ＜（Ｎ−１））。第１の段１１０のデータ入力（Ｄ0）はデータ・ワード（ＤＡＴＡ）の最初のビットを受信し、２番目の段のデータ入力（Ｄ1）はデータ・ワード（ＤＡＴＡ）の２番目のビットを受信し、Ｎ番目の段のデータ入力（ＤN-1）はデータ・ワード（ＤＡＴＡ）のＮ番目のビットを受信する。これらのＮ個の段１１０のＮ個のデータ出力（Ｑ0〜ＱN-1）は、Ｎビットのデータライン１２に接続される。各段１１０毎に、プルアップ抵抗器１１２が電源入力（Ｐn）と電圧源（＋Ｖ）との間に接続される。
【００１５】
各段１１０には、データ出力（Ｑn）に接続された電荷蓄積素子（例えばコンデンサ）１１４、データ入力（Ｄn）と電源入力（Ｐn）との間に接続された第１のダイオード１１６、及び、電源入力（Ｐn）とデータ出力（Ｑn）との間に接続された第２のダイオード１１８が含まれる。第１のダイオード１１６の陰極はデータ入力（Ｄn）に接続され、第１のダイオード１１６の陽極は電源入力（Ｐn）に接続される。第２のダイオード１１８の陰極はデータ出力（Ｑn）に接続され、第２のダイオード１１８の陽極は電源入力（Ｐn）に接続される。
【００１６】
各段１１０には更に、クロック入力（Ｃn）、及び、クロック入力（Ｃn）と電源入力（Ｐn）との間に接続された第３のダイオード１２０が設けられる。段１１０のクロック入力（Ｃ0〜ＣN-1）は同じクロック信号（例えば、ＣＬＫ1）を受信するように互いに接続される。
【００１７】
各段１１０には、データクリア入力（ＣＤn）、及び、データクリア入力（ＣＤn）とデータ出力（Ｑn）との間に接続された第４のダイオード１２２がさらに設けられる。段１１０のデータクリア入力（ＣＤ0〜ＣＤN-1）は同じデータ・クリア信号（ＣＬＥＡＲ）を受信するように互いに接続される。
【００１８】
更に図３を参照する。次に、下記の例に従って、第２の段１１０の動作について説明する。初期状態は次の通りである。クロック信号がデアサートされ、クリア信号がアサートされている。第３及び第４のダイオード１２０及び１２２には順バイアスがかかっており、その間、電流が電源から第３のダイオード１２０を流れ、コンデンサ１１４が第４のダイオード１２２を通して放電される。
【００１９】
動作の開始時には、クロック信号（ＣＬＫ1）がアサートされ、データクリア信号（ＣＬＥＡＲ）がデアサートされる。第３及び第４のダイオード１２０，１２２が逆バイアス状態になる。データ・ワード・ビット（Ｄ1）が高の場合、第１のダイオード１１６が逆バイアス状態になり、第２のダイオード１１８が順バイアス状態になる。電流がプル・アップ抵抗器１１２及び第２のダイオード１１８を通して流れ、コンデンサ１１４を充電する。コンデンサ電圧（ＶCAP）が上昇する。
【００２０】
データは、クロック信号（ＣＬＫ1）の立ち下がりエッジで読み出される。高のコンデンサ電圧（ＶCAP）がデータ出力（Ｑ1）で読み出される。この高の電圧は、高のデータ状態に対応する。
【００２１】
データの読み出しが終わると、データクリア信号（ＣＬＥＡＲ）が再びアサートされる。この結果、第３及び第４のダイオード１２０，１２２が順バイアス状態になり、電流が電源から第３のダイオード１２０を通して流れ、コンデンサ１１４が第４のダイオード１２２を通して放電される。コンデンサ電圧（ＶCAP）が低下する。
【００２２】
次のクロックサイクル開始時には、クロック信号（ＣＬＫ1）がアサートされ、データクリア信号（ＣＬＥＡＲ）がデアサートされる。第３及び第４のダイオード１２０，１２２が逆バイアス状態になる。データ・ワード・ビット（Ｄ1）が低の場合、第１のダイオード１１６が順バイアス状態になる。電流が第１のダイオード１１６を通して流れ、コンデンサ１１４は充電されない。従って、コンデンサ電圧（ＶCAP）は上昇しない。
【００２３】
データは、クロック信号（ＣＬＫ1）の立ち下がりエッジで読み出される。データ出力（Ｑ１）の低のコンデンサ電圧（ＶCAP）は、低のデータ状態に対応する。
【００２４】
図４は、ダイオードベースのＯＴＰメモリ装置２１０を示している。シリコン基板２１４上に、１以上の記憶階層（memory level)２１２がスタックされる。各階層には、Ｍ個のサブアレイ２１６が含まれる。各サブアレイ２１６については後でさらに詳細に説明する。データはサブアレイ２１６からデータライン２１８へ読み出され、データライン２１８を介してデータ・マルチプレクサ２２０（図１に示すマルチプレクサ１０と同じ構成にすることができる）へ供給される。データ・マルチプレクサ２２０の出力は、基板２１４上の信号処理回路２２２へ供給される。
【００２５】
アドレスは行／列ドライバ２２４により復号され、復号されたアドレスがアドレス・マルチプレクサ２２８（図１に示すマルチプレクサ１０と同じ構成にすることができる）により適当なアドレス・ライン２２６に対して多重化される。行／列ドライバ２２４も基板２１４上に設けられる。
【００２６】
基板２１４上の信号発生器２３０により、許可信号（ＥＮ1、ＥＮ2、．．．、ＥＮM）、基準クロック（ＣＬＫ）、及び、データクリア信号（ＣＬＥＡＲ）が生成される。これらのタイミング信号は、アドレスを復号することによって生成することができる。
【００２７】
次に、図５を参照する。サブアレイ２１６は、ＯＴＰメモリ要素３１２の交差点抵抗器アレイ３１０、メモリ要素３１２の行の方向に延びるワードライン３１４、及び、メモリ要素３１２の列の方向に延びるビットライン３１６を含む。メモリ要素３１２の各行毎に１本のワードライン３１４を設け、メモリ要素３１２の各列毎に１本のビットライン３１６を設けることができる。各メモリ要素３１２は、ワードライン３１４とビットライン３１６との交差点に配置される。
【００２８】
ＯＴＰ行デコーダ３１８は、アドレス・マルチプレクサ２２８により行アドレス・ライン２２６に供給されたアドレスを復号することによって、ワードライン３１４を選択する。行デコーダ３１８は、複数のＯＴＰアドレス要素３２０を含む。行デコーダ３１８の各アドレス要素３２０は、ワードライン３１４と行アドレスライン２２６との交差点に配置される。
【００２９】
ＯＴＰ列デコーダ３２２は、アドレス・マルチプレクサ２２８により列アドレス・ライン２２６に供給されたアドレスを復号することによって、列ライン（ビットライン）３１６を選択する。列デコーダ３２２は、複数のＯＴＰアドレス要素３２０を含む。列デコーダ３２２の各アドレス要素３２０は、ビットライン３１６と列アドレス・ライン２２６との交差点に配置される。
【００３０】
メモリ要素３１２及びアドレス要素３２０は、いずれもダイオードを含む。
【００３１】
データは、行／列ドライバ２２４及び信号発生器２３０へアドレスを供給することにより、メモリ装置２１０に書き込むことができる。信号発生器２３０はこのアドレスを復号し、アドレス・マルチプレクサ２２８にサブアレイを選択させる。行／列ドライバ２２４はこのアドレスを復号し、復号されたアドレスをアドレス・マルチプレクサ２２８へ送信し、従って選択されたサブアレイへ送信する。選択されたサブアレイのアドレス論理回路は、この復号されたアドレスを受信し（アドレスライン２２６を介して）、ワードライン３１４及びビットライン３１６を選択する。選択されたワードライン３１４及びビットライン３１６に書き込み電流が流れ、それらの交差点にあるメモリ要素３１２に書き込み電流が流れる。書き込み電流の大きさは、選択されたメモリ要素３１２の抵抗状態を変化させるのに十分なものとする。
【００３２】
メモリ要素３１２の抵抗状態は、行／列ドライバ２２４にアドレスを供給することによって検知することができる。アドレス・マルチプレクサ２２８は、復号されたアドレスを選択されたサブアレイに送信する。この復号されたアドレスに応じてワードライン３１４及びビットライン３１６が選択される。検知電流が選択されたワードライン３１４及びビットライン３１６を流れ、従って、それらの交差点にあるメモリ要素３１２を流れる。検知電流の大きさは、選択されたメモリ要素３１２の抵抗状態を示すものである。この検知電流はデジタル値に変換され、データ・マルチプレクサがこのデジタル値を基板２１４上の信号処理回路２２２へ送信する。実際にはサブアレイから出力される全てのデータがまとめて送信されるが、選択されたアドレスに対応するメモリのビットしか有効ではない。
【００３３】
本発明は、上記の説明及び例示の特定の実施形態に制限されることはない。本発明は、特許の範囲の範囲より規定されるものとする。
【００３４】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．整数Ｍ＞１およびＮ＞１としたとき、Ｎ個の段(110)を有するＭ個のラッチ(14)からなるマルチプレクサであって、
前記段の各々はデータ入力（Ｄn）、電源入力（Ｐn）およびデータ出力（Ｑn）を有し、
前記段の各々は、前記データ出力（Ｑn）に接続された電荷記憶装置(114)、前記データ入力（Ｄn）と前記電力供給入力（Ｐn）との間に接続された第１のダイオード(116)、および、前記電力供給入力（Ｐn）と前記データ出力（Ｑn）との間に接続された第２のダイオード(18)を含む、マルチプレクサ(10)。
２．前記ラッチ(14)の各々は、該ラッチのＮ個の段(110)のデータ入力（Ｄn）により形成されたＮビット幅の入力を有し、
前記ラッチ(14)の各々は、該ラッチのＮ個の段(110)のデータ出力（Ｑn）により形成されたＮビット幅の出力を有する、請求項１のマルチプレクサ(10)。
３．少なくとも１つの前記ラッチ(14)を一時に有効にするための論理(16)をさらに含む、請求項１のマルチプレクサ(10)。
４．前記段(110)の各々は、クロック入力（Ｃn）、および、該クロック入力（Ｃn）と前記電源供給入力（Ｐn）との間に接続された第３のダイオード(120)をさらに含み、前記段(110)のクロック入力（Ｃn）が互いに接続されている、請求項１のマルチプレクサ(10)。
５．前記段(110)の各々は、クリアデータ入力（ＣＤn）、および、該クリアデータ入力（ＣＤn）と前記データ出力（Ｑn）との間に接続された第３のダイオード(122)をさらに含み、前記段(110)のクリアデータ入力（ＣＤn）が互いに接続されている、請求項１のマルチプレクサ(10)。
６．入力データによって前記第１のダイオード(116)が順方向にバイアスされるか逆方向にバイアスされるかが決まり、前記第１のダイオード(116)が順方向にバイアスされる場合には前記ラッチが第１の論理状態に設定され、前記第１のダイオード(116)が逆方向にバイアスされる場合には前記ラッチが第２の論理状態に設定される、請求項１のマルチプレクサ(10)。
【００３５】
【発明の効果】
本発明は、上記のように構成することにより、トランジスタを利用することなくダイオードベースのＯＴＰメモリ装置のマルチプレクサを構成することができる。
【図面の簡単な説明】
【図１】本発明によるマルチプレクサを例示した図である。
【図２】本発明によるマルチプレクサ用のラッチを例示した図である。
【図３】本発明によるマルチプレクサに関するタイミング図である。
【図４】本発明によるサブ・アレイ及びマルチプレクサを含むダイオードベースのメモリ装置を例示した図である。
【図５】サブアレイを例示した図である。
【符号の説明】
１０ マルチプレクサ
１２ 出力ライン
１４ ラッチ
１６ 論理回路
１１０ 段
１１４ 電荷蓄積装置
１１６ 第１のダイオード
１１８ 第２のダイオード
１２０ 第３のダイオード
１２２ 第４のダイオード
Ｃn クロック入力
ＣＤn データクリア入力
Ｄn データ入力
Ｐn 電源入力
Ｑn データ出力

Claims (14)

  1. 整数Ｍ＞１およびＮ＞１としたとき、Ｍ個のラッチからなるマルチプレクサであって、各ラッチがＮ個の段を有し、前記段の各々がデータ入力、電源入力およびデータ出力を有し、前記段の各々が、前記データ出力に接続された電荷蓄積素子、前記データ入力と前記電力供給入力との間に接続された第１のダイオード、および前記電力供給入力と前記データ出力との間に接続された第２のダイオードを含み、
    各段が、クロック入力、および該クロック入力と前記電源入力との間に接続された第３のダイオードを更に有し、前記段のクロック入力が互いに接続される、マルチプレクサ。
  2. 整数Ｍ＞１およびＮ＞１としたとき、Ｍ個のラッチからなるマルチプレクサであって、各ラッチがＮ個の段を有し、前記段の各々がデータ入力、電源入力およびデータ出力を有し、前記段の各々が、前記データ出力に接続された電荷蓄積素子、前記データ入力と前記電力供給入力との間に接続された第１のダイオード、および前記電力供給入力と前記データ出力との間に接続された第２のダイオードを含み、
    各段が、データクリア入力、および該データクリア入力と前記データ出力との間に接続された第４のダイオードのダイオードを更に有し、前記段のデータクリア入力が互いに接続される、マルチプレクサ。
  3. 各ラッチがＮ段のデータ入力によって形成されたＮビット幅の入力を有し、各ラッチがＮ段のデータ出力によって形成されたＮビット幅の出力を有する、請求項１又は請求項２に記載のマルチプレクサ。
  4. 前記ラッチのうちの少なくとも１つを一度に有効にするための論理回路を更に含む、請求項１又は請求項２に記載のマルチプレクサ。
  5. 入力データによって前記第１のダイオードが順方向にバイアスされるか逆方向にバイアスされるかが決まり、それによって、前記第１のダイオードが順方向にバイアスされた場合、前記ラッチが第１の論理状態に設定され、前記第１のダイオードが逆方向にバイアスされた場合、前記ラッチが第２の論理状態に設定される、請求項１又は請求項２に記載のマルチプレクサ。
  6. ダイオードベースのメインメモリと、
    前記メインメモリ用の、ダイオードベースのアドレス論理回路と、
    前記メインメモリおよび前記アドレス論理回路のうちのいずれか一方のためのマルチプレクサであって、複数のラッチを有し、整数Ｎ＞１としたときに、各ラッチがＮ個の段を有し、各段がデータ入力、電源入力、およびデータ出力を有し、各段が前記データ出力に接続された電荷蓄積素子、前記データ入力と前記電源入力との間に接続された第１のダイオード、および前記電源入力と前記データ出力との間に接続された第２のダイオードを含む、マルチプレクサと
    からなる固体メモリ素子。
  7. 前記アドレス論理回路用のアドレスラインを更に含み、該アドレスラインが前記段のデータ出力に接続される、請求項６に記載の固体メモリ素子。
  8. 各ラッチがＮビットの出力を有し、前記アドレス論理回路が複数のグループに分割され、異なるＮビット出力が異なるグループに対応する、請求項７に記載の固体メモリ素子。
  9. 前記メインメモリ用のデータラインを更に含み、該データラインが前記段のデータ出力に接続される、請求項６に記載の固体メモリ素子。
  10. 各ラッチがＮビットの出力を有し、前記メインメモリが複数のグループに分割され、異なるＮビット出力が異なるグループに対応する、請求項９に記載の固体メモリ素子。
  11. 前記メインメモリおよび前記アドレス論理回路を形成するための土台となる基板であって、前記ラッチに対してタイミング信号を生成するための論理回路を含む基板と、
    前記基板上に形成され、前記タイミング信号に応じて前記ラッチを有効にするため、ゲートとを更に含む、請求項６に記載の固体メモリ素子。
  12. 各段が、クロック入力、および該クロック入力と前記電源入力との間に接続された第３のダイオードを更に有し、前記段のクロック入力が互いに接続される、請求項６に記載の固体メモリ素子。
  13. 各段が、データクリア入力、および該データクリア入力と前記データ出力との間に接続さた第３のダイオードを更に有し、前記段のデータクリア入力が互いに接続される、請求項６に記載の固体メモリ素子。
  14. 前記メインメモリおよび前記アドレス論理回路のうちの他方のための第２のマルチプレクサを更に含む、請求項６に記載の固体メモリ素子。
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