RU2699684C2 - Низковольтный d-триггер с асинхронной установкой значения на основе эмиттерно-связанной логики - Google Patents

Низковольтный d-триггер с асинхронной установкой значения на основе эмиттерно-связанной логики Download PDF

Info

Publication number
RU2699684C2
RU2699684C2 RU2016100441A RU2016100441A RU2699684C2 RU 2699684 C2 RU2699684 C2 RU 2699684C2 RU 2016100441 A RU2016100441 A RU 2016100441A RU 2016100441 A RU2016100441 A RU 2016100441A RU 2699684 C2 RU2699684 C2 RU 2699684C2
Authority
RU
Russia
Prior art keywords
transistors
trigger
transistor
differential
combined emitters
Prior art date
Application number
RU2016100441A
Other languages
English (en)
Other versions
RU2016100441A3 (ru
RU2016100441A (ru
Inventor
Дмитрий Александрович Баландин
Original Assignee
Дмитрий Александрович Баландин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Дмитрий Александрович Баландин filed Critical Дмитрий Александрович Баландин
Priority to RU2016100441A priority Critical patent/RU2699684C2/ru
Publication of RU2016100441A publication Critical patent/RU2016100441A/ru
Publication of RU2016100441A3 publication Critical patent/RU2016100441A3/ru
Application granted granted Critical
Publication of RU2699684C2 publication Critical patent/RU2699684C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0133—Modifications for accelerating switching in bipolar transistor circuits by bootstrapping, i.e. by positive feed-back
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

Изобретение относится к области импульсной техники. Технический результат заключается в возможности применения схемы при напряжении питания ниже 5 В, исключении дополнительных цепей смещения логических уравнений, снижении входной емкости вывода сброса RST или установки хранимого значения SET, снижении входной зависимости емкости прямого CLK и инверсного входа тактового сигнала CLK, снижении количества используемых транзисторов в схеме. Для этого предложен низковольтный D-триггер, который состоит из одного уровня дифференциальных каскадов и резисторов, образующих ведущий и ведомый триггеры, синхронизируемые по уровню. Ведущий и ведомый триггеры состоят из пары транзисторов с объединенными эмиттерами первого дифференциального каскада, усиливающих входной сигнал, пары транзисторов с объединенными эмиттерами второго дифференциального каскада с положительной обратной связью, образованной соединением базы с коллектором противолежащего транзистора, позволяющих удерживать усиленное первым дифференциальным каскадом логическое значение, и трех резисторов. 3 ил.

Description

ОБЛАСТЬ ТЕХНИКИ
Изобретение относится к области импульсной техники
УРОВЕНЬ ТЕХНИКИ
Из существующего уровня техники известно, что для осуществления фазовой автоподстройкой частоты необходимо применение программируемых делителей частоты, которые построены на основе D-триггеров с асинхронной установкой хранимого значения. Выполнение таких триггеров на основе эмиттерно-связанной логики позволяет получить высокую рабочую частоту. Известно схемотехническое решение D-триггера с асинхронным сбросом на основе эмиттерно-связанной логики, которое представляет собой двухступенчатую структуру на основе двух триггеров синхронизируемых по уровню, т.н. «защелок» с цепями сброса или принудительной установки хранимого значения. Защелки состоят из биполярных транзисторов, образующих вместе с цепями сброса или установки значения три уровня дифференциальных каскадов, которые определяют путь протекания тока в соответствии с логическими уровнями напряжений на базах транзисторов и определяют, соответственно, уровни напряжений на выходе триггера US 5122682 A, 16.06.1992. Недостатками данного технического решения являются: ограничение возможности применения схемы при однополярном напряжении питания ниже 5 В, обусловленное наличием трех уровней дифференциальных каскадов; высокое удельное энергопотребление ввиду наличия дополнительных цепей смещения логических уровней напряжения для соответствующих уровней дифференциальных каскадов, что приводит к дополнительной задержке сигнала при распространении в цепях смещения.
Наиболее близким к заявленному техническому решению является схема D-триггера с асинхронным сбросом и/или установкой значения выполненная на основе эмиттерно-связанной логики, которая представляет собой двухступенчатую структуру на основе двух триггеров «защелок» с цепями сброса и/или установкой хранимого значения, в которой использована одноуровневая схема US 7215170 B1, 8.05.2007. Реализация в схеме одного уровня дифференциальных каскадов обеспечивает активный режим работы транзисторов при типовом однополярном напряжении питания ниже 5 В вплоть до 1,8 В, также это позволяет исключить дополнительные цепи смещения логических уровней напряжений и связанные с ними недостатки. Недостатком данного решения является: избыточное количество используемых транзисторов в схеме; низкое входное сопротивление и высокая входная емкость вывода сброса и/или установки значения из-за одновременного подключения вывода к базам четырех транзисторов; низкое входное сопротивление и высокая входная емкость прямого и инверсного входов тактового сигнала из-за одновременного подключения каждого вывода к базам четырех транзисторов.
РАСКРЫТИЕ ИЗОБРЕТЕНИЯ
Задачей, на решение которой направлено заявляемое изобретение, является создание быстродействующих программируемых делителей частоты с низким энергопотреблением на основе эмиттерно-связанной логики.
Данная задача решается за счет того, что заявленный низковольтный D-триггер с асинхронным сбросом, характеризуется тем, что состоит из одного уровня дифференциальных каскадов и резисторов, образующих ведущий и ведомый триггеры, синхронизируемые по уровню, которые состоят из:
пары транзисторов с объединенными эмиттерами первого дифференциального каскада, усиливающих входной сигнал;
пары транзисторов с объединенными эмиттерами второго дифференциального каскада с положительной обратной связью, образованной соединением базы с коллектором противолежащего транзистора, позволяющих удерживать усиленное первым дифференциальным каскадом логическое значение;
трех резисторов, два из них подключены к объединенным коллекторам двух транзисторов по одному из первого и второго дифференциальных каскадов, при этом резисторы подключены к шине питания через третий резистор.
При этом объединенные эмиттеры транзисторов первого дифференциального каскада ведущего триггера подключены к объединенным эмиттерам транзисторов второго дифференциального каскада ведомого триггера; объединенные эмиттеры транзисторов второго дифференциального каскада ведущего триггера подключены к объединенным эмиттерам транзисторов первого дифференциального каскада ведомого триггера; источник постоянного тока I1 подключен к объединенным эмиттерам транзисторов первого дифференциального каскада ведущего триггера и второго дифференциального каскада ведомого триггера; источник постоянного тока I2 подключен к объединенным эмиттерам транзисторов второго дифференциального каскада ведущего триггера и первого дифференциального каскада ведомого триггера. Тактовый сигнал CLK подается на базу транзистора Т6, а инверсный тактовый сигнал
Figure 00000001
подается на базу транзистора Т7. Эмиттер транзистора Т6 подключен к объединенным эмиттерам транзисторов второго дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов первого дифференциального каскада ведомого триггера; коллектор транзистора Т6 подключен к шине питания; эмиттер транзистора Т7 подключен к объединенным эмиттерам транзисторов первого дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов второго дифференциального каскада ведомого триггера; коллектор транзистора Т7 подключен к шине питания. Сигнал установки значения SET подается на базы двух транзисторов Т5 и Т8. Эмиттер транзистора Т5 подключен к объединенным эмиттерам транзисторов второго дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов первого дифференциального каскада ведомого триггера; коллектор транзистора Т5 подключен к инверсному выходу ведущего триггера
Figure 00000002
; эмиттер транзистора Т8 подключен к объединенным эмиттерам транзисторов первого дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов второго дифференциального каскада ведомого триггера; коллектор транзистора Т8 подключен к инверсному выходу ведомого триггера
Figure 00000003
.
Сигнал сброса RST может подаваться на базы двух транзисторов Т5 и Т8, при этом необходимо, чтобы: эмиттер транзистора Т5 подключен к объединенным эмиттерам транзисторов второго дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов первого дифференциального каскада ведомого триггера; коллектор транзистора Т5 подключен к прямому выходу ведущего триггера Z; эмиттер транзистора Т8 подключен к объединенным эмиттерам транзисторов первого дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов второго дифференциального каскада ведомого триггера; коллектор транзистора Т8 подключен к прямому выходу ведомого триггера Q.
Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является обеспечение возможности применения схемы при напряжении питания ниже 5 В, исключение дополнительных цепей смещения логических уровней, снижение входной емкости вывода сброса RST или установки хранимого значения SET, снижение входной емкости прямого CLK и инверсного входа тактового сигнала
Figure 00000004
, снижение количества используемых транзисторов в схеме.
Сущность изобретения поясняется чертежами, на которых изображено:
На фиг. 1 - принципиальная электрическая схема низковольтного D-триггера с асинхронной установкой хранимого значения;
На фиг. 2 - принципиальная электрическая схема низковольтного D-триггера с асинхронным сбросом.
На фиг. 3 - блок-схема программируемого делителя частоты.
Низковольтный D-триггер с асинхронным сбросом, характеризующийся тем, что состоит из одного уровня дифференциальных каскадов 3, 4, 5, 6 и резисторов (R1, R2, R3, R4, R5, R6), образующие ведущий 1 и ведомый 2 триггеры, синхронизируемые по уровню, которые состоят из:
пары транзисторов Т1, Т2 (Т9, Т10) с объединенными эмиттерами первого дифференциального каскада 3(5), усиливающих входной сигнал;
пары транзисторов Т3, Т4 (T11, Т12) с объединенными эмиттерами второго дифференциального каскада 4(6) с положительной обратной связью, образованной соединением базы с коллектором противолежащего транзистора, позволяющих удерживать усиленное первым дифференциальным каскадом логическое значение;
трех резисторов R1, R3, R4 (R2, R5, R6), два из них R3, R4 (R5, R6) подключены к объединенным коллекторам двух транзисторов по одному из первого и второго дифференциальных каскадов, при этом резисторы подключены к шине питания через третий резистор R1 (R2).
При этом объединенные эмиттеры транзисторов первого дифференциального каскада 3 ведущего триггера 1 подключены к объединенным эмиттерам транзисторов второго дифференциального каскада 6 ведомого триггера 2; объединенные эмиттеры транзисторов второго дифференциального каскада 4 ведущего триггера 1 подключены к объединенным эмиттерам транзисторов первого дифференциального каскада 5 ведомого триггера 2; источник постоянного тока I1 подключен к объединенным эмиттерам транзисторов первого дифференциального каскада 3 ведущего триггера 1 и второго дифференциального каскада 6 ведомого триггера 2; источник постоянного тока I2 подключен к объединенным эмиттерам транзисторов второго дифференциального каскада 4 ведущего триггера 1 и первого дифференциального каскада 5 ведомого триггера 2. Тактовый сигнал CLK подается на базу транзистора Т6, а инверсный тактовый сигнал
Figure 00000005
подается на базу транзистора Т7. Эмиттер транзистора Т6 подключен к объединенным эмиттерам транзисторов второго дифференциального каскада 4 ведущего триггера 1 и к объединенным эмиттерам транзисторов первого дифференциального каскада 5 ведомого триггера 2; коллектор транзистора Т6 подключен к шине питания; эмиттер транзистора Т7 подключен к объединенным эмиттерам транзисторов первого дифференциального каскада 3 ведущего триггера 1 и к объединенным эмиттерам транзисторов второго дифференциального каскада 6 ведомого триггера 2; коллектор транзистора Т7 подключен к шине питания. Сигнал установки значения SET подается на базы двух транзисторов Т5 и Т8. Эмиттер транзистора Т5 подключен к объединенным эмиттерам транзисторов второго дифференциального каскада 4 ведущего триггера 1 и к объединенным эмиттерам транзисторов первого дифференциального каскада 5 ведомого триггера 2; коллектор транзистора Т5 подключен к инверсному выходу ведущего триггера
Figure 00000002
; эмиттер транзистора Т8 подключен к объединенным эмиттерам транзисторов первого дифференциального каскада 3 ведущего триггера 1 и к объединенным эмиттерам транзисторов второго дифференциального каскада 6 ведомого триггера 2; коллектор транзистора Т8 подключен к инверсному выходу ведомого триггера
Figure 00000006
.
Сигнал сброса RST может подаваться на базы двух транзисторов Т5 и Т8, при этом необходимо, чтобы: эмиттер транзистора Т5 подключен к объединенным эмиттерам транзисторов второго дифференциального каскада 4 ведущего триггера 1 и к объединенным эмиттерам транзисторов первого дифференциального каскада 5 ведомого триггера 2; коллектор транзистора Т5 подключен к прямому выходу ведущего триггера Z; эмиттер транзистора Т8 подключен к объединенным эмиттерам транзисторов первого дифференциального каскада 3 ведущего триггера 1 и к объединенным эмиттерам транзисторов второго дифференциального каскада 6 ведомого триггера 2; коллектор транзистора Т8 подключен к прямому выходу ведомого триггера Q.
Работа устройства осуществляется следующим образом.
При поступлении парафазного синхроимпульса на входы CLK,
Figure 00000007
обеспечивается отвод токов источников I1 и I2 на шину питания в обход активной части схемы за счет открытия одного из транзисторов Т6, Т7. Когда ток источника I1 шунтирован, ток источника 12 поровну делится между первым дифференциальным каскадом ведущего триггера и вторым дифференциальным каскадом ведомого триггера, затем при смене фазы синхроимпульса на 180 градусов происходит шунтирование тока источника I2 на шину питания, при этом ток источника I1 поровну делится между вторым дифференциальным каскадом ведущего триггера и первым дифференциальным каскадом ведомого триггера. Процесс захвата логического значения на дифференциальном входе D можно условно разделить на 3 этапа:
1) На прямом входе тактового сигнала CLK установлен высокий логический уровень напряжения, на инверсном входе тактового сигнала
Figure 00000008
установлен низкий логический уровень напряжения, ток источника I1 шунтирован на шину питания, ток источника I2 поровну разделен между первым дифференциальным каскадом ведущего триггера и вторым дифференциальным каскадом ведомого триггера. Обеспечивается усиление значения, установленного на информационном входе для его последующего сохранения в ведущем триггере;
2) На прямом входе тактового сигнала CLK установлен низкий логический уровень напряжения, на инверсном входе тактового сигнала
Figure 00000009
установлен высокий логический уровень напряжения, ток источника I2 шунтирован на шину питания, ток источника I1 поровну разделен между вторым дифференциальным каскадом ведущего триггера и первым дифференциальным каскадом ведомого триггера. За счет положительной обратной связи во втором дифференциальном каскаде ведущего триггера обеспечивается удержание захваченного значения на этапе 1), а за счет первого дифференциального каскада ведомого триггера производится усиление хранящегося значения для последующего сохранения в ведомом триггере.
3) На прямом входе тактового сигнала CLK установлен высокий логический уровень напряжения, на инверсном входе тактового сигнала
Figure 00000010
установлен низкий логический уровень напряжения, ток источника I1 шунтирован на шину питания, ток источника I2 поровну разделен между первым дифференциальным каскадом ведущего триггера и вторым дифференциальным каскадом ведомого триггера. Обеспечивается усиление значения, установленного на информационном входе, на данном этапе, для его последующего сохранения в ведущем триггере и за счет положительной обратной связи во втором дифференциальном каскаде ведомого триггера обеспечивается удержание значения захваченного на этапе 1).
Описанные этапы непрерывно сменяют друг друга, пока происходит смена логических уровней на выводах CLK,
Figure 00000011
в противофазе.
При установлении на выводе SET высокого логического уровня напряжения, токи источников I1 и I2 шунтируются на шину питания через резисторы R1, R3 и R2, R5 соответственно, обеспечивая необходимое падение напряжения и установку логической единицы на выходах ведущего и ведомого триггеров. Так как эмиттеры транзисторов Т5, Т6, Т7, Т8 объединены, уровень высокого логического напряжения на выводе SET должен быть больше высокого логического уровня напряжения на выводах CLK,
Figure 00000012
не менее чем на 150 мВ для шунтирования основной части токов источников. При этом, вне зависимости от сигналов на остальных входах D-триггера, обеспечивается асинхронная установка высокого логического уровня напряжения на выходе.
Схема низковольтного D-триггера с асинхронной установкой хранимого значения выполнена на основе одного уровня биполярных дифференциальных каскадов, что обеспечивает возможность однополярного питания схемы напряжением ниже 5 В, при этом обеспечив активный режим работы транзисторов. Это связано с тем, что при снижении напряжения питания наступает момент, когда потенциал на коллекторе становится ниже потенциала базы, после чего транзистор начинает работать в режиме насыщения, поэтому для схем на основе эмиттерно-связанной логики справедливо соотношение Vsp>IR+NVbe+VI,
где Vsp - напряжение питания;
IR - падение напряжения на резисторах в цепи коллектора;
N - количество уровней биполярных дифференциальных каскадов;
Vbe - напряжение открытого р-n перехода база-эмиттер транзистора;
VI - минимально допустимое падение напряжения на источнике тока.
Из этого соотношения видно, что минимально допустимое напряжение питание, при котором обеспечивается активный режим работы транзисторов, достижимо только при N=1, т.е. при одном уровне биполярных дифференциальных каскадов.
Создание низковольтного D-триггера с асинхронным сбросом на основе эмиттерно-связанной логики обеспечивает максимальное быстродействие изделия за счет высокой граничной частоты биполярных транзисторов.
Таким образом, заявленная схема D-триггера с асинхронной установкой значения позволяет успешно создавать быстродействующие программируемые делители частоты с низким энергопотреблением на основе эмиттерно-связанной логики.

Claims (10)

  1. Низковольтный D-триггер с асинхронным сбросом, характеризующийся тем, что состоит из одного уровня дифференциальных каскадов и резисторов, образующих ведущий и ведомый триггеры, синхронизируемые по уровню, которые состоят из:
  2. пары транзисторов с объединенными эмиттерами первого дифференциального каскада, усиливающих входной сигнал;
  3. пары транзисторов с объединенными эмиттерами второго дифференциального каскада с положительной обратной связью, образованной соединением базы с коллектором противолежащего транзистора, позволяющих удерживать усиленное первым дифференциальным каскадом логическое значение;
  4. трех резисторов, два из них подключены к объединенным коллекторам двух транзисторов по одному из первого и второго дифференциальных каскадов, при этом резисторы подключены к шине питания через третий резистор;
  5. источника постоянного тока I1, подключенного к объединенным эмиттерам транзисторов второго дифференциального каскада ведущего триггера и объединенным эмиттерам транзисторов первого дифференциального каскада ведомого триггера;
  6. источника постоянного тока I2, подключенного к объединенным эмиттерам транзисторов первого дифференциального каскада ведущего триггера и объединенным эмиттерам транзисторов второго дифференциального каскада ведомого триггера;
  7. транзистора Т6, эмиттер которого подключен к объединенным эмиттерам транзисторов второго дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов первого дифференциального каскада ведомого триггера, коллектор транзистора Т6 подключен к шине питания, а на базу подается тактовый сигнал CLK;
  8. транзистора Т7, эмиттер которого подключен к объединенным эмиттерам транзисторов первого дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов второго дифференциального каскада ведомого триггера, коллектор транзистора Т7 подключен к шине питания, а на базу подается инверсный тактовый сигнал
    Figure 00000013
    ;
  9. транзистора Т5, эмиттер которого подключен к объединенным эмиттерам транзисторов второго дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов первого дифференциального каскада ведомого триггера, коллектор транзистора Т5 подключен к инверсному выходу ведущего триггера
    Figure 00000014
    , а на базу транзистора Т5 подается сигнал установки значения SET или коллектор транзистора Т5 подключен к прямому выходу ведущего триггера Z, а на базу транзистора Т5 подается сигнал сброса RST;
  10. транзистора Т8, эмиттер которого подключен к объединенным эмиттерам транзисторов первого дифференциального каскада ведущего триггера и к объединенным эмиттерам транзисторов второго дифференциального каскада ведомого триггера, коллектор транзистора Т8 подключен к инверсному выходу ведомого триггера
    Figure 00000015
    , а на базу транзистора Т8 подается сигнал установки значения SET или коллектор транзистора Т8 подключен к прямому выходу ведомого триггера Q, а на базу транзистора Т8 подается сигнал сброса RST.
RU2016100441A 2016-01-12 2016-01-12 Низковольтный d-триггер с асинхронной установкой значения на основе эмиттерно-связанной логики RU2699684C2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016100441A RU2699684C2 (ru) 2016-01-12 2016-01-12 Низковольтный d-триггер с асинхронной установкой значения на основе эмиттерно-связанной логики

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016100441A RU2699684C2 (ru) 2016-01-12 2016-01-12 Низковольтный d-триггер с асинхронной установкой значения на основе эмиттерно-связанной логики

Publications (3)

Publication Number Publication Date
RU2016100441A RU2016100441A (ru) 2017-07-17
RU2016100441A3 RU2016100441A3 (ru) 2018-04-28
RU2699684C2 true RU2699684C2 (ru) 2019-09-09

Family

ID=59497261

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016100441A RU2699684C2 (ru) 2016-01-12 2016-01-12 Низковольтный d-триггер с асинхронной установкой значения на основе эмиттерно-связанной логики

Country Status (1)

Country Link
RU (1) RU2699684C2 (ru)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122682A (en) * 1989-10-06 1992-06-16 Kabushiki Kaisha Toshiba Source-coupled fet-logic-type logic circuit
SU852131A1 (ru) * 1980-03-24 1997-09-10 Э.К. Есипов Триггерное устройство
US5850155A (en) * 1995-11-30 1998-12-15 Nec Corporation BIMOS logic circuit directly controllable by a CMOS block formed on same IC chip
US7215170B1 (en) * 2003-09-16 2007-05-08 Cypress Semiconductor Corp. Low voltage logic circuit with set and/or reset functionality

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU852131A1 (ru) * 1980-03-24 1997-09-10 Э.К. Есипов Триггерное устройство
US5122682A (en) * 1989-10-06 1992-06-16 Kabushiki Kaisha Toshiba Source-coupled fet-logic-type logic circuit
US5850155A (en) * 1995-11-30 1998-12-15 Nec Corporation BIMOS logic circuit directly controllable by a CMOS block formed on same IC chip
US7215170B1 (en) * 2003-09-16 2007-05-08 Cypress Semiconductor Corp. Low voltage logic circuit with set and/or reset functionality

Also Published As

Publication number Publication date
RU2016100441A3 (ru) 2018-04-28
RU2016100441A (ru) 2017-07-17

Similar Documents

Publication Publication Date Title
JP3553988B2 (ja) 同期ディジタル論理回路
US3010031A (en) Symmetrical back-clamped transistor switching sircuit
CN103166602A (zh) 低功耗的主从触发器
US2986650A (en) Trigger circuit comprising transistors
US2850647A (en) "exclusive or" logical circuits
JP4756135B2 (ja) 周波数分周器
US3430070A (en) Flip-flop circuit
JPH0528007B2 (ru)
US3106644A (en) Logic circuits employing minority carrier storage diodes for adding booster charge to prevent input loading
US3222547A (en) Self-balancing high speed transistorized switch driver and inverter
RU2699684C2 (ru) Низковольтный d-триггер с асинхронной установкой значения на основе эмиттерно-связанной логики
US3003069A (en) Signal translating apparatus
US3473045A (en) Complementary j-k flip-flop using transistor logic
JP5314533B2 (ja) ドライバ回路およびそれを用いた試験装置
US3789241A (en) Electronic pulse amplifier circuits
US3772534A (en) Low power, high speed, pulse width discriminator
US3060386A (en) Transistorized multivibrator
US3564298A (en) Dynamic amplifier level converter
NL9001442A (nl) Vergrendelschakeling.
US2981850A (en) Transistor pulse response circuit
US20050285638A1 (en) Static frequency divider with low power supply
US3639785A (en) Pulse generator
US3265906A (en) Inverter circuit in which a coupling transistor functions similar to charge storage diode
US3238387A (en) Bistable multivibrators
US7656234B2 (en) Circuit and oscillating apparatus

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20181120