JPH0290627A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0290627A JPH0290627A JP24507488A JP24507488A JPH0290627A JP H0290627 A JPH0290627 A JP H0290627A JP 24507488 A JP24507488 A JP 24507488A JP 24507488 A JP24507488 A JP 24507488A JP H0290627 A JPH0290627 A JP H0290627A
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- Japan
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル回路の入力回路に関するものである
。
。
（従来の技術）
近年、化合物半導体デバイス技術の発展はめざましいも
のがある。化合物半導体の高移動度性やバンド構造等、
様々な特徴を生かしたデバイス応用が考えられており、
たとえば光通信用のマルチプレクサ−（ＭＵＸ）、デイ
マルチプレクサー（ＤＭＵＸ）回路のような、超高速デ
ィジタル回路への応用の研究開発も、急速に進められて
いる。これらのディジタル回路では、１個のクロック信
号で同時に幾つかの負荷回路を駆動する必要があり、従
来は第４図に示すように、負荷回路を１個として設計さ
れたセレクタ回路７の出力端子１０に、幾つがの負荷回
路１１．１２．１３が（ただし第３図では負荷回路は３
個である）並列に接続される回路構成となっていた。
のがある。化合物半導体の高移動度性やバンド構造等、
様々な特徴を生かしたデバイス応用が考えられており、
たとえば光通信用のマルチプレクサ−（ＭＵＸ）、デイ
マルチプレクサー（ＤＭＵＸ）回路のような、超高速デ
ィジタル回路への応用の研究開発も、急速に進められて
いる。これらのディジタル回路では、１個のクロック信
号で同時に幾つかの負荷回路を駆動する必要があり、従
来は第４図に示すように、負荷回路を１個として設計さ
れたセレクタ回路７の出力端子１０に、幾つがの負荷回
路１１．１２．１３が（ただし第３図では負荷回路は３
個である）並列に接続される回路構成となっていた。
（本発明が解決しようとする問題点）
ところが、ディジタル回路をマイクロ波領域で高速動作
させる場合、前記ディジタル回路の動作限界は、データ
信号伝送系等よりも、周波数が高いクロック信号伝送系
の性能により決定される。
させる場合、前記ディジタル回路の動作限界は、データ
信号伝送系等よりも、周波数が高いクロック信号伝送系
の性能により決定される。
従って、１個のセレクタ回路に多くの負荷回路が並列に
つなげられている、従来のクロック入力回路をクロック
入力回路として有するディジタル回路を、高周波クロッ
クで動作させた時、セレクタ回路の負荷が重くなってい
るため、その利得が低下し、出力されるクロック信号は
大きく減衰され、その振幅は十分に大きく得られなくな
る。またクロック信号の立ち上がり、立ち下がり特性も
劣化する。これらの原因が、ディジタル回路をさらに高
周波クロックで動作させることを妨げていた。
つなげられている、従来のクロック入力回路をクロック
入力回路として有するディジタル回路を、高周波クロッ
クで動作させた時、セレクタ回路の負荷が重くなってい
るため、その利得が低下し、出力されるクロック信号は
大きく減衰され、その振幅は十分に大きく得られなくな
る。またクロック信号の立ち上がり、立ち下がり特性も
劣化する。これらの原因が、ディジタル回路をさらに高
周波クロックで動作させることを妨げていた。
本発明の目的は、ディジタル回路のクロック入力回路の
前述の欠点を克服するために、セレクタ回路の負荷特性
を強化し、クロック信号の振幅およびクロック信号の立
ち上がり、立ち下がり特性を改善することにより、前記
ディジタル回路をより高周波領域まで動作できるように
することである。
前述の欠点を克服するために、セレクタ回路の負荷特性
を強化し、クロック信号の振幅およびクロック信号の立
ち上がり、立ち下がり特性を改善することにより、前記
ディジタル回路をより高周波領域まで動作できるように
することである。
（問題を解決するための手段）
本発明は、複数の入力端子および出力端子を有するセレ
クタ回路の入力端子にそれぞれ複数の入力信号が接続さ
れ、また前記セレクタ回路の出力端子にＮ個（ただしＮ
は自然数）の負荷回路が並列に接続されている入力回路
において、前記セレクタ回路を構成するバイポーラトラ
ンジスタ（または電界効果トランジスタ）のエミッタ長
（またはゲート幅）および抵抗の値を、負荷回路が１個
のとき最適化されたセレクタ回路のエミッタ長（または
ゲート幅）および抵抗値の、それぞれに倍および１／′
に倍（ただしＫは１より大きい数）にしたセレクタ回路
とすること、または、セレクタ回路をＭ個（ただしＭは
自然数）並列に接続される入力回路とすることである。
クタ回路の入力端子にそれぞれ複数の入力信号が接続さ
れ、また前記セレクタ回路の出力端子にＮ個（ただしＮ
は自然数）の負荷回路が並列に接続されている入力回路
において、前記セレクタ回路を構成するバイポーラトラ
ンジスタ（または電界効果トランジスタ）のエミッタ長
（またはゲート幅）および抵抗の値を、負荷回路が１個
のとき最適化されたセレクタ回路のエミッタ長（または
ゲート幅）および抵抗値の、それぞれに倍および１／′
に倍（ただしＫは１より大きい数）にしたセレクタ回路
とすること、または、セレクタ回路をＭ個（ただしＭは
自然数）並列に接続される入力回路とすることである。
（作用）
セレクタ回路を構成するバイポーラトランジスタのエミ
ッタ長（または電界効果トランジスタのゲート幅）を大
きくすること、および抵抗の値を小さくすることにより
、各素子の電流駆動能力が向上する。これによりセレク
タ回路の電流駆動能力も向上し、前記セレクタ回路に接
続される負荷を駆動する能力も大きくすることができる
。またセレクタ回路を複数個並列化した場合にも、セレ
クタ回路１佃当たりの負荷数が軽減され、セレクタ回路
の負荷駆動能力を向上することができる。これらの改善
によりセレクタ回路の出力信号振幅が大きくなり、また
出力信号の立ち上がり、立ち下がり特性が改善され、高
周波クロックにもかかわらず、セレクタ回路が多くの負
荷回路を駆動することができる。
ッタ長（または電界効果トランジスタのゲート幅）を大
きくすること、および抵抗の値を小さくすることにより
、各素子の電流駆動能力が向上する。これによりセレク
タ回路の電流駆動能力も向上し、前記セレクタ回路に接
続される負荷を駆動する能力も大きくすることができる
。またセレクタ回路を複数個並列化した場合にも、セレ
クタ回路１佃当たりの負荷数が軽減され、セレクタ回路
の負荷駆動能力を向上することができる。これらの改善
によりセレクタ回路の出力信号振幅が大きくなり、また
出力信号の立ち上がり、立ち下がり特性が改善され、高
周波クロックにもかかわらず、セレクタ回路が多くの負
荷回路を駆動することができる。
（実施例）
以下に本発明の一実施例を説明する。実施例ではバイポ
ーラトランジスタを用いた説明を行なう。
ーラトランジスタを用いた説明を行なう。
第１図および第３図に本発明の入力回路の構成例を示す
。セレクタ回路は第５図に示されるような、従来の負荷
回路を１個として設計された縦形２段のＥＣＬ回路で構
成されているものと同形式である。
。セレクタ回路は第５図に示されるような、従来の負荷
回路を１個として設計された縦形２段のＥＣＬ回路で構
成されているものと同形式である。
この入力回路ではセレクタ回路において、クロック選択
信号３により、２種類のクロック信号１，２を選択でき
るようになっており、第５図は４個のトランジスタ２１
．２２．２３．２４が、２個の選択用トランジスタ２５
、２６を介して定電流源トランジスタ２７に接続され、
トランジスタ２８．２９はエミッタホロワ回路を構成す
る縦形２段のＥＣＬ回路である。第１図および第３図の
セレクタ回路のクロック信号１，２の入力端子４゜５お
よびクロック選択信号３の入力端子６は、第５図の回路
の端子３７．３９および４１にそれぞれ対応し、第１図
のセレクタ回路出力端子１０は第５図の回路の端子４７
に対応している。出力は、エミッタホロワ回路のトラン
ジスタのエミッタ電圧である。第１図では、第４図のセ
レクタ回路を構成しているバイポーラトランジスタのエ
ミッタ長を３倍、抵抗値を１／３倍（実施例ではに＝Ｎ
＝３）にしている。第２図は第１図のセレクタ回路図で
あり、第５図のセレクタ回路のバイポーラトランジスタ
のエミッタ長を３倍に、また抵抗値を１７３倍にするこ
とによりセレクタ回路の電流駆動能力を３倍に向上させ
ている。また第３図では第４図のセレクタ回路を３個並
列化してその出力端子に、３個の負荷回路が並列につな
げられている（実施例ではＭ＝Ｎ＝３）。この場合セレ
クタ回路１佃当たりの負荷数は、セレクタ回路を並列化
することにより、１個に軽減されている。これらにより
人力セレクタ回路の出力信号は、より高周波領域まで信
号振幅の減衰が抑えられ、また出力信号の立ち上がり、
立ち下がり特性も改善され、これらの入力回路で構成さ
れたディジタル回路は、より高速動作が可能となる。
信号３により、２種類のクロック信号１，２を選択でき
るようになっており、第５図は４個のトランジスタ２１
．２２．２３．２４が、２個の選択用トランジスタ２５
、２６を介して定電流源トランジスタ２７に接続され、
トランジスタ２８．２９はエミッタホロワ回路を構成す
る縦形２段のＥＣＬ回路である。第１図および第３図の
セレクタ回路のクロック信号１，２の入力端子４゜５お
よびクロック選択信号３の入力端子６は、第５図の回路
の端子３７．３９および４１にそれぞれ対応し、第１図
のセレクタ回路出力端子１０は第５図の回路の端子４７
に対応している。出力は、エミッタホロワ回路のトラン
ジスタのエミッタ電圧である。第１図では、第４図のセ
レクタ回路を構成しているバイポーラトランジスタのエ
ミッタ長を３倍、抵抗値を１／３倍（実施例ではに＝Ｎ
＝３）にしている。第２図は第１図のセレクタ回路図で
あり、第５図のセレクタ回路のバイポーラトランジスタ
のエミッタ長を３倍に、また抵抗値を１７３倍にするこ
とによりセレクタ回路の電流駆動能力を３倍に向上させ
ている。また第３図では第４図のセレクタ回路を３個並
列化してその出力端子に、３個の負荷回路が並列につな
げられている（実施例ではＭ＝Ｎ＝３）。この場合セレ
クタ回路１佃当たりの負荷数は、セレクタ回路を並列化
することにより、１個に軽減されている。これらにより
人力セレクタ回路の出力信号は、より高周波領域まで信
号振幅の減衰が抑えられ、また出力信号の立ち上がり、
立ち下がり特性も改善され、これらの入力回路で構成さ
れたディジタル回路は、より高速動作が可能となる。
（発明の効果）
本発明によれば、セレクタ回路を構成するバイポーラト
ランジスタ（または電界効果トランジスタ）のエミッタ
長（またはゲート幅）を大きくすること、および抵抗値
を小さくすることにより、各素子とこれらにより構成さ
れるセレクタ回路の電流駆動能力が向上され、負荷駆動
能力を向上することができる。また、セレクタ回路を並
列化することにより、セレクタ回路１側当たりの負荷数
を軽減することができる。これらにより、セレクタ回路
の負荷特性を改善することができ、前記セレクタ回路の
負荷時の動作限界周波数を、前記セレクタ回路の無負荷
時の動作限界周波数により近づけることができる。
ランジスタ（または電界効果トランジスタ）のエミッタ
長（またはゲート幅）を大きくすること、および抵抗値
を小さくすることにより、各素子とこれらにより構成さ
れるセレクタ回路の電流駆動能力が向上され、負荷駆動
能力を向上することができる。また、セレクタ回路を並
列化することにより、セレクタ回路１側当たりの負荷数
を軽減することができる。これらにより、セレクタ回路
の負荷特性を改善することができ、前記セレクタ回路の
負荷時の動作限界周波数を、前記セレクタ回路の無負荷
時の動作限界周波数により近づけることができる。
従って、前記入力回路をクロック入力回路として有する
、ディジタル回路の高速動作を可能とする。Ｎ＝３の実
施例では、クロック周波数１５ＧＨｚで動作させた場合
、セレクタ回路の構成バイポーラトランジスタのエミッ
タ長を３倍に、抵抗値を１／３倍にすること、またはセ
レクタ回路を３個並列化することにより、セレクタ回路
から出力されるクロック振幅を約２倍以上まで改善する
ことができ、前記実施例を入力回路として有するＭＵＸ
回路の動作限界周波数を１５ＧＨｚ以上まで大幅にのば
すことができる。
、ディジタル回路の高速動作を可能とする。Ｎ＝３の実
施例では、クロック周波数１５ＧＨｚで動作させた場合
、セレクタ回路の構成バイポーラトランジスタのエミッ
タ長を３倍に、抵抗値を１／３倍にすること、またはセ
レクタ回路を３個並列化することにより、セレクタ回路
から出力されるクロック振幅を約２倍以上まで改善する
ことができ、前記実施例を入力回路として有するＭＵＸ
回路の動作限界周波数を１５ＧＨｚ以上まで大幅にのば
すことができる。
第１図は本発明の入力回路の実施例を示す図である。第
２図は、縦形２段のＥＣＬ回路で構成された第１図のセ
レクタ回路図、第３図は本発明による入力回路の他の実
施例を示す図、第４図は従来の入力回路図、第５図はＥ
ＣＬ回路で構成された従来のセレクタ回路図である。 １・・・・クロック信号１ ２・・・・クロック信号２ ３・・・クロック選択信号 ４・・・セレクタ回路のクロック信号１入力端子５・・
・・セレクタ回路クロック信号２入力端子６・・・・セ
レクタ回路のクロック選択信号入力端子７、８．９・・
・・セレクタ回路 １０・・・セレクタ回路の出力端子 １１、１２．１３・・・負荷回路 ２１、２２．２３．２４．２５．２６．２７．２８．２
９・・・・トランジスタ３０、３１．３２．３３．３４
．３５・・・抵抗３６、３８．４０．４２．４３．４４
．４５．４６・・・ＤＣ電圧端子３７・・・クロック信
号１入力端子 ３９、− クロック信号２入力端子 ４１・・・クロック選択信号入力端子 ４７・・・・出力端子 ｌｆ−を 起
２図は、縦形２段のＥＣＬ回路で構成された第１図のセ
レクタ回路図、第３図は本発明による入力回路の他の実
施例を示す図、第４図は従来の入力回路図、第５図はＥ
ＣＬ回路で構成された従来のセレクタ回路図である。 １・・・・クロック信号１ ２・・・・クロック信号２ ３・・・クロック選択信号 ４・・・セレクタ回路のクロック信号１入力端子５・・
・・セレクタ回路クロック信号２入力端子６・・・・セ
レクタ回路のクロック選択信号入力端子７、８．９・・
・・セレクタ回路 １０・・・セレクタ回路の出力端子 １１、１２．１３・・・負荷回路 ２１、２２．２３．２４．２５．２６．２７．２８．２
９・・・・トランジスタ３０、３１．３２．３３．３４
．３５・・・抵抗３６、３８．４０．４２．４３．４４
．４５．４６・・・ＤＣ電圧端子３７・・・クロック信
号１入力端子 ３９、− クロック信号２入力端子 ４１・・・クロック選択信号入力端子 ４７・・・・出力端子 ｌｆ−を 起
Claims (2)
- （１）複数の入力端子および出力端子を有するセレクタ
回路の入力端子にそれぞれ複数の入力信号が接続され、
また前記セレクタ回路の出力端子に、Ｎ個（ただしＮは
自然数）の負荷回路が並列に接続されている入力回路に
おいて、前記セレクタ回路を構成するバイポーラトラン
ジスタ（または電界効果トランジスタ）のエミッタ長（
またはゲート幅）および抵抗の値を、負荷回路が１個（
Ｎ＝１）のとき最適化されたセレクタ回路のエミッタ長
（またはゲート幅）および抵抗値の、それぞれＫ倍およ
び１／Ｋ倍（ただしＫは１より大きい数）にした、セレ
クタ回路とすることを特徴とする入力回路。 - （２）特許請求の範囲第１項に記載の入力回路において
、セレクタ回路をＭ個（ただしＭは自然数）並列に接続
することを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24507488A JPH0290627A (ja) | 1988-09-28 | 1988-09-28 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24507488A JPH0290627A (ja) | 1988-09-28 | 1988-09-28 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290627A true JPH0290627A (ja) | 1990-03-30 |
Family
ID=17128208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24507488A Pending JPH0290627A (ja) | 1988-09-28 | 1988-09-28 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290627A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398533A (en) * | 1994-05-26 | 1995-03-21 | General Motors Corporation | Apparatus for piercing hydroformed part |
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
| US5799524A (en) * | 1995-08-16 | 1998-09-01 | Schafer Hydroforming Gmbh & Co. | Pressure forming and piercing a hollow body |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116330A (en) * | 1980-02-20 | 1981-09-12 | Oki Electric Ind Co Ltd | Output interface circuit |
-
1988
- 1988-09-28 JP JP24507488A patent/JPH0290627A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116330A (en) * | 1980-02-20 | 1981-09-12 | Oki Electric Ind Co Ltd | Output interface circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398533A (en) * | 1994-05-26 | 1995-03-21 | General Motors Corporation | Apparatus for piercing hydroformed part |
| US5799524A (en) * | 1995-08-16 | 1998-09-01 | Schafer Hydroforming Gmbh & Co. | Pressure forming and piercing a hollow body |
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
| US5850155A (en) * | 1995-11-30 | 1998-12-15 | Nec Corporation | BIMOS logic circuit directly controllable by a CMOS block formed on same IC chip |
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