JP2770851B2

JP2770851B2 - 半導体集積回路

Info

Publication number: JP2770851B2
Application number: JP7327176A
Authority: JP
Inventors: 晃一村上
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-12-15
Filing date: 1995-12-15
Publication date: 1998-07-02
Anticipated expiration: 2015-12-15
Also published as: JPH08222704A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電磁放射の低減を図
った半導体集積回路に関し、特にトランジスタ素子のオ
ン、オフ動作により発生される電磁放射を低減した半導
体集積回路に関する。

【０００２】

【従来の技術】近年における半導体集積回路の動作に伴
い、半導体集積回路の内部のトランジタが高速にオン、
オフ動作された時に、その立ち上がり時や立ち下がり時
に、その高周波成分が電磁放射の発生源となり、この電
磁放射が周囲の回路や機器に電磁障害を与え、これらの
性能の劣化や誤動作をひきおこす原因となっている。

【０００３】例えば図９はシリアルデータ信号を一旦シ
リアル−パラレル変換して信号処理を行う回路の一例で
あり、Ｓ／Ｐ変換回路１１はデータ入力端子ＩＮから周
波数ｆで入力されたシリアルなデータ信号をクロック入
力端子Ｃから入力されるクロックをｎ分周するクロック
ｎ分周回路１４の出力によりｎ列にパラレル変換し、ｆ
／ｎの周波数のｎ列のデータ１〜ｎを出力する。デジタ
ル信号処理回路１２はｎ列のデータに対してそれぞれ所
定の処理を実行する。またＰ／Ｓ変換回路１３はデジタ
ル信号処理回路１２で処理されたｎ列のデータをシリア
ル変換し、データ出力端子ｏｕｔから周波数ｆのデータ
として出力する。

【０００４】このような回路では、信号処理の高速化を
図るために、各回路を構成する半導体素子、例えばＭＯ
Ｓトランジスタはゲートが最高動作周波数で駆動される
ように全てのＭＯＳトランジスタが設計されている。こ
のため、各回路のＭＯＳトランジスタの立ち上がり時間
と立ち下がり時間は極めて短いものとなり、この際に前
記した高周波が発生し、これが電磁放射の原因となって
いる。このような電磁放射を低減するために、従来で
は、例えば特開昭６４−１５８２０号公報や特開平３−
１２９４１６号公報に記載されたものがある。前者のも
のは、回路内部で必要とされるクロック周波数よりも低
い周波数のクロックを回路に入力させるようにし、回路
内部でその周波数を発生させることで、入力部における
周波数クロックによる電磁放射を低減するものである。
また、後者のものは、入力部には正弦波を入力させ、回
路内部でこの正弦波を矩形波に変換することで、入力部
において矩形部が入力されないようにし、入力部におけ
る電磁放射を低減するものである。

【０００５】以上電磁放射（ＥＭＩ）について述べたが
逆の電磁感受性（ＥＭＳ）・イミュニティについてもト
ランジスタが高速にオン、オフ動作する半導体集積回路
は弱い。すなわち高速にオン、オフ動作するということ
はＭＯＳトランジスタはわずかなノイズでも反応し、誤
動作を引きおこしやすいということである。例えば図５
は、シリアルデータ信号を一旦シリアル−パラレル変換
して信号処理を行う回路の一例であり、Ｓ／Ｐ変換回路
１１はデータ入力端子ＩＮから周波数ｆで入力されたシ
リアルなデータ信号を、クロック入力端子Ｃから入力さ
れるクロックをｎ分周するクロックｎ分周回路１４の出
力によりｎ列にパラレル変換し、ｆ／ｎの周波数のｎ列
のデータ１〜ｎを出力する。デジタル信号処理回路１２
はｎ列のデータに対してそれぞれ所定の処理を実行す
る。また、Ｐ／Ｓ変換回路１３はデジタル信号処理回路
１２で処理されたｎ列のデータをシリアル変換し、デー
タ出力端子ＯＵＴから再び周波数ｆのデータとして出力
する。さらにＰ／Ｓ変換回路１３は出力制御信号入力端
子Ｓがあり、制御信号を受けると、出力端子ＯＵＴから
のデータを出力しなくなる。

【０００６】このような回路では、信号処理の高速化を
図るために、各回路を構成する半導体素子、例えばＭＯ
Ｓトランジスタはゲートが最高動作周波数で駆動される
ように全てのＭＯＳトランジスタが設計されている。こ
のため各回路のＭＯＳトランジスタの立ち上がり時間と
立ち下がり時間は極めて短いものとなり、素子の遮断周
波数が高く、ノイズに反応しやすくなる。特に制御入力
端子Ｓのように外部端子となっている所はノイズをうけ
やすく誤動作の原因となる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た公報に記載されている技術は、電磁放射の顕著な入力
部における電磁放射を防止することは可能であるが、回
路内部の素子における動作は依然として高速な動作が行
なわれているため、回路内部から発生する電磁放射を低
減することは困難である。また、これらの公報では、集
積回路に周波数変換回路や波形整形回路が必要とされる
ため、集積回路の回路構成が大きくなり、小型でかつ高
密度な半導体集積回路を実現する上では好ましくない。
第２の問題点は、外部からのノイズに弱く誤動作しやす
いということである。この理由は、トランジスタの遮断
周波数が高いため周波数の高いノイズにも反応するため
である。

【０００８】本発明の目的は、回路部における電磁放射
を有効に低減することを可能にしかつノイズに強い半導
体集積回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体集積回路
は、高速動作が必要とされる高速動作回路部と、これよ
りも遅い速度での動作が許される低速動作回路部とを備
える構成において、低速動作回路部を立ち上がり時間及
び立ち下がり時間の遅い素子で構成したことを特徴とす
る。

【００１０】例えば、低速動作回路部を構成する素子
を、高速動作回路部のＭＯＳトランジスタよりもチャネ
ル長の長いＭＯＳトランジスタで構成する。又、低速動
作回路部を構成する素子に供給するバイアス電圧を高速
動作回路部の素子に供給するバイアス電圧よりも低電圧
とする。又、低速動作回路部を構成する素子を、高速動
作回路部のＭＯＳトランジスタの出力部のキャパシタン
ス（寄生容量）を大きくしたＭＯＳトランジスタで構成
する。

【００１１】

【作用】一般にＭＯＳトランジスタやバイポーラトラン
ジスタ等の素子では、素子からの電磁放射量は信号の立
上がり時間や立ち下がり時間に逆比例し、速ければ速い
ほど増加する。従って、周波数の高い回路部は立ち上が
り時間や立ち下がり時間の速いゲートで実現しなければ
ならないが、周波数が低い回路部は、そのトランジスタ
のチャネル長を長くし、或いはバイアス電圧を低くした
り、出力のキャパシタンス（寄生容量）を大きくしたり
することで立ち上がり時間や立ち下がり時間が遅くされ
た素子で構成することで、少なくともこの回路部におけ
る電磁放射が低減される。さらに素子の遮断周波数が低
いためノイズに反応しずらく誤動作しないイミュニティ
的にも強い半導体集積回路となる。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して詳細に説明する。

【００１３】まず、本発明の第１実施例は前記した従来
例と同様、データ信号を一旦シリアル−パラレル変換し
て信号処理を行う回路に適用される。即ち、図９に示す
ように、Ｓ／Ｐ変換回路１１はデータ信号入力端子ＩＮ
から周波数ｆで入力されたシリアルなデータ信号をｎ列
にパラレル変換し、ｆ／ｎの周波数のｎ列のデータ１〜
ｎを出力する。また、クロックｎ分周回路１４はクロッ
ク入力端子Ｃから入力されたクロック信号をｎ分周し、
前記Ｓ／Ｐ変換回路１１に入力し、前記したパラレル変
換を可能とする。デジタル信号処理回路１２はｎ列のデ
ータに対してそれぞれ所定の処理を実行する。また、Ｐ
／Ｓ変換回路１３はデジタル信号処理回路１２で処理さ
れたｎ列のデータをシリアル変換し、再び周波数ｆのデ
ータとしてデータ出力端子ＯＵＴから出力する。

【００１４】図１は上述した図９の回路を半導体基板１
００上に集積回路として構成した際のブロック構成図で
ある。Ｓ／Ｐ変換回路１１、Ｐ／Ｓ変換回路１３、クロ
ックｎ分周回路（１／ｎ）１４を構成する短チャネル素
子領域１０１の素子は、周波数ｆに対応して、短い立ち
上がり時間と立ち下がり時間で高速動作が可能とされる
ように、チャネル長の短いＭＯＳトランジスタで構成さ
れる。これに対し、デジタル信号処理回路１３を構成す
る長チャネル素子領域１０２の素子は、周波数ｆ／ｎの
比較的に低速で動作が行なわれるため、立ち上がり時間
と立ち下がり時間が長くなるチャネル長の長いＭＯＳト
ランジスタで構成される。また、各回路にバイアスを供
給するためのバイアス回路１５が設けられている。

【００１５】従って、この集積回路を駆動した時には、
Ｓ／Ｐ変換回路１１、Ｐ／Ｓ変換回路１３、クロックｎ
分周回路１４においては、周波数ｆの信号やクロックが
入力された時には、これらを構成するＭＯＳトランジス
タのチャネル長が短いため、図２（ａ）のように、立ち
上がり時間と立ち下がり時間は１ｎＳ程度の速い状態で
の動作が行われる。一方、デジタル信号処理回路１２で
は、そのＭＯＳトランジスタのチャネル長が長いため、
例えば同じ周波数ｆの信号が入力された場合には、図２
（ｂ）のように、立ち上がり時間と立ち下がり時間は３
ｎＳ程度の遅い状態での動作が行われる。この場合、デ
ジタル信号処理回路１２では、周波数がｆ／ｎでの動作
となるために、立ち上がり時間と立ち下がり時間が遅く
なった場合でもその動作に悪影響を受けることはない。

【００１６】これにより、この集積回路では、回路の大
部分を占めるデジタル信号処理回路１２をチャネル長の
長いＭＯＳトランジスタで構成することで、その動作に
影響を受けることなく、ＭＯＳトランジスタにおける立
ち上がり時間と立ち下がり時間を遅いものにすることが
できる。そして、前記したように、ＭＯＳトランジスタ
の動作に伴う電磁放射の量は、立ち上がり時間と立ち下
がり時間の速度に反比例するため、このデジタル信号処
理回路１２において発生される電磁放射を低減すること
が可能となる。この例では、立ち上がり時間と立ち下が
り時間が１ｎＳから３ｎＳに遅くされているため、その
分電磁放射量が低減される。

【００１７】したがって、他のＳ／Ｐ変換回路１１、Ｐ
／Ｓ変換回路１３、クロックｎ分周回路１４において
は、従来と同様な電磁放射が発生されるとしても、これ
らの回路が集積回路に占める割合は小さいため、集積回
路全体としての電磁放射を格段に低減することが可能と
なる。

【００１８】次に、本発明の第２実施例について説明す
る。

【００１９】図３は本発明の第２実施例を示しており、
図９の回路に本発明を適用した場合の前記第１実施例の
図１に相当するブロック構成図である。ここでは、Ｓ／
Ｐ変換回路１１、デジタル信号処理回路１２、Ｐ／Ｓ変
換回路１３、クロックｎ分周回路（１／ｎ）１４は、そ
れぞれ同じ構成の素子、例えば、チャネル長の等しいＭ
ＯＳトランジスタで構成されているが、高電圧バイアス
回路１５Ａと低電圧バイアス回路１５Ｂが設けられてお
り、Ｓ／Ｐ変換回路１１、Ｐ／Ｓ変換回路１３、クロッ
クｎ分周回路１４は、周波数ｆに対応して、短い立ち上
がり時間と立ち下がり時間で高速動作が可能とされるよ
うに、高電圧バイアス回路１５ＡによりＭＯＳトランジ
スタのゲート及びドレインの各バイアスとして高電圧を
印加する。これに対し、デジタル信号処理回路１２は、
周波数ｆ／ｎの比較的に低速で動作が行なわれるため、
立ち上がり時間と立ち下がり時間が長くなるように、低
電圧バイアス回路１５ＢによりＭＯＳトランジスタのゲ
ート及びドレインの各バイアスとして低電圧を印加す
る。

【００２０】従って、この集積回路を駆動した時には、
Ｓ／Ｐ変換回路１１、Ｐ／Ｓ変換回路１３、クロックｎ
分周回路１４においては、周波数ｆの信号やクロックが
入力された時には、これらを構成するＭＯＳトランジス
タには高電圧のバイアスが供給されているため、図２
（ａ）のように、立ち上がり時間と立ち下がり時間は１
ｎＳ程度の速い状態での動作が行われる。一方、デジタ
ル信号処理回路１２では、そのＭＯＳトランジスタには
低電圧のバイアスが供給されているため、例えば同じ周
波数ｆの信号が入力された場合には、図２（ｂ）のよう
に、立ち上がり時間と立ち下がり時間は３ｎＳ程度の遅
い状態での動作が行われる。

【００２１】これにより、この第２実施例でも、回路の
大部分を占めるデジタル信号処理回路１２においては、
その動作に影響を受けることなく、ＭＯＳトランジスタ
における立ち上がり時間と立ち下がり時間を遅いものに
することができる。従って、回路の大部分を占めるデジ
タル信号処理回路１２において発生される電磁放射を低
減することが可能となる。したがって、他のＳ／Ｐ変換
回路１１、Ｐ／Ｓ変換回路１３、クロックｎ分周回路１
４においては、従来と同様な電磁放射が発生されるとし
ても、これらの回路が集積回路に占める割合は小さいた
め、集積回路全体としての電磁放射を格段に低減するこ
とが可能となる。

【００２２】ここで、前記第１及び第２実施例では、本
発明をシリアル−パラレル変換方式のデジタル信号処理
を行う集積回路に適用した例を示しているが、動作速度
の速い回路と動作速度の遅い回路とが混在する集積回路
であれば、前記各実施例と同様に本発明を適用すること
ができる。

【００２３】また、前記各実施例は動作を行う素子とし
てＭＯＳトランジスタを用いているが、特に、バイアス
を相違させて回路に供給する第２実施例の構成は、バイ
ポーラトランジスタを素子とする回路にも同様に適用す
ることができる。

【００２４】次に、本発明の第３実施例について説明す
る。

【００２５】図４は本発明の第３実施例を示しており、
図９の回路に本発明を適用した場合の前記第１実施例の
図１に相当するブロック構成図である。

【００２６】前記Ｓ／Ｐ変換回路１１、Ｐ／Ｓ変換回路
１３、クロックｎ分周回路（１／ｎ）１４を構成する、
キャパシタンス（寄生容量）の小さい領域１０１´の素
子は、周波数ｆに対応して、短い立ち上がり時間と立ち
下がり時間で高速動作が可能とされるように、出力キャ
パシタンス（寄生容量）の少ない遮断周波数の高いＭＯ
Ｓトランジスタで構成される。これに対し、デジタル信
号処理回路１２を構成するキャパシタンス（寄生容量）
の大きい領域１０２´の素子は、周波数ｆ／ｎの比較的
に低速で動作が行なわれるため、立ち上がり時間と立ち
下がり時間が長くなる出力キャパシタンス（寄生容量）
の多い遮断周波数の低いＭＯＳトランジスタで構成され
る。また、各回路にバイアスを供給するためのバイアス
回路１５が設けられる。

【００２７】従って、この集積回路を駆動した時には、
Ｓ／Ｐ変換回路１１、Ｐ／Ｓ変換回路１３、クロックｎ
分周回路１４においては、周波数ｆの信号やクロックが
入力された時には、これらを構成するＭＯＳトランジス
タの出力のキャパシタンス（寄生容量）は少ないため、
図５（ａ）のように、立ち上がり時間と立ち下がり時間
は１ｎＳ程度の速い状態での動作が行われる。一方、デ
ジタル信号処理回路１２では、そのＭＯＳトランジスタ
の出力のキャパシタンス（寄生容量）が多いため、例え
ば同じ周波数ｆの信号が入力された場合には、図５
（ｂ）のように、立ち上がり時間と立ち下がり時間は５
ｎＳ程度の遅い状態での動作が行われる。この場合、デ
ジタル信号処理回路１２では、周波数がｆ／ｎでの動作
となるために、立ち上がり時間と立ち下がり時間が遅く
なった場合でもその動作に悪影響を受けることはない。

【００２８】これにより、この集積回路では、回路の大
部分を占めるデジタル信号処理回路１２を出力のキャパ
シタンス（寄生容量）の多いＭＯＳトランジスタで構成
することで、その動作に影響を受けることなく、ＭＯＳ
トランジスタにおける立ち上がり時間と立ち下がり時間
を遅いものにすることができる。

【００２９】そして、前記したように、ＭＯＳトランジ
スタの動作に伴う電磁放射の量は、立ち上がり時間と立
ち下がり時間の速度に反比例するため、このデジタル信
号処理回路１２において発生される電磁放射を低減する
ことが可能となる。この例では、立ち上がり時間と立ち
下がり時間が１ｎＳから５ｎＳに遅くされているため、
下記計算により電磁放射量が低減されていることがわか
る。

【００３０】台形波の式は下記の数式１で表される。

【００３１】

【数１】ここに、Ｉ：ピーク対ピークの波高値ｄ：デューティ
サイクルｔｒ：立ち上がり時間、立ち下がり時間
Ｔ：周期ｎ：高次波の次数で表われる。

【００３２】図５（ａ）はｄ：０．５（５０％）ｔｒ
＝１ｎＳｆ＝１０ＭＨｚＴ＝１００ｎＳとする。

【００３３】この１１倍波は、下記の数式２で表わされ
る。

【００３４】

【数２】図５（ｂ）はｄ：０．５（５０％）ｔｒ＝５ｎＳｆ
＝１０ＭＨｚＴ＝１００ｎＳこの１１倍波は、下記
の数式３で表される。

【００３５】

【数３】数式３は数式２に対して５８％（４．７ｄＢ）放射が小
さくなったことを示している。

【００３６】又、図５（ａ）、図５（ｂ）の台形波の包
絡線のグラフを図６に示す。この図からも特に高い周波
数の高次波になればなるほど立ち上がり立ち下がり時間
の遅いほうが電磁放射量がより少なくなっていくことが
わかる。

【００３７】したがって、他のＳ／Ｐ変換回路１１、Ｐ
／Ｓ変換回路１３、クロック分周回路１４においては、
従来と同様な電磁放射が発生されるとしても、これらの
回路が集積回路に占める割合は小さいため、集積回路の
全体としての電磁放射を格段に低減することが可能とな
る。

【００３８】図７は、本発明の第４実施例を示すブロッ
ク図である。図７では、Ｐ／Ｓ変換回路１３の出力を出
力制御信号入力端子Ｓからの信号により出力を止めたり
出したりする。出力制御信号入力端子Ｓを形成するトラ
ンジスタは遮断周波数の低い、キャパシタンス（寄生容
量）の大きい素子を使うことによりノイズに反応しにく
くなる。これは、ノイズによる誤動作が少なくなったと
いうことで、イミュニティが良くなったことを意味す
る。

【００３９】図８は、本発明による高周波用素子と低周
波用素子の混在する半導体におけるロケーションの例で
ある。高周波信号用素子は高周波信号入出力端子（ピ
ン）からできるだけ近い位置に配置することにより高周
波信号が作る電流ループをできるだけ小さくする。これ
により電磁放射の一番大きな問題となる高周波信号から
の放射を低減することができる。尚、図８において、６
０１は入出力ピン、６０２はワイヤーを示す。

【００４０】以上、第３及び第４実施例でも本発明をシ
リアル−パラレル変換方式のデジタル信号処理を行う集
積回路に適用した例を示しているが、動作速度の速い回
路とが混在される集積回路であれば、第３及び第４実施
例と同様に本発明を適用することが可能である。

【００４１】また第３及び第４実施例は動作を行う素子
としてＭＯＳトランジスタを用いた例を示しているが、
バイポーラトランジスタ等その他の集積回路にも適用す
ることができる。

【００４２】

【発明の効果】以上説明したように本発明は、高速動作
が必要とされる高速動作回路部と、これよりも遅い速度
での動作が許される低速動作回路部とを備える構成にお
いて、低速動作回路部を立ち上がり時間及び立ち下がり
時間の遅い素子で構成することにより、高速動作が必要
とされる回路部は立ち上がり時間や立ち下がり時間の速
いゲートで実現しなければならない一方で、低速動作回
路部は立ち上がり時間や立ち下がり時間が遅くされた素
子で構成することで、少なくともこの回路部における電
磁放射が低減される。

【００４３】例えば低速動作回路部を構成する素子を、
高速動作回路部のＭＯＳトランジスタよりもチャネル長
の長いＭＯＳトランジスタで構成することで、低速動作
回路部のＭＯＳトランジスタの立ち上がり時間と立ち下
がり時間を遅くし、低速動作回路部からの電磁放射を抑
制することができる。

【００４４】また、低速動作回路部を構成する素子に供
給するバイアス電圧を、高速動作回路部を構成する素子
に供給するバイアス電圧よりも低電圧とすることで、低
速動作回路部のトランジスタの立ち上がり時間と立ち下
がり時間を遅くし、低速動作回路部からの電磁放射を抑
制することができる。

【００４５】更に、低速動作回路部を構成する素子を、
高速動作回路部のＭＯＳトランジスタよりもキャパシタ
ンス（寄生容量）の大きいトランジスタで構成すること
で、低速動作回路部のＭＯＳトランジスタの立ち上がり
時間と立ち下がり時間を遅くし、低速動作回路部からの
電磁放射を抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体集積回路のブ
ロックレイアウト図である。

【図２】図１の各回路部における立ち上がり時間と立ち
下がり時間を示す図であり、（ａ）は高速動作回路部、
（ｂ）は低速動作回路部における立ち上がり時間と立ち
下がり時間を示す。

【図３】本発明の第２実施例に係る半導体集積回路のブ
ロックレイアウト図である。

【図４】本発明の第３実施例に係る半導体集積回路のブ
ロックレイアウト図である。

【図５】図４の各回路部における立ち上がり時間と立ち
下がり時間を示す図であり、（ａ）は高速動作回路部、
（ｂ）は低速動作回路部における立ち上がり時間と立ち
下がり時間を示す。

【図６】図５（ａ）及び（ｂ）の台形波のフーリエスペ
クトルの包絡線のグラフを示す図である。

【図７】本発明の第４実施例に係る半導体集積回路のブ
ロックレイアウト図である。

【図８】本発明の回路を実現する半導体集積回路の物理
的ロケーションの図である。

【図９】従来の半導体集積回路の一例を示す回路図であ
る。

【符号の説明】

１１Ｓ／Ｐ変換回路１２デジタル信号処理回路１３Ｐ／Ｓ変換回路１４クロックｎ分周回路１５バイアス回路１５Ａ高電圧バイアス回路１５Ｂ低電圧バイアス回路１００半導体基板１０１短チャネル素子領域１０２長チャネル素子領域１０１´ キャパシタンス（寄生容量）の小さい領域１０２´ キャパシタンス（寄生容量）の大きい領域６０１入出力ピン６０２ワイヤー

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｂ 15/00

Claims

(57)【特許請求の範囲】

【請求項１】高速動作が必要とされる高速動作回路部
と、これよりも遅い速度での動作が許される低速動作回
路部とを備える半導体集積回路において、前記低速動作
回路部を立ち上がり時間及び立ち下がり時間の遅い素子
で構成したことを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路において、
低速動作回路部を構成する素子を高速動作回路部を構成
するＭＯＳトランジスタよりもチャネル長の長いＭＯＳ
トランジスタで構成してなることを特徴とする半導体集
積回路。
【請求項３】請求項１記載の半導体集積回路において、
低速動作回路部を構成する素子に供給するバイアス電圧
を高速動作回路部を構成する素子に供給するバイアス電
圧よりも低電圧としてなることを特徴とする半導体集積
回路。
【請求項４】請求項１記載の半導体集積回路におい
て、低速動作回路部を構成する素子の出力にキャパシタ
ンス（寄生容量）を持たせることにより、該低速動作回
路部を構成する素子が高速動作回路部を構成する素子よ
りもオンオフ動作が遅く遮断周波数が低い素子からなる
ことを特徴とする半導体集積回路。
【請求項５】請求項４記載の半導体集積回路におい
て、更に信号出力を制御する制御入力端子を備え、該制
御入力端子のトランジスタのキャパシタンス（寄生容
量）を、回路部を構成する素子のキャパシタンス（寄生
容量）よりも大きく形成してなることを特徴とする半導
体集積回路。
【請求項６】請求項４記載の半導体集積回路におい
て、高速動作する素子をウェハーの外側に配置すること
により、高速動作する信号がつくるループを最短にする
ことによって形成してなることを特徴とする半導体集積
回路。
【請求項７】シリアル信号をパラレル信号に変換した
上で信号処理を行う半導体集積回路において、パラレル
信号を処理する回路部を構成する素子をシリアル信号を
処理する回路部を構成する素子であるＭＯＳトランジス
タよりもチャネル長の長いＭＯＳトランジスタで構成し
てなることを特徴とする半導体集積回路。
【請求項８】シリアル信号をパラレル信号に変換した
上で信号処理を行う半導体集積回路において、パラレル
信号を処理する回路部を構成する素子に供給するバイア
ス電圧をシリアル信号を処理する回路部を構成する素子
に供給するバイアス電圧よりも低電圧としてなることを
特徴とする半導体集積回路。
【請求項９】シリアル信号をパラレル信号に変換した
上で信号処理を行う半導体集積回路において、パラレル
信号を処理する回路部を構成する素子の出力のキャパシ
タンス（寄生容量）をシリアル信号を処理する回路部を
構成する素子の出力のキャパシタンス（寄生容量）より
も大きく形成してなることを特徴とする半導体集積回
路。