JPS63100815A - 出力バツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速性を維持したまま負荷回路によるリン
ギングを防止し、安定な出力波形を出力することの可能
なＩＣの出力バッファ回路に関する。

（従来の技術〕 一般に、ＩＣの出力部には、ＩＣの微弱な信号を、外部
の負荷回路を駆動できるレベルまで増幅するための出力
バッファ回路が設けられている。

最近の電子回路の高速化や大規模化に伴い、かかるＩＣ
の出力バッファ回路にも、高速動作や電流駆動能力の増
大が求められており、更にＩＣの利用範囲が広がるにつ
れて、様々な負荷に対応できることが要求されている。

従来の出力バッファ回路において、このような要求に対
応するため、何の対策も施さずに大電流を高速でスイッ
チングする場合、急峻な変化を伴う出力波形は多くの高
７Ａ波成分を含んでいるため、空中に不要輻射電波を発
生し、電源や隣接する信号線に雑音を誘起したりしで、
システムに不具合を引き起こす原因となる。そのためＩ
Ｃ出力端子の外部でシールドを施す等の対策がなされて
いる。

〔発明が解決しようとする問題点〕

ところでＩＣの出力端子の外部での対策は、コスト増大
、プリント基板面積の増大、動作速度の低下等、システ
ムの性能低下を伴うものである。

従来、かかる不要輻射電波の発生を、ＩＣ内部回路の改
善により抑える方法として、特開昭６０−６２７２５号
公報に提案されている方法がある。

この方法は、第９図に示すように、出力バッファ回路を
構成する第１段のインバータ１０１の出力端と第２段の
インバータ１０２０入力端との間に抵抗成分１０３を設
け、且つ第２段のインバータ１０２の入出力端間に容量
成分１０４を設けて一種のミラー積分回路を構成し、出
力信号のスイッチング達文を制限して、不要輻射電波の
発生を阻止し、隣接する配線へのノイズ誘起を除去する
ようにしたものである。なお第９図において１０５は入
力で、１０６は出力端子である。このように構成した出
カバ。

ファ回路によれば、不要輻射電波の発生を抑えることは
できるが、スイッチング速度を制限してしまうものであ
るので、動作速度の低下を伴い、最近の高速化の要求を
満たすことができない、更にこの出力バッファ回路は、
抵抗やコンデンサを必要とし、それらをＩＣ内部に一体
に作り込むためには、大きな面積を必要とするなどの問
題点があるものである。

更に、一般に大電流駆動能力を持つ出力バッファ回路に
、プリント配線、ケーブル等の誘導成分や、浮遊容量等
の容量成分が負荷として接続され高速動作をする場合に
は、リンギングが発生して出力波形が振動してしまうこ
とが多く、次段の入力回路に悪影響を及ぼし、素子の破
壊あるいは誤動作の原因となる場合があるものである。

前記第９図に示した従来の出力バッファ回路は、高速動
作を維持しながら上記の出力波形の振動を抑えることが
困難なものである。

本発明は、従来の出力バッファ回路の上記問題点を解消
するためになされたもので、出力信号の立ち上がり及び
又は立ち下がり時間の高速性を維持したまま、不要輻射
電波の発生を抑制し、負荷に誘導成分及び容量成分が接
続された場合でも有害な出力波形が振動するリンギング
の発生を防止することが可能で、且つＩＣ化の容易な、
大電流駆動能力を備えた出力バッファ回路を提供するこ
とを目的とする。

〔問題点を解決するための手段及び作用〕上記問題点を
解決するため、本発明は、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとを直列接続して構
成したＣＭＯＳインバータと、少なくとも１つのＭＯ３
Ｉ−ランジスタからなり、前記ＣＰＴｉ　ＯＳインバー
タの出力端と電源端子間に接続されて該出力端の電位を
制御する電位制御手段とで出力バッファ回路を構成する
ものである。

このように構成することにより、ＣＭＯＳインバータの
出力電圧の立ち上がり及び又は立ち下がりの変化が電位
制御手段により抑制されて、出力波形の変化の割合が小
さくなり、それにより不要輻射電波の発生が抑制され、
また負荷によるリンギングの発生を防止することが可能
となる。また全てトランジスタで構成することが可能と
なるためＩＣ化が容易となる。

〔実施例〕

以下実施例について説明する。第１図は本発明に係る出
力バッファ回路の第１の実施例を示す回路構成図である
０図において、１はＰチャネルＭＯＳトランジスタ２と
ＮチャネルＭＯＳトランジスタ３からなる第１のＣＭＯ
Ｓインバータで、ＰチャネルＭＯＳトランジスタ２のゲ
ートは入力４に接続され、ドレインは出力５に接続され
、そしてソースは第１の電源端子Ｖ。に接続されている
。

ＮチャネルＭＯＳトランジスタ３のゲートは入力４に接
続され、ドレインは出力５に接続され、ソースは第２の
電Ｒ端子ＧＮＤに接続されている。

６は前記ＣＭＯＳインバータｌと全く同様な構成の、Ｐ
チャネル間Ｏ３トランジスタフとＮチャネル間Ｏ３トラ
ンジスタ８とからなる第２のＣＭＯＳインバータで、そ
の入力は前記第１のＣＭＯＳインバータ１の出力５に接
続され、その出力は出力端子９に接続されている。

１０は電位制御手段を構成するＮチャネルＭＯＳトラン
ジスタで、そのゲートは第２ＣＭＯＳインバータ６の出
力に接続され、またドレインは第ｌＣＭＯＳインバータ
１の出力（第２ＣＭＯＳインバータの入力）５に接続さ
れ、そしてソースは電源端子ＧＮＤに接続されている。

このように構成された出力バッファ回路において、入力
４に立ち下がり信号が加えられ、入力電圧が高電位から
低電位に変化すると、第１　ＣＭＯＳインバータ１が反
転し、その出力５の電位は低電位から高電位に上がり始
める。この時点では、第２ＣＭＯＳインバータ６の出力
電圧、すなわち出力端子８の電位はまだ高いため、Ｎチ
ャネル間Ｏ３トランジスタｌＯはＯＮになっている。し
たがって、このＮチャネルＭＯＳトランジスタ１０を通
して、第ｌＣＭＯＳインバータ出力５から電源端子ＧＮ
Ｄに向けて貫通電流が流れ、第ｌＣＭＯＳインバータ１
の出力５の電位の上昇は抑制される。

しかし、第１のＣＭＯＳインバータｌの出力５の電位が
上昇するにつれて、これを入力としている第２　ＣＭ　
ＯＳインバータ６の出力である出力端子９の電位は下が
り、これに伴ってＮチャネル間Ｏ３トランジスタｌＯの
コンダクタンスが下がり、その貫通電流も減少する。そ
して出力端子９の電位がＮチャネルＭＯＳトランジスタ
１０の闇値電圧以下になると、該トランジスタ１０はＯ
ＦＦとなって第１　ＣＭＯＳインバータ１の出力電圧に
影響を与えないようになって、第１及び第２ＣＭＯＳイ
ンバータ１．６の反転動作が終了する。

このように、第ｌＣＭＯＳインバータ１の出力電圧の変
化を抑えて、第２ＣＭＯＳインバータ６の急激な反転動
作を鈍らせることにより、インバータの信号伝播時間を
あまり遅延させることなく、不要輻射電波の発生が少な
い、変化の割合の小さい出力波形が得られる。したがっ
てノイズの発生が少なくなり、リンギングの発生も防止
することができる。

第２図は本発明の第２の実施例の回路構成図である。こ
の実施例は、第１図に示した実施例におけるＮチャネル
間Ｏ３トランジスタ１０の代わりに、電位制御手段を、
Ｐチャネル間Ｏ３トランジスタ１１とＮチャネル間Ｏ３
トランジスタ１２の直列回路で構成するものである。す
なわち、Ｐチャネル間Ｏ３トランジスタ１１のソースは
第ｌＣＭＯＳインバータ１の出力５に接続し、ドレイン
はＮチャネル間Ｏ３）ランジメタ１２０ドレインに接続
し、ＮチャネルＭ　ＯＳ　トランジスタ１２のソースは
電源端子ＧＮＤに接続し、そして前記両トランジスタ１
１゜１２の各ゲートは第２ＣＭＯＳインバータ６の出力
に共通に接続している。

このように構成した出力バッファ回路において、入力４
に立ち下がり信号が印加されると、ＰチャネルＭＯＳト
ランジスタ２とＮチャネル間Ｏ３トランジスタ３からな
る第ｌＣＭＯＳインバータ１が反転し、その出力５の電
位は上がり始め、第２ＣＭＯＳインバータ６の出力は下
がり始める。しかしこの時点では、出力端子９の電位は
まだ高く、Ｎチャネル間Ｏ３トランジスタ１２はＯＮし
ているが、Ｐチャネル間Ｏ３トランジスタ１１はＯＦＦ
しているため、両トランジスタ１１．１２を通しての貫
通電流は流れない、したがって第ｌＣＭＯＳインバータ
１の出力５の電位の上昇を妨げない。

次いで第１ｃＭＯｓインバータｌの出力５の電位が更に
上昇し、この電位が、この電位の反転出力である第２Ｃ
ＭＯＳインバータ６の出力すなわち出力端子９の電位よ
り、Ｐチャネル間Ｏ３トランジスタ１１の闇値電圧Ｖ　
ＴＩＰ分以上高くなると、該トランジスタ１１はＯＮＬ
始め、電位制御手段を構成するＰチャネル間Ｏ３トラン
ジスタ１１及びＮチャネルＭＯＳトランジスタ１２を通
して貫通電流■が流れ始める。この貫通電流Ｉは、Ｐチ
ャネル間Ｏ３トランジスタフとＮチャネル間Ｏ３ｌ−ラ
ンジスタ８で構成されている第２ＣＭＯＳインバータ６
の出力信号である出力端子９の電位が、ＮチャネルＭＯ
Ｓトランジスタ１２の闇値電圧■、□以下になるまで流
れ続け、この間に第２ＣＭＯＳインバータ６の入力信号
である第ｌＣＭＯＳインバータ１の出力５の電位の上昇
を遅らせる。しかしＰチャネルＭＯＳトランジスタ１１
が直列接続されているため、第ｌＣＭＯＳインバータ１
の出力５の電位の上昇は、その初期においては妨げられ
ないので、インバータの信号伝播時間の遅延はより少な
くなる。

第３図は、第２図に示した第２実施例の動作を表す、入
出力電圧波形と貫通電流波形とを示す閏である０図にお
いて、ａは第１　ＣＭＯＳインバータｌの入力電圧波形
、ｂは第２ＣＭＯＳインバータ６の出力電圧波形、Ｃは
第１ｃＭＯｓインバータ１の出力電圧波形（第２ＣＭＯ
Ｓインバータ６の入力電圧波形）、ＩはＰチャネル間Ｏ
３トランジスタ１１及びＮチャネルＭＯＳトランジスタ
１２を通して流れる貫通電流波形を示している。

この図かられかるように、時点１．において第ｌＣＭＯ
Ｓインバータ出力の電位が第２ＣＭＯＳインバータの出
力の電位より、ＰチャネルＭＯＳトランジスタ１１の闇
値電圧■□７以上高くなると、貫通電流Ｉが流れ始め、
時点ｔ８において第２ＣＭＯＳインバータ出力の電位が
ＮチャネルＭＯＳトランジスタ１２の闇値電圧■、−以
下に低下すると、貫通電流Ｉは遮断される。このように
時点ｔ１から時点ｔ、まで貫通電流Ｉが流れるため、第
ｌＣＭＯＳインバータ出力電圧波形Ｃは時点ｔ１からそ
の傾きが小さくされ、それに伴い第２　ＣＭＯＳインバ
ータ６も惣、激な反転動作が鈍化され、時点ｔ、から傾
きの小さい出力波形が得られる。しかし時点ｔ１までは
出力波形は急速に変化するため、動作速度の低下は小さ
い、したがって高速性を維持しつつ不要輻射電波等の発
生を防止することができる。

第４図は、第２図に示した実施例の変形例を示す回路構
−成図である。この変形例はＰチャネル間Ｏ３トランジ
スタ１３とＮチャネルＭＯＳトランジスタ１４の直列回
路からなる電位制御手段を、第１の電源端子Ｖ、と第ｌ
ＣＭＯＳインバータの出力５間に接続して構成したもの
である。この変形例においては、入力４に立ち上がり信
号が印加される場合、出力電圧波形が所定の高電位に到
達すると、その傾きが小さくなり、急激な波形変化を鈍
化させて、不要輻射電波等の発生を防止でき、したがっ
て立ち上がり信号印加時に第２実施例と同様な効果が得
られるものである。

第５図は、本発明の第３実施例を示す回路構成図である
。この実施例は、第２実施例及びその変形例で示した電
位制御手段を合わせ備えて、入力信号の立ち上がり及び
立ち下がりの両方に対して、出力波形の変化の割合を小
さくして、不要輻射電波の発生等を防止するという作用
効果が得られるようにしたものである。すなわち、Ｐチ
ャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトラ
ンジスタ１２の直列回路を、第１ｃＭＯｓインバータ１
の出力５と第２の電源端子ＧＮＤ間に接続し、同じくＰ
チャネルＭＯＳトランジスタ１３とＮチャネルＭＯＳト
ランジスタ１４の直列回路を、第１ｃＭＯＳインバータ
１の出力５と第１の電源端子■、。

間に接続して構成するものである。

このように構成した出力バッファ回路において、入力４
に立ち下がり信号が加えられ、出力端子９の電位が電源
端子Ｖｌｌｌの電圧よりもＰチャネル間Ｏ３トランジス
タ１３の闇値電圧分収上低くなると、１亥トランジスタ
１３がＯＮするため、すでにＯＮ４大態になっているＮ
チャネルＭＯ５トランジスタ１４とを通して貫通電流Ｉ
、が流れる。

コノ貫ｉｆｌ電漬１１は第ｌＣＭＯＳインバータ１の出
力５の電位の上昇を速め、出力端子９の電位が第ｌＣＭ
ＯＳインバータ１の出力５の電位よりＮチャネルＭＯＳ
トランジスタ１４の闇値電圧以上高くなった時点で、該
トランジスタ１４がＯＦＦするが、この時点まで前記貫
通型？ＪＬＩｌは継続して渣れる。一方この間、Ｐチャ
ネル間Ｏ３トランジスタ１１は継続してＯＦＦ状態とな
っているため、該ＰチャネルＭＯ３Ｉ−ランジスタ１１
及びＮチャネル＼１０Ｓトランジスタ１２を通しての貫
通電流Ｉ２はン人れない。

次いで出力端子９の電位が第ｌＣＭＯＳインバータｌの
出力５の電位より、ＰチャネルＭＯＳトランジスタ１１
の闇値電圧以上低くなると、該トランジスタｌ】がＯＮ
となり、すでにＯＮ状態になっているＮチャネルＭ　Ｏ
Ｓ　トランジスタ１２を通して貫ｉ！１ＴＬ流１２が流
れる。この貫通電流Ｉ、は第ｌＣＭＯＳインバータｌの
出力５の電位上昇を遅らせ、出力端子９の電位がＮチャ
ネルＭＯＳトランジスタ１２の闇値電圧以下になり、該
トランジスタ１２がＯＦＦするまで継続して流れる。

以上述べたように、この実施例では、入力信号が変化す
る初期においては、その出力電圧波形を速く変化させ、
出力の電位が所定値に達した時点以後は、その変化を遅
らせるものであり、この動作によりリンギングの発生や
、不要輻射電波の発生を有効に防止することができる。

また、この実施例において、入力４に立ち上がり信号が
加えられた場合は、入力信号が変化する初期において貫
通電流Ｉ□が流れて、その出力電圧波形を速く変化させ
、出力電圧が所定値に達した時点以後は、貫１１１１電
流１１が流れ始めて出力電圧波形の変化を遅らせるよう
に機能し、したがって立ち上がり入力信号を印加した場
合も立ち下がり入力信号を印加した場合と同様な作用効
果を奏することができる。

第６図は、第５図に示した第３実施例における動作を表
す入出力電圧波形と貫通電流波形を示す図であり、第３
図と同様に、ａは第ｌＣＭＯＳインバータ１の入力信号
波形、ｂは第２ＣＭＯＳインバータ６の出力電圧波形、
Ｃは第１ｃＭＯｓインバータ１の出力電圧波形（第２Ｃ
ＭＯＳインバータ６の入力電圧波形）、１．、Ｉ□はそ
れぞれ貫通電流１＋、Ｉｚの波形を示している。この図
かられかるように、時点ｔ、ｌ　　においてＰチャネル
間Ｏ３トランジスタ１３がＯＮになって貫通電流Ｉ。

が流れ始め、時点ｔ　、　ｌ　　においてＮチャネルＭ
ＯＳトランジスタ１４がＯＦＦとなって貫通電流！。

は遮断される０次いで時点ｔ　、　ｌ　　において、Ｐ
チャネルＭＯＳトランジスタ１１がＯＮとなって貫通電
流■２が流れ始め、時点ｔ、ｌ　　においてＮチャネル
ＭＯＳトランジスタ１２がＯＦＦとなって貫通電流！、
が遮断される。

このように時点ｔ、ｌからｔ　、　ｌまでは貫通１１流
１１が流れ、第ｌＣＭＯＳインバータｌの出力５の電位
上昇は速められる。一方時点ｔ　、　ｌからｔ　、　１
までは貫通電流Ｉｓが流れ、第１ｃＭＯｓインバータ１
の出力５の電位上昇は鈍化され、これに対応して出力端
子９の出力電圧波形もある所定値までは急速に変化し、
次いで次の所定値からは変化が小さくなり、図示のよう
に傾きの小さい出力電圧波形が得られる。

第７図は、本発明の第４実施例を示す回路構成図である
。この実施例は、第ｌＣＭＯＳインバータの出力に接続
される電位制御手段を、入力信号により制御するように
構成するものである。すなわち、第１ｃＭＯｓインバー
タｌの出力５と第２電源端子ＧＮＤ間に、直列にＰチャ
ネルＭＯ５トランジスタ１５とＮチャネルＭＯＳトラン
ジスタ１６とを接続し、それぞれのゲートを第ｌＣＭＯ
Ｓインバータ１の入力４に共通に接続したものである。

このように構成した出力バッファ回路において、入力４
に立ち下がり信号が印加されると、第ｌＣＭＯＳインバ
ータｌが反転して、その出力５の電位は上がり始める。

しかし、この時点では入力４の電位はまだ高く、したが
ってＮチャネルＭＯＳトランジスタ１６はＯＮしている
が、Ｐチャネル間Ｏ３トランジスタ１５はＯＦＦしてい
るため、両ＭＯＳトランジスタＩｓ、　１６を通しての
貫通電流Ｉは流れない、したがって入力信号が変化する
初期における第ｌＣＭＯＳインバータ１の出力５の電位
の上昇は妨げられない。

次いで入力イε号の電位が更に低下し、第ｌＣＭＯＳイ
ンバータｌの出力５の電位が上昇し、この電位が、入力
電位よりＰチャネル間Ｏ３トランジスタ１５の闇値電圧
以上高くなると、該トランジスタ１５はＯＮＬ始め、Ｐ
チャネルＭＯＳトランジスタ１５及びＮチャネルＭＯＳ
トランジスタ１６を通して貫通電流１が流れ始める。こ
の貫通電流は、入力の電位がＮチャネルＭＯＳトランジ
スタ１６の閾値電圧以下になるまで流れ続け、この間に
第ｌＣＭＯＳインバータ１の出力５の電位の上昇を遅ら
せる。したがって第ｌＣＭＯＳインバータｌの出力５の
電位が所定値に達したのちは、その出力電圧波形の変化
の傾きが小さくされ、それに伴い第２ＣＭＯＳインバー
タも急激な反転動作が鈍化されて傾きの小さい出力電圧
波形が得られ、第２図に示した第２実権例とほぼ同様な
動作が行われ、同様な作用効果が得られる。

なおこの実施例の場合は、出力バッファ回路としては第
２ＣＭＯＳインバータ６は特に必要とせず、これを省略
して第１ｃＭＯｓインバータｌの出力５を直接出力端子
９に接続してもよい。

第８図は本発明の第５実施例を示す回路構成図である。

この実施例は第ｌＣＭＯＳインバータｌの出力５に接続
される電位制御手段を入力信号により制御するように構
成すると共に、第２　ＣＭＯＳインバータを省略し、且
つ入力信号の立ち上がり及び立ち下がりの両方に対して
、上記各実施例と同様な作用効果が得られるようにした
ものであすなわち、ＣＭＯＳインバータｌの出力５と第
１電源端子■。間に、直列にＰチャネルＭＯＳトランジ
スタ１７とＮチャネルＭＯＳトランジスタ１８とを接続
し、一方ＣＭＯＳインパーク１の出力５と第２電源端子
ＧＮＤ間に、直列にＰチャ１ルＭＯＳトランジスタ１５
とＮチャネルＭＯＳトランジスタ１６とを接続し、これ
らの各ＭＯＳトランジスタ１５．１６．１７．１８の各
ゲートを、ＣＭＯＳインバータｌの入力４に共通に接続
したものである。

このように構成した出力バッファ回路において、入力４
に立ち下がり信号が加えられた場合は、入力信号が変化
する初期において、ＰチャネルＭＯＳトランジスタ１７
及びＮチャネルＭＯＳトランジスタ１８を通して貫ｉｆ
ｆ！電流Ｉ、が流れ、インパーク１の出力電圧波形を速
く変化させ、インバータ出力５の電位が所定値に達した
時点以後は、ＰチャネルＭＯＳトランジスタ１５及びＮ
チャネルＭＯＳトランジスタ１６を通して貫通電流１４
が流れ始めて、インバータ出力電圧波形の変化を遅らせ
るように機能し、この動作によりリンギングの発生や、
不要輻射電波の発生を防止することができる。

またこの実施例において、入力４に立ち上がり信号が加
えられた場合は、入力信号が変化する初期において貫通
電流！４が凍れて、インバータ出力電圧波形を速く変化
させ、インバータ出力電圧が所定値に達した時点以後は
、貫通電ａｌＳが流れ始めてインバータ出力電圧波形の
変化を遅らせるよう機能し、したがって立ち上がり入力
信号を印加した場合も、立ち下がり入力信号を印加した
場合と同様な作用効果が得られる。

〔発明の効果〕

以上実施例に基づいて詳細に説明したように、本発明に
よれば、ＣＭＯＳインバータの出力電圧波形の立ち上が
り及び又は立ち下がりの変化が、電位制御手段により抑
制されて、出力電圧波形の変化の割合が小さくなり、そ
れにより不要輻射電波の発生が抑制され、また負荷によ
るリンギングの発生を防止することができる。また出力
バッファ回路を全てトランジスタで構成することができ
るのでＩＣ化が容易となる等の効果が得られる。

【図面の簡単な説明】

第１図は、本発明に係る出力バッファ回路の第１実施例
を示す回路構成図、第２図は、第２実施例を示す回路構
成図、第３図は、第２図に示した実施例の動作を表す電
圧、１流波形を示す図、第４図は、第２図に示した第２
実施例の変形例を示す回路構成図、第５図は、第３実施
例を示す回路構成図、第６図は、第５図に示した実施例
の動作を表す電圧、１を流浪形を示す図、第７図は、第
４実施例を示す回路構成図、第８図は、第５実施例を示
す回路構成図、第９図は、従来の出力バッファ回路の構
成例を示す図である。 図において、１は第ｌＣＭＯＳインバータ、２゜７はＰ
チ中ネＪしＭＯＳトランジスタ、３．　８．１０はＮチ
ャネルＭＯＳトランジスタ、４は入力、５は第１ｃＭＯ
ｓインバータの出力、６は第２ＣＭＯＳインバータ、９
は出力端子を示す。 特許出願人　オリンパス光学工業株式会社第１図 第２図 □時間 ｔ＋　　ｔ２ｔｘ　　　　ｔ４　　□時間第７図

Claims (3)

【特許請求の範囲】
1. （１）ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
   Ｓトランジスタとを直列接続して構成したＣＭＯＳイン
   バータと、少なくとも１つのＭＯＳトランジスタからな
   り、前記ＣＭＯＳインバータの出力端と電源端子間に接
   続されて該出力端の電位を制御する電位制御手段とから
   なることを特徴とする出力バッファ回路。
2. （２）前記電位制御手段を構成するＭＯＳトランジスタ
   は、前記ＣＭＯＳインバータの出力端に接続された第２
   のＣＭＯＳインバータの出力電圧により制御され、該Ｍ
   ＯＳトランジスタに流れる貫通電流により前記ＣＭＯＳ
   インバータの出力端の電位を制御するように構成されて
   いることを特徴とする特許請求の範囲第１項記載の出力
   バッファ回路。
3. （３）前記電位制御手段を構成するＭＯＳトランジスタ
   は、前記ＣＭＯＳインバータの入力電圧により制御され
   、該ＭＯＳトランジスタに流れる貫通電流により前記Ｃ
   ＭＯＳインバータの出力端の電位を制御するように構成
   されていることを特徴とする特許請求の範囲第１項記載
   の出力バッファ回路。