CN113904661A - 一种控制电路、控制方法、时钟触发器件和相关设备 - Google Patents

Abstract

本发明提供了一种控制电路、控制方法、时钟触发器件和相关设备，控制电路与时钟触发器件连接，控制电路用于检测时钟触发器件的输入信号和输出信号的电平状态，若输入信号与输出信号的电平状态相同，向时钟触发器件输出第一电平信号，以使时钟触发器件的输出信号的电平状态保持不变。由于第一电平信号的电平状态不变，如第一电平信号的电平始终为高电平或低电平，因此，可以使得时钟触发器件的输出信号的电平状态保持不变，使得时钟触发器件不必在高电平与低电平之间翻转，从而可以减少时钟触发器件的动态功耗，进而可以减少具有该时钟触发器件的集成电路的动态功耗。

Description

一种控制电路、控制方法、时钟触发器件和相关设备

技术领域

本发明实施例涉及集成电路技术领域，具体涉及一种控制电路、控制方法、时钟触发器件和相关设备。

背景技术

在集成电路设计中，减少能量消耗是低功耗设计的重要目的。根据电路的不同特性，能量的消耗形式分为动态功耗和静态功耗。针对动态功耗，电路在高电平和低电平之间的转换是能量消耗的主要原因。

在集成电路工作的过程中，时钟信号会不停地在高电平和低电平之间翻转，同时时钟单元也会随时钟信号不停地在高电平和低电平之间转换，这导致集成电路存在较大的动态功耗。因此，如何减少集成电路的动态功耗，是本领域技术人员亟待解决的问题之一。

发明内容

有鉴于此，本发明实施例提供了一种控制电路、控制方法、时钟触发器件和相关设备，以减少集成电路的动态消耗。

为解决上述问题，本发明实施例提供如下技术方案：

本发明第一方面提供了一种控制电路，所述控制电路与时钟触发器件连接，所述控制电路用于：检测所述时钟触发器件的输入信号和输出信号的电平状态，若所述输入信号与所述输出信号的电平状态相同，向所述时钟触发器件输出第一电平信号，以使所述时钟触发器件的输出信号的电平状态保持不变；其中，所述第一电平信号的电平状态不变。

本发明第二方面提供了一种控制方法，包括：

检测时钟触发器件的输入信号和输出信号的电平状态；

若所述输入信号与所述输出信号的电平状态相反，向所述时钟触发器件输出第一电平信号，以使所述时钟触发器件的输出信号的电平状态保持不变；其中，所述第一电平信号的电平状态不变。

本发明第三方面提供了一种时钟触发器件，包括如上任一项所述的控制电路。

本发明第四方面提供了一种芯片，包括如上所述的时钟触发器件。

本发明第五方面提供了一种电子设备，包括如上所述的芯片。

本发明实施例提供的控制电路、控制方法、时钟触发器件和相关设备，若时钟触发器件的输入信号与输出信号的电平状态相反，说明时钟触发器件不需要时钟信号的翻转触发更新输出信号的电平状态，控制电路通过向时钟触发器件输出电平保持不变的第一电平信号，来使时钟触发器件的输出信号的电平状态保持不变，使得时钟触发器件的时钟信号端的电平不必在高电平与低电平之间翻转，从而可以减少时钟触发器件的动态功耗，进而可以减少具有该时钟触发器件的集成电路的动态功耗。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明一个实施例提供的时钟触发器件和控制电路的结构示意图；

图2为图1所示的控制电路的信号时序图；

图3为本发明一个实施例提供的控制电路的结构示意图；

图4为本发明一个实施例提供第一控制模块和第二控制模块的结构示意图；

图5为图4所示的第一控制模块和第二控制模块的信号时序图；

图6为本发明另一实施例提供的时钟触发器件和控制电路的结构示意图；

图7为图6所示的控制电路的信号时序图；

图8为本发明一个实施例提供的控制电路的结构示意图；

图9为本发明另一个实施例提供第一控制模块和第二控制模块的结构示意图；

图10为图9所示的控制电路的信号时序图；

图11为本发明另一个实施例提供的控制电路的结构示意图；

图12为本发明一个实施例提供的控制方法的流程图；

图13为本发明一个实施例提供的时钟触发器件的电路结构示意图；

图14为本发明另一个实施例提供的时钟触发器件的电路结构示意图。

具体实施方式

正如背景技术所述，在集成电路工作的过程中，时钟触发器件会随时钟信号不停地在高电平和低电平之间转换，导致集成电路的动态功耗巨大。

对于如何减少集成电路的动态功耗，目前常用的一种方法是通过减小集成电路内部晶体管的尺寸，来减少集成电路的动态功耗。但是，晶体管尺寸的减小，会导致集成电路的性能变差。另一种方法是通过时钟门控电路减少时钟的翻转次数，来减少电路的动态功耗。这样虽然减少了因时钟翻转导致的动态功耗，但是，会增加电路的静态功耗，并且也会影响集成电路的性能。

发明人研究发现，对于时钟触发器件而言，当时钟触发器件如触发器的输入信号的电平保持不变时，时钟触发器件的输出信号的电平也是保持不变的，时钟信号的翻转并不会对时钟触发器件的输出信号产生影响。若能在输入信号和输出信号均保持不变的阶段减少时钟信号的翻转，不仅能减少时钟触发器件的动态功耗，也不会影响时钟触发器件的性能。

基于上述发明构思，本发明实施例提供了一种控制电路、控制方法、时钟触发器件和相关设备。下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

作为本发明实施例公开内容的一种可选实现，本发明实施例提供了一种控制电路，该控制电路与时钟触发器件连接，该时钟触发器件可以是触发器，尤其是输入信号变化频率很小的触发器，也可以是其他需要时钟信号触发的器件。

如图1所示，图1为本发明一个实施例提供的时钟触发器件和控制电路的结构示意图，控制电路用于检测时钟触发器件的输入信号和输出信号的电平状态，若输入信号与输出信号的电平状态相同，向时钟触发器件输出第一电平信号，以使时钟触发器件的输出信号的电平状态保持不变，其中，第一电平信号的电平状态不变。

由于第一电平信号的电平状态不变，如第一电平信号的电平始终为高电平或低电平，因此，可以使得钟触发器件的输出信号的电平状态保持不变，使得时钟触发器件的时钟信号端的电平不必在高电平与低电平之间翻转，从而可以减少时钟触发器件的动态功耗，进而可以减少具有该时钟触发器件的集成电路的动态功耗。

由于输入信号与输出信号的电平状态相同时，时钟触发器件不需要时钟信号触发更新输出信号的电平状态，因此，在输入信号与输出信号的电平状态相同时，将时钟信号替换为电平保持不变的第一电平信号，可以在保持时钟触发器件性能不变的情况下，减少时钟触发器件以及具有该时钟触发器件的集成电路的动态功耗。

在上述实施例的基础上，本发明一些实施例中，若输入信号与输出信号的电平状态相反，控制电路还用于向时钟触发器件输出第一时钟信号，以使时钟触发器件的输出信号的电平状态，随输入信号的电平状态变化而变化；其中，第一时钟信号的电平在高电平和低电平之间翻转。

由于第一时钟信号在高电平与低电平之间翻转，因此，可以通过第一时钟信号触发时钟触发器件更新输出信号的电平状态，使得时钟触发器件的输出信号的电平状态，随输入信号的电平状态变化而变化，即，使得输出信号的电平状态与输入信号电平状态相同，实现时钟触发器件如触发器的正常工作。

当然，本发明并不仅限于此，在另一些实施例中，若输入信号与输出信号的电平状态相反，控制电路也可以不输出任何信号，如，可以通过其他电路向时钟触发器件输出在高电平和低电平之间翻转的时钟信号，来控制时钟触发器件正常工作。

本发明一些实施例中，如图1所示，时钟触发器件包括包括信号输入端D、第一时钟信号端CLKBB和第一信号输出端Q。信号输入端D用于接收输入信号，第一信号输出端Q用于输出输出信号。

控制电路包括第一输入端IN1、第二输入端IN2、第二时钟信号端CLK和第一输出端OUT1。第一输入端IN1与信号输入端D相连，第二输入端IN2与第一信号输出端Q相连，第二时钟信号端CLK用于接收第一时钟信号，第一输出端OUT1与第一时钟信号端CLKBB相连，用于将第一时钟信号和第一电平信号传输至时钟触发器件。

若输入信号与输出信号的电平状态相反，在输入信号和输出信号的控制下，控制电路将第一时钟信号传输至第一输出端OUT1，以通过第一输出端OUT1将第一时钟信号传输至第一时钟信号端CLKBB。

若输入信号与输出信号的电平状态相同，在输入信号和输出信号的控制下，控制电路将第一电平信号传输至第一输出端OUT1，以通过第一输出端OUT1将第一电平信号传输至第一时钟信号端CLKBB。

如图2所示，图2为图1所示的控制电路的信号时序图，若输入信号d为低电平0、输出信号q为高电平1，或者，输入信号d为高电平1、输出信号q为低电平0，则输入信号d与输出信号q的电平状态相反。在输入信号d和输出信号q的控制下，控制电路将第一时钟信号clk传输至第一输出端OUT1，并且第一时钟信号clk通过第一输出端OUT1和第一时钟信号端CLKBB传输至时钟触发器件。

若输入信号d和输出信号q都为低电平0，或者，输入信号d和输出信号q都为高电平1，则输入信号d与输出信号q的电平状态相同。在输入信号d和输出信号q的控制下，控制电路将第一电平信号Vt1传输至第一输出端OUT1，并且第一电平信号Vt1通过第一输出端OUT1和第一时钟信号端CLKBB传输至时钟触发器件。其中，第一电平信号Vt1的电平可以始终为高电平1，也可以始终为低电平0，本发明实施例中，仅以第一电平信号Vt1的电平是低电平0为例进行说明，并不仅限于此。

本发明实施例中，通过判断输入信号d和输出信号q的电平状态是否相同，判断时钟触发器件的输入信号d的电平状态是否发生了变化，以便判断时钟触发器件是否需要翻转的时钟信号触发更新输出信号q的电平状态，其中，在时钟信号的触发下，输出信号q的电平状态会随输入信号d的电平状态变化而变化，从而可以在不需要时钟信号触发时，减少时钟信号的翻转，进而减少时钟触发器件的动态功耗。

也就是说，若输入信号d与输出信号q的电平状态相反，说明时钟触发器件需要时钟信号触发更新输出信号q的电平状态，控制电路将第一时钟信号clk传输至时钟触发器件。若输入信号d与输出信号q的电平状态相同，说明时钟触发器件不需要时钟信号触发更新输出信号q的电平状态，控制电路将电平保持不变的第一电平信号Vt1传输至时钟触发器件。

本发明一些实施例中，如图3所示，图3为本发明一个实施例提供的控制电路的结构示意图，该控制电路包括第一控制模块10和第二控制模块20。其中，第一控制模块10用于检测时钟触发器件的输入信号和输出信号的电平状态，若输入信号与输出信号的电平状态相同，输出第一控制信号K1至第二控制模块20，若输入信号与输出信号的电平状态相反，输出第二控制信号K2至第二控制模块20，其中，第二控制信号K1为输出信号或与输出信号电平状态相反的信号，第二控制信号K2为与第一控制信号K1电平状态相反的信号。第二控制模块20基于第一控制信号K1，输出第一电平信号至时钟触发器件，基于第二控制信号K2，输出第一时钟信号至时钟触发器件。

本发明一些实施例中，第一控制模块10与第一输入端IN1和第二输入端IN2相连，用于通过第一输入端IN1将信号输入端接收的输入信号传输至第一控制模块10，通过第二输入端IN2将信号输出端输出的输出信号传输至第一控制模块10。第二控制模块20与第二时钟信号端CLK和第一输出端OUT1相连，用于通过第二时钟信号端CLK接收第一时钟信号，通过第一输出端OUT1将第一时钟信号和第一电平信号传输至时钟触发器件。

在上述实施例的基础上，本发明的一些实施例中，如图4所示，图4为本发明一个实施例提供第一控制模块10和第二控制模块20的结构示意图，第一控制模块10包括第一传输门TP1、第二传输门TP2、第一反相器INV1和第二反相器INV2，第二控制模块20包括与非门NAND和第三反相器INV3。

第一传输门TP1的第一个输入节点T1与第一输入端IN1和第一反相器INV1的输入端相连，第一传输门TP1的第二个输入节点T2与第二输入端IN2和第二反相器INV2的输入端相连，第一传输门TP1的第三个输入节点T3与第一反相器INV1的输出端相连。

第二传输门TP2的第一个输入节点P1与第一反相器INV1的输出端相连，第二传输门TP2的第二个输入节点P2与第二反相器INV2的输出端相连，第二传输门TP2的第三个输入节点P3与第一输入端IN1相连，第二传输门TP2的输出端与第一传输门TP1的输出端相连。

与非门NAND的第一个输入节点与第二时钟信号端CLK相连，与非门NAND的第二个输入节点与第一传输门TP1的输出端相连，与非门NAND的输出端与第三反相器INV3的输入端相连，第三反相器INV3的输出端与第一输出端OUT1相连。

可选地，第一传输门TP1包括并联的第一晶体管和第二晶体管。第二传输门TP2的结构与第一传输门TP1的结构相同，在此不再赘述。其中，第一晶体管和第二晶体管中一个为PMOS晶体管、另一个为NMOS晶体管。其中，第一晶体管的栅极与第一传输门TP1的第一个输入节点T1/P1相连，第一晶体管和第二晶体管的源极与第一传输门TP1的第二个输入节点T2/P2相连，第二晶体管的栅极与第三个输入节点T3/P3相连。

以第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管为例进行说明，如图5所示，图5为图4所示的第一控制模块和第二控制模块的信号时序图，若输入信号d为低电平0、输出信号q为高电平1，则第一传输门TP1的第一个输入节点T1为低电平0、第一传输门TP1的第二个输入节点T2为高电平1、第一传输门TP1的第三个输入节点T3为高电平1，第二传输门TP2的第一个输入节点P1为高电平1、第二传输门TP2的第二个输入节点P2为低电平0、第二传输门TP2的第三个输入节点P3为低电平0，此时，第一传输门TP1的第一晶体管和第二晶体管都导通，第二传输门TP2的第一晶体管和第二晶体管都断开，第一传输门TP1将第二个输入节点T2的高电平1传输至输出端，即将第一控制信号K1即高电平1传输至与非门NAND。

若输入信号d为高电平1、输出信号q为低电平0，则第一传输门TP1的第一个输入节点T1为高电平1、第一传输门TP1的第二个输入节点T2为低电平0、第一传输门TP1的第三个输入节点T3为低电平0，第二传输门TP2的第一个输入节点P1为低电平0、第二传输门TP2的第二个输入节点P2为高电平1、第二传输门TP2的第三个输入节点P3为高电平1，此时，第一传输门TP1的第一晶体管和第二晶体管都断开，第二传输门TP2的第一晶体管和第二晶体管都导通，第二传输门TP2将第二个输入节点P2的高电平1传输至输出端，即将第一控制信号K1即高电平1传输至与非门NAND。

若输入信号d为低电平0、输出信号q为低电平0，则第一传输门TP1的第一个输入节点T1为低电平0、第一传输门TP1的第二个输入节点T2为低电平0、第一传输门TP1的第三个输入节点T3为高电平1，第二传输门TP2的第一个输入节点P1为高电平1、第二传输门TP2的第二个输入节点P2为高电平1、第二传输门TP2的第三个输入节点P3为低电平0，此时，第一传输门TP1的第一晶体管和第二晶体管都导通，第二传输门TP2的第一晶体管和第二晶体管都断开，第一传输门TP1将第二个输入节点T2的低电平0传输至输出端，即将第二控制信号K2即低电平0传输至与非门NAND。

若输入信号d为低电平1、输出信号q为低电平1，则第一传输门TP1的第一个输入节点T1为高电平1、第一传输门TP1的第二个输入节点T2为高电平1、第一传输门TP1的第三个输入节点T3为低电平0，第二传输门TP2的第一个输入节点P1为低电平0、第二传输门TP2的第二个输入节点P2为低电平0、第二传输门TP2的第三个输入节点P3为高电平1，此时，第一传输门TP1的第一晶体管和第二晶体管都断开，第二传输门TP2的第一晶体管和第二晶体管都导通，第二传输门TP2将第二个输入节点P2的低电平0传输至输出端，即将第二控制信号K2即低电平0传输至与非门NAND。

根据与非门NAND的逻辑原理可知，将第一控制信号K1即高电平1传输至与非门NAND时，若第一时钟信号clk为高电平1，则与非门NAND输出低电平0，第三反相器INV3输出高电平；若第一时钟信号clk为低电平0，则与非门NAND输出高电平1，第三反相器INV3输出低电平0。即，第三反相器INV3的输出与第一时钟信号clk相同，从而可以将第一时钟信号clk传输至第一输出端OUT1。

将第二控制信号K2即低电平0传输至与非门NAND时，不论第一时钟信号clk是低电平0还是高电平1，与非门NAND的输出都为高电平1，第三反相器INV3的输出都为低电平0。即，第三反相器INV3的输出为电平固定不变的第一电平信号。

本发明另一些实施例中，如图6所示，图6为本发明另一实施例提供的触发器和控制电路的结构示意图，时钟触发器件还包括信号输出节点DB和第二信号输出端QB。信号输出节点DB用于输出第三电平信号，第三电平信号与输入信号的电平状态相反。第二信号输出端QB用于输出第四电平信号，第四电平信号与输出信号的电平状态相反。控制电路还包括第三输入端IN3和第四输入端IN4。第三输入端IN3与信号输出节点DB相连，第四输入端IN4与第二信号输出端QB相连。

若输入信号与输出信号的电平状态相反，在输入信号、输出信号、第三电平信号和第四电平信号的控制下，控制电路将第一时钟信号传输至第一输出端OUT1。若输入信号和输出信号的电平状态相同，在输入信号、输出信号、第三电平信号和第四电平信号的控制下，控制电路将第一电平信号传输至第一输出端OUT1。

如图7所示，图7为图6所示的控制电路的信号时序图。若输入信号d的电平为低电平0、输出信号q的电平为高电平1、第三电平信号db为高电平1、第四电平信号qb为低电平0，或者，输入信号d的电平为高电平1、输出信号q的电平为低电平0、第三电平信号db为低电平0、第四电平信号qb为高电平1，则控制电路将第一时钟信号clk传输至第一输出端OUT1，并且，第一时钟信号clk通过第一输出端OUT1和第一时钟信号端CLKBB传输至时钟触发器件。

若输入信号d和输出信号q的电平都为低电平0、第三电平信号db和第四电平信号qb都为高电平1，或者，输入信号d和输出信号q的电平都为高电平1、第三电平信号db和第四电平信号qb都为低电平0，则控制电路将第一电平信号Vt1传输至第一输出端OUT1，并且，第一电平信号Vt1通过第一输出端OUT1和第一时钟信号端CLKB传输至触发器。

在上述实施例的基础上，本发明一些实施例中，如图8所示，图8为本发明一个实施例提供的控制电路的结构示意图，控制电路包括第一控制模块11和第二控制模块21。其中，第一控制模块11和第二控制模块21的作用在上述实施例中已经说明，在此不再赘述。

本发明一些实施例中，第一控制模块11与第一输入端IN1、第二输入端IN2、第三输入端IN3和第四输入端IN4相连。第二控制模块21与第二时钟信号端CLK和第一输出端OUT1相连。

若输入信号与输出信号的电平状态相反，在输入信号、输出信号、第三电平信号和第四电平信号的控制下，第一控制模块11向第二控制模块21输出第二控制信号K2。第二控制信号K2为输出信号或第四电平信号。在第二控制信号K2的控制下，第二控制模块21向第一输出端OUT1输出第一时钟信号。

若输入信号和输出信号的电平状态相同，在输入信号、输出信号、第三电平信号和第四电平信号的控制下，第一控制模块11向第二控制模块21输出第一控制信号K1，第一控制信号K1与第二控制信号K2的电平状态相反。在第一控制信号K1的控制下，第二控制模块21向第一输出端OUT1输出第一电平信号。

本发明一些实施例中，如图9所示，图9为本发明另一个实施例提供第一控制模块11和第二控制模块21的结构示意图，第一控制模块11包括第一传输门TP1和第二传输门TP2，第二控制模块21包括与非门NAND和第三反相器INV3。

第一传输门TP1的第一个输入节点T1与第一输入端IN1相连，第一传输门TP1的第二个输入节点T2与第二输入端IN2相连，第一传输门TP1的第三个输入节点T3与第三输入端IN3相连。第二传输门TP2的第一个输入节点P1与第三输入端IN3相连，第二传输门TP2的第二个输入节点P2与第四输入端IN4相连，第二传输门TP2的第三个输入节点P3与第一输入端IN1相连，第二传输门TP2的输出端与第一传输门TP1的输出端相连。与非门NAND的第一个输入节点与第二时钟信号端CLK相连，与非门NAND的第二个输入节点与第一传输门TP1的输出端相连，与非门NAND的输出端与第三反相器INV3的输入端相连，第三反相器INV3的输出端与第一输出端OUT1相连。

同样，图9中的第一传输门TP1包括并联的第一晶体管和第二晶体管，第二传输门TP2的结构与第一传输门TP1的结构相同，在此不再赘述。其中，第一晶体管和第二晶体管中一个为PMOS晶体管、另一个为NMOS晶体管。其中，第一晶体管的栅极为第一个输入节点T1/P1，第一晶体管和第二晶体管的源极为第二个输入节点T2/P2，第二晶体管的栅极为第三个输入节点T3/P3。

以第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管为例进行说明，如图10所示，图10为图9所示的控制电路的信号时序图，若输入信号d的电平为低电平0、输出信号q的电平为高电平1、第三电平信号db为高电平1、第四电平信号qb为低电平0，则第一传输门TP1的第一个输入节点T1为低电平0、第一传输门TP1的第二个输入节点T2为高电平1、第一传输门TP1的第三个输入节点T3为高电平1，第二传输门TP2的第一个输入节点P1为高电平1、第二传输门TP2的第二个输入节点P2为低电平0、第二传输门TP2的第三个输入节点P3为低电平0，此时，第一传输门TP1的第一晶体管和第二晶体管都导通，第二传输门TP2的第一晶体管和第二晶体管都断开，第一传输门TP1将第二个输入节点T2的高电平1传输至输出端，即将第二控制信号K2即高电平1传输至第二控制模块20。

若输入信号d的电平为低电平1、输出信号q的电平为高电平0、第三电平信号db为低电平0、第四电平信号qb为高电平1，则第一传输门TP1的第一个输入节点T1为高电平1、第一传输门TP1的第二个输入节点T2为低电平0、第一传输门TP1的第三个输入节点T3为低电平0，第二传输门TP2的第一个输入节点P1为低电平0、第二传输门TP2的第二个输入节点P2为高电平1、第二传输门TP2的第三个输入节点P3为高电平1，此时，第一传输门TP1的第一晶体管和第二晶体管都断开，第二传输门TP2的第一晶体管和第二晶体管都导通，第二传输门TP2将第二个输入节点P2的高电平1传输至输出端，即将第二控制信号K2即高电平1传输至第二控制模块20。

若输入信号d的电平为低电平0、输出信号q的电平为低电平0、第三电平信号db为高电平1、第四电平信号qb为高电平1，则第一传输门TP1的第一个输入节点T1为低电平0、第一传输门TP1的第二个输入节点T2为低电平0、第一传输门TP1的第三个输入节点T3为高电平1，第二传输门TP2的第一个输入节点P1为高电平1、第二传输门TP2的第二个输入节点P2为高电平1、第二传输门TP2的第三个输入节点P3为低电平0，此时，第一传输门TP1的第一晶体管和第二晶体管都导通，第二传输门TP2的第一晶体管和第二晶体管都断开，第一传输门TP1将第二个输入节点T2的低电平0传输至输出端，即将第一控制信号K1即低电平0传输至第二控制模块20。

若输入信号d的电平为低电平1、输出信号q的电平为低电平1、第三电平信号db为低电平0、第四电平信号qb为低电平0，则第一传输门TP1的第一个输入节点T1为高电平1、第一传输门TP1的第二个输入节点T2为高电平1、第一传输门TP1的第三个输入节点T3为低电平0，第二传输门TP2的第一个输入节点P1为低电平0、第二传输门TP2的第二个输入节点P2为低电平0、第二传输门TP2的第三个输入节点P3为高电平1，此时，第一传输门TP1的第一晶体管和第二晶体管都断开，第二传输门TP2的第一晶体管和第二晶体管都导通，第二传输门TP2将第二个输入节点P2的低电平0传输至输出端，即将第一控制信号K1即低电平0传输至第二控制模块20。

同样，根据与非门NAND的逻辑原理可知，将第二控制信号K2即高电平1传输至与非门NAND时，第三反相器INV3的输出与第一时钟信号clk相同，从而可以将第一时钟信号clk传输至第一输出端OUT1。将第一控制信号K1即低电平0传输至与非门NAND时，不论第一时钟信号clk是低电平0还是高电平1，与非门NAND的输出都为高电平1，第三反相器INV3的输出都为低电平0。即，第三反相器INV3的输出为电平固定不变的第一电平信号Vt1。

本发明一些实施例中，如图11所示，图11为本发明另一个实施例提供的控制电路的结构示意图，时钟触发器件还包括第三时钟信号端，控制电路还包括第二输出端OUT2，第二输出端OUT2与与非门NAND的输出端相连，第二输出端OUT2与第三时钟信号端相连。

若输入信号与输出信号的电平状态相反，第二输出端OUT2将与第一时钟信号电平状态相反的第二时钟信号传输至第三时钟信号端；若输入信号与输出信号的电平状态相同，第二输出端OUT2将与第一电平信号电平状态相反的第二电平信号传输至第三时钟信号端。若第一电平信号为低电平0，则第二电平信号为高电平1，若第一电平信号为高电平1，第二电平信号为低电平0。

本发明实施例中，仅以两种控制电路的具体结构为例进行说明，但是，并不仅限于此。只要能够实现本发明实施例中控制电路功能的电路结构都在本发明的保护范围之内，在此不再一一赘述。

作为本发明实施例公开内容的另一种可选实现，本发明实施例还提供了一种控制方法，如图12所示，图12为本发明一个实施例提供的控制方法的流程图，包括：

S121：检测时钟触发器件的输入信号和输出信号的电平状态；

S122：若输入信号与输出信号的电平状态相同，向时钟触发器件输出第一电平信号，以使时钟触发器件的输出信号的电平状态保持不变，其中，第一电平信号的电平状态不变。

由于第一电平信号的电平状态不变，如第一电平信号的电平始终为高电平或低电平，因此，可以使得钟触发器件的输出信号的电平状态保持不变，使得时钟触发器件的时钟信号端的电平不必在高电平与低电平之间翻转，从而可以减少时钟触发器件的动态功耗，进而可以减少具有该时钟触发器件的集成电路的动态功耗。

由于输入信号与输出信号的电平状态相同时，时钟触发器件不需要时钟信号触发更新输出信号的电平状态，因此，在输入信号与输出信号的电平状态相同时，将时钟信号替换为电平保持不变的第一电平信号，可以在保持时钟触发器件性能不变的情况下，减少时钟触发器件以及具有该时钟触发器件的集成电路的动态功耗。

在上述实施例的基础上，本发明一些实施例中，控制方法还包括：

若输入信号与输出信号的电平状态相反，向时钟触发器件输出第一时钟信号，以使时钟触发器件的输出信号的电平状态，随输入信号的电平状态变化而变化；其中，第一时钟信号的电平在高电平和低电平之间翻转。

由于第一时钟信号在高电平与低电平之间翻转，因此，可以通过第一时钟信号触发时钟触发器件更新输出信号的电平状态，使得时钟触发器件的输出信号的电平状态，随输入信号的电平状态变化而变化，即，使得输出信号的电平状态与输入信号电平状态相同，实现时钟触发器件如触发器的正常工作。

作为本发明实施例公开内容的另一种可选实现，本发明实施例还提供了一种时钟触发器件，该时钟触发器件包括如上任一实施例提供的控制电路。可选地，该时钟触发器件为触发器，且该时钟触发器件为输入信号变化频率很小的触发器。

本发明实施例中的触发器可以是上升沿触发器，也可以是下降沿触发器，也可以是其他类型的触发器。本发明一些实施例中，触发器是上升沿触发器，并且，如图13和图14所示，图13为本发明一个实施例提供的触发器的电路结构示意图，图14为本发明另一个实施例提供的触发器的电路结构示意图，其中，图13中的触发器包括触发电路和本发明一个实施例提供的控制电路，图14中的触发器包括触发电路和本发明另一实施例提供的控制电路。

并且，本发明一些实施例中，触发电路的信号输入端D与控制电路的第一输入端IN1相连，第一信号输出端Q与控制电路的第二输入端IN2相连，第一时钟信号端CLKBB与控制电路的第一输出端OUT1相连，第三时钟信号端CLKB与控制电路的第二输出端OUT2相连。需要说明的是，为了能够清楚的示出电路的结构，图13和图14中并未示出上述连接关系。

如图13和图14所示，该触发电路还包括第四反相器INV4、第三传输门TP3、第五反相器INV5、第六反相器INV6、第四传输门TP4、第七反相器INV7、第八反相器INV8、第九反相器INV9和第十反相器INV10，第六反相器INV6和第十反相器INV10为三态反相器。

第四反相器INV4的输入端与信号输入端D相连，第四反相器INV4的输出端与第三传输门TP3的第二个输入节点相连，第三传输门TP3的第一个输入节点与第三时钟信号端CLKB相连，第三传输门TP3的第三个输入节点与第一时钟信号端CLKBB相连，第三传输门TP3的输出端与第五反相器INV5的输入端相连，第五反相器INV5的输出端与第六反相器INV6的第一个输入节点相连，第六反相器INV6的输出端与第五反相器INV5的输入端相连，第六反相器INV6的第二个输入节点与第一时钟信号端CLKBB相连，第六反相器INV6的第三个输入节点与第三时钟信号端CLKB相连；

第四传输门TP4的第一个输入节点与第一时钟信号端CLKBB相连，第四传输门TP4的第二个输入节点与第五反相器INV5的输出端相连，第四传输门TP4的第三个输入节点与第三时钟信号端CLKB相连，第四传输门TP4的输出端与第七反相器INV7的输入端相连，第七反相器INV7的输出端与第八反相器INV8相连，第八反相器INV8的输出端与第一信号输出端Q相连，第九反相器INV9的输入端与第七反相器INV7的输入端相连，第九反相器INV9的输出端与第三时钟信号端CLKB相连，第十反相器INV10的第一个输入节点与第七反相器INV7的输出相连，第十反相器INV10的第二个输入节点与第三时钟信号端CLKB相连，第十反相器INV10的第三个输入节点与第一时钟信号端CLKBB相连。

下面结合不包含控制电路的触发器和包含控制电路的触发器的仿真结果进行说明，如表1所示，DFF代表不包含控制电路的触发器，DFF_LP代表包含控制电路的触发器。Q_1_to_0(fC)代表输出信号q从高电平1翻转为低电平0的功耗，Q_0_to_1(fC)代表输出信号q从低电平0翻转为高电平1的功耗，Q_keep(fC)代表不翻转的功耗。虽然DFF_LP因为增加了晶体管，导致静态功耗(漏电流)有所增大，信号翻转时的动态功耗也有所增加，但是，增加的幅度并不大。当输出信号q保持不变时，DFF_LP的动态功耗远小于DFF的动态功耗。

tt0p95v100c	DFF	DFF_LP	比率
				漏电流(A)	3.88E-08	4.35E-08	112.10％
Q_1_to_0(fC)	0.8889	1.159	130.39％
				Q_0_to_1(fC)	9.796	10.44	106.57％
Q_keep(fC)	0.50075	0.0936	18.69％

表1

根据表1的值可以推算这两种触发器工作时的能量消耗：如果输出信号q从高电平1翻转为低电平0，DFF在q一次也不翻转和翻转一次的总功耗为：0.8889+0.50075＝1.38965(fC)；而DFF_LP在q一次也不翻转和翻转一次的总功耗为：1.159+0.0936＝1.2526(fC)。所以只要在q不翻转一次以上的情况下，DFF_LP的总功耗是会小于DFF的。同样算法，如果q从0翻转为1，在q不翻转两次以上的情况下DFF_LP的总功耗是会小于DFF的。由此可知，在一定的时钟翻转次数下，q翻转次数少于时钟翻转次数两次以上，本发明实施例中的触发器所消耗的能量就会小于正常的触发器所消耗的能量。

表2

表2是这两种触发器的一些关键性能的仿真结果。我们可以看到，加入控制电路对触发器的触发和保持的影响有限，延迟稍有变大。但是，总体上来看，本发明实施例提供的低功耗的触发器与正常的触发器性能相比稍有变差，但对于功耗的节省方面来看，这种细微的性能差异还是可以接受的。

作为本发明实施例公开内容的另一种可选实现，本发明实施例还提供了一种芯片，该芯片包括如上任一实施例提供的时钟触发器件。

作为本发明实施例公开内容的另一种可选实现，本发明实施例还提供了一种电子设备，该电子设备包括如上任一实施例提供的芯片。其中，电子设备可以是终端设备，也可以是服务器设备。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (14)

1.一种控制电路，其特征在于，所述控制电路与时钟触发器件连接，所述控制电路用于：

检测所述时钟触发器件的输入信号和输出信号的电平状态，若所述输入信号与所述输出信号的电平状态相同，向所述时钟触发器件输出第一电平信号，以使所述时钟触发器件的输出信号的电平状态保持不变；其中，所述第一电平信号的电平状态不变。

2.根据权利要求1所述的控制电路，其特征在于，所述控制电路还用于：

若所述输入信号与所述输出信号的电平状态相反，向所述时钟触发器件输出第一时钟信号，以使所述时钟触发器件的输出信号的电平状态，随所述输入信号的电平状态变化而变化；其中，所述第一时钟信号的电平状态在高电平和低电平之间翻转。

3.根据权利要求2所述的控制电路，其特征在于，所述控制电路包括第一控制模块和第二控制模块；

所述第一控制模块，用于检测所述时钟触发器件的输入信号和输出信号的电平状态；若所述输入信号与所述输出信号的电平状态相同，输出第一控制信号至所述第二控制模块；若所述输入信号与所述输出信号的电平状态相反，输出第二控制信号至所述第二控制模块；

所述第二控制模块，用于基于所述第一控制信号，输出所述第一电平信号至所述时钟触发器件，或者，基于所述第二控制信号，输出所述第一时钟信号至所述时钟触发器件。

4.根据权利要求3所述的控制电路，其特征在于，所述时钟触发器件包括：信号输入端、第一时钟信号端和第一信号输出端；所述信号输入端用于接收所述输入信号；所述第一信号输出端用于输出所述输出信号；

所述控制电路还包括：第一输入端、第二输入端、第二时钟信号端和第一输出端；

其中，所述第一输入端与所述信号输入端以及所述第一控制模块相连，以将所述信号输入端接收的所述输入信息传输至所述第一控制模块；所述第二输入端与所述信号输出端和所述第一控制模块相连，以将所述信号输出端输出的所述输出信号传输至所述第一控制模块；所述第二时钟信号端用于接收第一时钟信号；所述第一输出端与所述第一时钟信号端以及所述第二控制模块相连，用于将所述第二控制模块输出的所述第一时钟信号或者所述第一电平信号传输至所述时钟触发器件。

5.根据权利要求4所述的控制电路，其特征在于，所述第一控制模块包括：第一传输门、第二传输门、第一反相器和第二反相器；所述第二控制模块包括：与非门和第三反相器；

所述第一传输门的第一个输入节点与所述第一输入端和所述第一反相器的输入端相连，第二个输入节点与所述第二输入端和所述第二反相器的输入端相连，第三个输入节点与所述第一反相器的输出端相连；

所述第二传输门的第一个输入节点与所述第一反相器的输出端相连，第二个输入节点与所述第二反相器的输出端相连，第三个输入节点与所述第一输入端相连，输出端与所述第一传输门的输出端相连；

所述与非门的第一个输入节点与所述第二时钟信号端相连，第二个输入节点与所述第一传输门的输出端相连，输出端与所述第三反相器的输入端相连；所述第三反相器的输出端与所述第一输出端相连。

6.根据权利要求4所述的控制电路，其特征在于，所述时钟触发器件还包括：信号输出节点和第二信号输出端；所述节点信号端用于输出第三电平信号，所述第三电平信号与所述输入信号的电平状态相反；所述第二信号输出端用于输出第四电平信号，所述第四电平信号与所述输出信号的电平状态相反；

所述控制电路还包括：第三输入端和第四输入端；所述第三输入端与所述信号输出节点相连；所述第四输入端与所述第二信号输出端相连；所述第一输出端与所述第一时钟信号端相连，用于将所述第一时钟信号和所述第一电平信号传输至所述时钟触发器件。

7.根据权利要求6所述的控制电路，其特征在于，所述第一控制模块包括：第一传输门和第二传输门；所述第二控制模块包括：与非门和第三反相器；

所述第一传输门的第一个输入节点与所述第一输入端相连，第二个输入节点与所述第二输入端相连，第三个输入节点与所述第三输入端相连；

所述第二传输门的第一个输入节点与所述第三输入端相连，第二个输入节点与所述第四输入端相连，第三个输入节点与所述第一输入端相连，输出端与所述第一传输门的输出端相连；

所述与非门的第一个输入节点与所述第二时钟信号端相连，第二个输入节点与所述第一传输门的输出端相连，输出端与所述第三反相器的输入端相连；所述第三反相器的输出端与所述第一输出端相连。

8.根据权利要求5或7所述的控制电路，其特征在于，所述第一传输门包括并联的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管中一个为PMOS晶体管、另一个为NMOS晶体管；所述第一晶体管的栅极与所述所述第一传输门的第一个输入节点相连，所述第一晶体管和所述第二晶体管的源极与所述第一传输门的第二个输入节点相连，所述第二晶体管的栅极与所述第一传输门的第三个输入节点相连。

9.根据权利要求5或7所述的控制电路，其特征在于，所述时钟触发器件还包括第三时钟信号端；所述控制电路还包括第二输出端；所述第二输出端与所述与非门的输出端相连；所述第二输出端与所述第三时钟信号端相连；

其中，若所述输入信号与所述输出信号的电平状态相反，所述第二输出端将与所述第一时钟信号的电平状态相反的第二时钟信号传输至所述第三时钟信号端；若所述输入信号与所述输出信号的电平状态相同，所述第二输出端将与所述第一电平信号的电平状态相反的第二电平信号传输至所述第三时钟信号端。

10.一种控制方法，其特征在于，包括：

检测时钟触发器件的输入信号和输出信号的电平状态；

若所述输入信号与所述输出信号的电平状态相同，向所述时钟触发器件输出第一电平信号，以使所述时钟触发器件的输出信号的电平状态保持不变；其中，所述第一电平信号的电平状态不变。

11.根据权利要求10所述的控制方法，其特征在于，还包括：

若所述输入信号与所述输出信号的电平状态相反，向所述时钟触发器件输出第一时钟信号，以使所述时钟触发器件的输出信号的电平状态，随所述输入信号的电平状态变化而变化；所述第一时钟信号的电平状态在高电平和低电平之间翻转。

12.一种时钟触发器件，其特征在于，包括权利要求1～9任一项所述的控制电路。

13.一种芯片，其特征在于，包括权利要求12所述的时钟触发器件。

14.一种电子设备，其特征在于，包括权利要求13所述的芯片。

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