JPS59133733A - 伝搬遅延を減少したリプルカウンタ回路 - Google Patents
伝搬遅延を減少したリプルカウンタ回路Info
- Publication number
- JPS59133733A JPS59133733A JP58243663A JP24366383A JPS59133733A JP S59133733 A JPS59133733 A JP S59133733A JP 58243663 A JP58243663 A JP 58243663A JP 24366383 A JP24366383 A JP 24366383A JP S59133733 A JPS59133733 A JP S59133733A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- clock
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
- Transceivers (AREA)
- Networks Using Active Elements (AREA)
- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は、一般にカウンタに係シ、特に減少した伝搬遅
延を有するリプルカウンタに関する。
延を有するリプルカウンタに関する。
背景技術
ｔｔ Ｄ ｓｒ形７リツプフロツプを有する周知のリプ
ルカウンタは、クロックパルスに応答するクロックのク
ロック入力は、第１のフリップフロップのＱ出力に応答
するものであシ、第２のフリップフロップのＤ入力は、
第２のフリップフロップのＱ出力に応するものである。
ルカウンタは、クロックパルスに応答するクロックのク
ロック入力は、第１のフリップフロップのＱ出力に応答
するものであシ、第２のフリップフロップのＤ入力は、
第２のフリップフロップのＱ出力に応するものである。
第２のフリップフロップのＱ出力は、所望の計数長さ、
もしくは分周比によシ決定される如く接続されたフリッ
プフロップの数に対して、同様に第３の７リツプフロツ
ブをクロックすることが可能である。このように直列接
続された各フリップフロップは第１のクロック入力と最
後のＱ出力との間で伝搬遅延時間を導入するものである
。この伝搬遅延時間は高ノくイアスミ流の場合にフリッ
プフロップを動作することによシ減少することができる
。
もしくは分周比によシ決定される如く接続されたフリッ
プフロップの数に対して、同様に第３の７リツプフロツ
ブをクロックすることが可能である。このように直列接
続された各フリップフロップは第１のクロック入力と最
後のＱ出力との間で伝搬遅延時間を導入するものである
。この伝搬遅延時間は高ノくイアスミ流の場合にフリッ
プフロップを動作することによシ減少することができる
。
押しボタン式ダイヤル用の二重音声多周波（ＤＴＭＦ）
式発生器を含む電子交換電話用チップ（ＥＴＣ）のよう
な低電流を必要とする回路は、各ゲート毎の電流を制限
することが必要とされる。このような回路で使用される
Ｉ”Ｌ （Ｉｎｔｅｇｒａｔｅｄ 工ｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ） 技術は、低い伝搬遅延に対して一層多い
電流を必要とするような速度制限を有している。
式発生器を含む電子交換電話用チップ（ＥＴＣ）のよう
な低電流を必要とする回路は、各ゲート毎の電流を制限
することが必要とされる。このような回路で使用される
Ｉ”Ｌ （Ｉｎｔｅｇｒａｔｅｄ 工ｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ） 技術は、低い伝搬遅延に対して一層多い
電流を必要とするような速度制限を有している。
上記の如きリプルカウンタがプログラム可能なカウンタ
に必要な手段を与えるように使用される場合に、フリッ
プフロップの伝搬遅延は、最高のクロック周波数を決定
する場合の制限要素となるものである。
に必要な手段を与えるように使用される場合に、フリッ
プフロップの伝搬遅延は、最高のクロック周波数を決定
する場合の制限要素となるものである。
したがって、必要とされるものは伝搬遅延量を減少させ
、全電流要求を減少したフリップフロップ回路である。
、全電流要求を減少したフリップフロップ回路である。
発明の要約
したがって、本発明の目的とする所は、改良されたりプ
ル２力ウンタ回路を提供することにある本発明のもう一
つの目的は、伝搬遅延量を減少させたリプルカウンタ回
路を提供することにある本発明の別の目的は、減少した
電流レベルにおいて動作するリプルカウンタ回路を提供
することにある。
ル２力ウンタ回路を提供することにある本発明のもう一
つの目的は、伝搬遅延量を減少させたリプルカウンタ回
路を提供することにある本発明の別の目的は、減少した
電流レベルにおいて動作するリプルカウンタ回路を提供
することにある。
本発明の上記および他の目的を一括形式で実施するに当
って、クロック信号に応答するクロック入力と、Ｑ出力
に接続されたＤ入力とをゼする第１フリツプフロツプを
含む改良されたリプルカウンタ回路とが得られる。第２
のフリップフロップは、クロック入力を、第１のフリッ
プフロップとクロック信号のＱ出力に布線針の演算させ
、それニヨって該第１のフリップフロップの伝搬遅延を
避けるようにしたものである。 ゛ 本発明の上記および他の目的、特徴および利点は添付図
面に関連する以下の詳細な説明から更に十分に理解され
るであろう。
って、クロック信号に応答するクロック入力と、Ｑ出力
に接続されたＤ入力とをゼする第１フリツプフロツプを
含む改良されたリプルカウンタ回路とが得られる。第２
のフリップフロップは、クロック入力を、第１のフリッ
プフロップとクロック信号のＱ出力に布線針の演算させ
、それニヨって該第１のフリップフロップの伝搬遅延を
避けるようにしたものである。 ゛ 本発明の上記および他の目的、特徴および利点は添付図
面に関連する以下の詳細な説明から更に十分に理解され
るであろう。
第１図を参照すれば、代表的なリプルカウンタ回路１０
は、クロック人力ＣＬＫを端子１４に接続させ、クロッ
ク信号に応答する第１のフリップフロップ１２を含んで
いる。フリップフロップ１６は、クロック人力ＣＬＫを
フリップフロップ１２の出力Ｑに接続させている。両方
のフリップフロップ１２ 、１６は各も出力Ｑを夫々の
入力りに接続させている。そのように接続されたｔ Ｄ
ｎ型フリップフロップはトグル・フリップフロップと
して作用することは、当該技術の専門家にとって自明の
事実である。それ故に、リプルＸカウンタ回路ｌＯは”
Ｄ″型スフリップフロップ代シにトグル・フリップフロ
ップを備えている。フリップフロップ１６の出力Ｑは、
必要に応じて図示されていない付加的なフリップフロッ
プに接続することが可能である。
は、クロック人力ＣＬＫを端子１４に接続させ、クロッ
ク信号に応答する第１のフリップフロップ１２を含んで
いる。フリップフロップ１６は、クロック人力ＣＬＫを
フリップフロップ１２の出力Ｑに接続させている。両方
のフリップフロップ１２ 、１６は各も出力Ｑを夫々の
入力りに接続させている。そのように接続されたｔ Ｄ
ｎ型フリップフロップはトグル・フリップフロップと
して作用することは、当該技術の専門家にとって自明の
事実である。それ故に、リプルＸカウンタ回路ｌＯは”
Ｄ″型スフリップフロップ代シにトグル・フリップフロ
ップを備えている。フリップフロップ１６の出力Ｑは、
必要に応じて図示されていない付加的なフリップフロッ
プに接続することが可能である。
第２図を参照すれば、波形１８は入力端子１４に印加さ
れた代表的なりロック信号を図示している。
れた代表的なりロック信号を図示している。
波形２０ 、２２は夫々フリップ７０ツブ１２ 、１６
の出力Ｑを図示している。下方遷移が波形１８に関し生
じ、かつフリップフロップ１２がバクロツク”される場
合、フリップフロップ１２の出力Ｑ、即ち波形２０は伝
搬遅延ｔＰＤ１の後に上方へ遷移することになる。
の出力Ｑを図示している。下方遷移が波形１８に関し生
じ、かつフリップフロップ１２がバクロツク”される場
合、フリップフロップ１２の出力Ｑ、即ち波形２０は伝
搬遅延ｔＰＤ１の後に上方へ遷移することになる。
波形１８の次の下方遷移の場合に、波形２０は伝搬遅延
ｔＰＤ １の後に下方に遷移し、 それによってフリッ
プフロップ１６をクロックし、フリップフロップ１６に
関連した別の伝搬遅延ｔＰＤ２の後に、波形２２をして
上方に遷移を引き起こさせる。したがって、公知の回路
のフリップフロップ１６の出力Ｑは、ｔＰＤ１＋ｔＰＤ
２に等しい合計伝搬遅延量ｔＰＤを含むことになる。
ｔＰＤ １の後に下方に遷移し、 それによってフリッ
プフロップ１６をクロックし、フリップフロップ１６に
関連した別の伝搬遅延ｔＰＤ２の後に、波形２２をして
上方に遷移を引き起こさせる。したがって、公知の回路
のフリップフロップ１６の出力Ｑは、ｔＰＤ１＋ｔＰＤ
２に等しい合計伝搬遅延量ｔＰＤを含むことになる。
さて第３図を参照すれば、個別電子部品に対してと同様
に、モノリシック集積回路形式で製造されるに適してい
るフリップフロップ回路２４が示されている。回路２５
は入力を端子２８に接続させ、かつクロック信号に応答
するＮＡＮＤ （否定績）ゲート２５を備えている。フ
リップフロップ２６ハクロツク人力ＣＬＫをＮＡＮＤゲ
ート２５の一出力に接続させている。フリップ７０ツブ
３０はクロック人力ＣＬＫを、フリップフロップ２６の
出力Ｑ０とＮＡＮＤゲート怒のもう一つの出力に布ｉ１
ＡＮＤ演箕させている。
に、モノリシック集積回路形式で製造されるに適してい
るフリップフロップ回路２４が示されている。回路２５
は入力を端子２８に接続させ、かつクロック信号に応答
するＮＡＮＤ （否定績）ゲート２５を備えている。フ
リップフロップ２６ハクロツク人力ＣＬＫをＮＡＮＤゲ
ート２５の一出力に接続させている。フリップ７０ツブ
３０はクロック人力ＣＬＫを、フリップフロップ２６の
出力Ｑ０とＮＡＮＤゲート怒のもう一つの出力に布ｉ１
ＡＮＤ演箕させている。
フリップフロップ３２はクロック人力ＣＬＫをフリップ
フロップ３０の出力Ｑ１とフリップフロップ２６の出力
Ｑ２に布線ＡＮＤ演算させている。
フロップ３０の出力Ｑ１とフリップフロップ２６の出力
Ｑ２に布線ＡＮＤ演算させている。
附加的なフリップフロップは、Ｎフリップフロップ調に
よシ図面に示されると同様に接続することが可能である
。各附加的に亘列接続のフリップフロップは、先行する
フリップフロップの出力Ｑ１と、２回先行するフリップ
フロップの出力Ｑ２がらの布線瓜演算した信号に応答す
るそれのクロック入力ＣＬＫを肩している。フリップフ
ロップ２６゜３０ 、３２ 、３４は各々出力Ｑをそれ
の夫々の入力りに接続させている。
よシ図面に示されると同様に接続することが可能である
。各附加的に亘列接続のフリップフロップは、先行する
フリップフロップの出力Ｑ１と、２回先行するフリップ
フロップの出力Ｑ２がらの布線瓜演算した信号に応答す
るそれのクロック入力ＣＬＫを肩している。フリップフ
ロップ２６゜３０ 、３２ 、３４は各々出力Ｑをそれ
の夫々の入力りに接続させている。
第４図を参照すれば、波形あはＮＡＮＤゲート２５の出
力における信号を示している。波形４０は７リツブフロ
ツプ３０のクロック人力ＣＬＫに印加された信号を図示
している。この信号は、ＮＡＮＤゲ゛−ト２５からの信
号とフリップフロップ２６からの出力Ｑｌの布ｉ后ので
ある。したがって、フリップフロップ２６の伝搬遅延が
あるにも拘らず、波形あが下方に遷移する時には、波形
４０は下方に遷移することになる。
力における信号を示している。波形４０は７リツブフロ
ツプ３０のクロック人力ＣＬＫに印加された信号を図示
している。この信号は、ＮＡＮＤゲ゛−ト２５からの信
号とフリップフロップ２６からの出力Ｑｌの布ｉ后ので
ある。したがって、フリップフロップ２６の伝搬遅延が
あるにも拘らず、波形あが下方に遷移する時には、波形
４０は下方に遷移することになる。
波形４４はフリップフロップ３２へのクロック入力ＣＬ
Ｋを図示し、フリップフロップ加の出力Ｑ、とフリップ
フロップ２６の出力Ｑ２の布線ＡＮＤ演算の結果である
。それ故に、波形４４は伝搬遅延ＴＰＤ□を以て下方に
遷移する。この結果を該回路と、第１図と第２図の波形
と夫々比較すれば、伝搬遅延ＴＰＤ２が避けられたこと
を知ることができよう。波形４８はフリップフロップあ
へのクロック入力ＣＬＫ信号を図示し、フリップフロッ
プ諺の出力Ｑ１と７リツプフロツプ３０の出力Ｑ２の布
線ＡＮＤ演算の結果である。
Ｋを図示し、フリップフロップ加の出力Ｑ、とフリップ
フロップ２６の出力Ｑ２の布線ＡＮＤ演算の結果である
。それ故に、波形４４は伝搬遅延ＴＰＤ□を以て下方に
遷移する。この結果を該回路と、第１図と第２図の波形
と夫々比較すれば、伝搬遅延ＴＰＤ２が避けられたこと
を知ることができよう。波形４８はフリップフロップあ
へのクロック入力ＣＬＫ信号を図示し、フリップフロッ
プ諺の出力Ｑ１と７リツプフロツプ３０の出力Ｑ２の布
線ＡＮＤ演算の結果である。
波形４８は僅かＴＰＤ２だけの伝搬遅延をＭする。それ
故に、例えばフリッグ７０ツブ回路２４ノ出カバ４個の
フリップフロップに対し２個の伝搬遅延のみを肩し、ま
た８個のフリップフロップに対し４１四〇伝搬遅延のみ
を有することになシ、絃において第１図の従来技術の回
路１０は夫々４個と８個の遅延を肩する。本発明は２個
程度の少数の７リツプフロツブに対して適用し得ること
を理解すべきである。
故に、例えばフリッグ７０ツブ回路２４ノ出カバ４個の
フリップフロップに対し２個の伝搬遅延のみを肩し、ま
た８個のフリップフロップに対し４１四〇伝搬遅延のみ
を有することになシ、絃において第１図の従来技術の回
路１０は夫々４個と８個の遅延を肩する。本発明は２個
程度の少数の７リツプフロツブに対して適用し得ること
を理解すべきである。
今までに、プログラム可能なカウンタにおいて使用され
得る改良されたリプルカウンタが得られたことを正しく
認識すべきである。
得る改良されたリプルカウンタが得られたことを正しく
認識すべきである。
このリプルカウンタ回路はフリップフロップによシ本質
的に誘導された伝搬遅延を減少させ、したがって所望の
速度で該回路を駆動するのに必要な電流量を減少するも
のである。
的に誘導された伝搬遅延を減少させ、したがって所望の
速度で該回路を駆動するのに必要な電流量を減少するも
のである。
第１図は、Ｄ型フリップフロップを使用する公知のリプ
ルカウンタのブロック図である。 第２図は、第１図のカウンタ回路の動作を図示するタイ
ミング図である。 第３図は、本発明のリプルカウンタ回路のブロック図で
ある。 第４図は、本発明のリプルカウンタ回路の動作を図示す
るタイミング図である。 第３図、第４図において、 ２４・・・フリップフロップ回路、２５・・・ＮＡＮＤ
回路、２６・・・７リツブフロツプ、２８・・・端子、
加・・・フリップフロップ、３２・・・フリップフロッ
プ、あ・・・Ｎフリップフロップ、３６・・・ＮＡＮＤ
ゲート２５の出力の信号、４０・・・フリップフロップ
３ｏのクロック入力画に印ＣＬＫ信号。 特許出願人 モトローラ・インコーボレーテッド代理
人弁理士 玉 蟲 久 五 部 １０＼ １２ Ｆ”ｌ″Ｃ，Ｉ Ｐ’ｌＧ、 ２ Ｆ’ｌＧ、 ３ ”２４Ｐ’ｌ″Ｇ、
４
ルカウンタのブロック図である。 第２図は、第１図のカウンタ回路の動作を図示するタイ
ミング図である。 第３図は、本発明のリプルカウンタ回路のブロック図で
ある。 第４図は、本発明のリプルカウンタ回路の動作を図示す
るタイミング図である。 第３図、第４図において、 ２４・・・フリップフロップ回路、２５・・・ＮＡＮＤ
回路、２６・・・７リツブフロツプ、２８・・・端子、
加・・・フリップフロップ、３２・・・フリップフロッ
プ、あ・・・Ｎフリップフロップ、３６・・・ＮＡＮＤ
ゲート２５の出力の信号、４０・・・フリップフロップ
３ｏのクロック入力画に印ＣＬＫ信号。 特許出願人 モトローラ・インコーボレーテッド代理
人弁理士 玉 蟲 久 五 部 １０＼ １２ Ｆ”ｌ″Ｃ，Ｉ Ｐ’ｌＧ、 ２ Ｆ’ｌＧ、 ３ ”２４Ｐ’ｌ″Ｇ、
４
Claims (1)
- 【特許請求の範囲】 １、 クロック入力をクロック信号＋ Ｑｌ出力、Ｑ出
力に応動させＤ入力を前記Ｑ出力に結合させた第１フリ
ツプフロツプ、 クロック入力を前記第１の７リツプフロツプの前記Ｑ１
出力に結合させ、前記クロック信号に応答する第２のフ
リップフロップとを具備し、前記第２のフリップフロッ
プはまたＱｌ出力、Ｑ２出力、Ｑ出力および前記第２の
７リツプフロツプの前記Ｑ出力に結合したＤ入力とを有
することを特徴とするリプルカウンタ回路。 ２ 附加的に複数の７リツプフロツプを更に具備し、前
記複数のフリップフロップの各々は前記第２のソリツブ
フロップに直列接続され、Ｑ２出力。 Ｄ入力をＱ出力に結合させ、クロック入力を先行する７
リツプ７０ツブの前記Ｑｌａｌ力と、第２０最も先行す
るフリップフロップのＱ２出カに結合させたことを特徴
とする特許請求の範囲第１項記載のリプルカウンタ回路
。 ３、 少くとも第１の７リツプフロツプと第２のフリッ
プフロップとを備え、前記第１の７リツプフロツプは第
１の出方を有し、クロック入力はクロック信号に応答し
、前記第２のフリップフロップは出力を有するリプルカ
ウンタにおいて、前記第１の７リツプフロツプの前記第
１の出方と前記クロック信号とはＡＮＤ演算されて、第
２のクロック信号を前記第２のフリップフロップの前記
クロック入力に付与することを特徴とするりプルカウン
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US453974 | 1982-12-28 | ||
| US06/453,974 US4521898A (en) | 1982-12-28 | 1982-12-28 | Ripple counter circuit having reduced propagation delay |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59133733A true JPS59133733A (ja) | 1984-08-01 |
Family
ID=23802785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243663A Pending JPS59133733A (ja) | 1982-12-28 | 1983-12-23 | 伝搬遅延を減少したリプルカウンタ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4521898A (ja) |
| EP (1) | EP0115004B1 (ja) |
| JP (1) | JPS59133733A (ja) |
| DE (1) | DE3376176D1 (ja) |
| HK (1) | HK89490A (ja) |
| SG (1) | SG41490G (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891827A (en) * | 1988-03-07 | 1990-01-02 | Digital Equipment Corporation | Loadable ripple counter |
| KR20030032180A (ko) * | 2001-10-16 | 2003-04-26 | 삼성전자주식회사 | 카운팅 스피드를 개선시킨 카운터 |
| US7742551B2 (en) * | 2006-07-31 | 2010-06-22 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| JP4853445B2 (ja) * | 2007-09-28 | 2012-01-11 | ソニー株式会社 | Ａ／ｄ変換回路、固体撮像素子、およびカメラシステム |
| KR100894490B1 (ko) * | 2008-03-03 | 2009-04-22 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 내부전압 생성회로 |
| KR101621244B1 (ko) * | 2009-02-13 | 2016-05-16 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 장치 및 카운팅 방법 |
| KR101365408B1 (ko) * | 2009-03-03 | 2014-02-19 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 물리량 측정 장치 및 카운팅 방법 |
| KR101647366B1 (ko) * | 2009-09-25 | 2016-08-11 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 장치 및 카운팅 방법 |
| EP2579469B1 (en) | 2011-10-05 | 2014-08-13 | ST-Ericsson SA | Accumulating data values |
| US10742220B1 (en) * | 2019-04-30 | 2020-08-11 | Synopsys, Inc. | Method and apparatus for operating programmable clock divider using reset paths |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE323715B (ja) * | 1964-05-21 | 1970-05-11 | Philips Svenska Ab | |
| US3493872A (en) * | 1967-06-02 | 1970-02-03 | Raytheon Co | Variable division frequency divider having nor gate coupling logic |
| US3517318A (en) * | 1967-07-24 | 1970-06-23 | Nasa | Synchronous counter |
| CH486171A (fr) * | 1967-11-28 | 1970-02-15 | Golay Bernard Sa | Dispositif de comptage d'impulsions |
| US3745315A (en) * | 1969-09-26 | 1973-07-10 | Bell Telephone Labor Inc | Ripple-through counters having minimum output propagation delay times |
| US3943378A (en) * | 1974-08-01 | 1976-03-09 | Motorola, Inc. | CMOS synchronous binary counter |
| US4085341A (en) * | 1976-12-20 | 1978-04-18 | Motorola, Inc. | Integrated injection logic circuit having reduced delay |
| US4406014A (en) * | 1981-04-03 | 1983-09-20 | Bristol Babcock Inc. | Switched frequency divider |
-
1982
- 1982-12-28 US US06/453,974 patent/US4521898A/en not_active Expired - Fee Related
-
1983
- 1983-12-16 EP EP83112704A patent/EP0115004B1/en not_active Expired
- 1983-12-16 DE DE8383112704T patent/DE3376176D1/de not_active Expired
- 1983-12-23 JP JP58243663A patent/JPS59133733A/ja active Pending
-
1990
- 1990-06-13 SG SG414/90A patent/SG41490G/en unknown
- 1990-11-01 HK HK894/90A patent/HK89490A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| SG41490G (en) | 1990-11-23 |
| EP0115004B1 (en) | 1988-03-30 |
| US4521898A (en) | 1985-06-04 |
| EP0115004A1 (en) | 1984-08-08 |
| HK89490A (en) | 1990-11-09 |
| DE3376176D1 (en) | 1988-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4845727A (en) | Divider circuit | |
| JPS6243568B2 (ja) | ||
| US5327019A (en) | Double edge single data flip-flop circuitry | |
| EP0404127A2 (en) | Signal generator | |
| JPS59133733A (ja) | 伝搬遅延を減少したリプルカウンタ回路 | |
| US4209715A (en) | Logic circuit | |
| US5561423A (en) | Serial to parallel conversion circuit | |
| US3548319A (en) | Synchronous digital counter | |
| US6282255B1 (en) | Frequency divider with variable modulo | |
| US5185537A (en) | Gate efficient digital glitch filter for multiple input applications | |
| US4045685A (en) | Mos power stage for generating non-overlapping two-phase clock signals | |
| JPS6244727B2 (ja) | ||
| JPH05258589A (ja) | 可変長シフトレジスタ | |
| CN216699984U (zh) | 一种同异步混合计数器及半导体器件 | |
| JPH0352041Y2 (ja) | ||
| JPH0529892A (ja) | 論理回路 | |
| JPH0247642Y2 (ja) | ||
| US3268741A (en) | Divider circuit using j-k microelectronic circuit flip flops | |
| JPH04105412A (ja) | フリップフロップ | |
| KR930004310Y1 (ko) | 기수 주파수 분주회로 | |
| JP2000174614A (ja) | 高速カウンタ回路 | |
| JPH0795047A (ja) | 分周回路 | |
| JPS5915529B2 (ja) | 論理回路 | |
| JPH05160683A (ja) | フリップフロップ回路 | |
| JP2680810B2 (ja) | 遅延回路 |