JPH05160683A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH05160683A JPH05160683A JP3318819A JP31881991A JPH05160683A JP H05160683 A JPH05160683 A JP H05160683A JP 3318819 A JP3318819 A JP 3318819A JP 31881991 A JP31881991 A JP 31881991A JP H05160683 A JPH05160683 A JP H05160683A
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- Japan
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- gate
- output
- flip
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Abstract
(57)【要約】
【目的】 フリップフロップ回路の出力信号のデューテ
ィ比を最適にして周波数を高くする。 【構成】 第１の２入力ＮＯＲゲート１、３入力ＮＯＲ
ゲート２、第３〜第５の２入力ＮＯＲゲート４〜６は、
例えばゲート幅が９μｍのエンハンスメント型ＦＥＴと
ゲート幅が３μｍのディプレッション型ＦＥＴを備えた
レシオＥＤ型ＦＥＴ（ＥＤレシオ３：１）により構成さ
れている。また、第２の２入力ＮＯＲゲート３は、例え
ばゲート幅が１２μｍのエンハンスメント型ＦＥＴとゲ
ート幅が４μｍのディプレッション型ＦＥＴを備えたレ
シオＥＤ型ＦＥＴ（ＥＤレシオ３：１）により構成され
ている。このようにすると、第２の２入力ＮＯＲゲート
３の駆動能力が増加し、伝搬遅延時間が減少するので、
出力信号のデューティ比が１に近づき、周波数が高くな
る。
ィ比を最適にして周波数を高くする。 【構成】 第１の２入力ＮＯＲゲート１、３入力ＮＯＲ
ゲート２、第３〜第５の２入力ＮＯＲゲート４〜６は、
例えばゲート幅が９μｍのエンハンスメント型ＦＥＴと
ゲート幅が３μｍのディプレッション型ＦＥＴを備えた
レシオＥＤ型ＦＥＴ（ＥＤレシオ３：１）により構成さ
れている。また、第２の２入力ＮＯＲゲート３は、例え
ばゲート幅が１２μｍのエンハンスメント型ＦＥＴとゲ
ート幅が４μｍのディプレッション型ＦＥＴを備えたレ
シオＥＤ型ＦＥＴ（ＥＤレシオ３：１）により構成され
ている。このようにすると、第２の２入力ＮＯＲゲート
３の駆動能力が増加し、伝搬遅延時間が減少するので、
出力信号のデューティ比が１に近づき、周波数が高くな
る。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル回路における
フリップフロップ回路に関するものである。
フリップフロップ回路に関するものである。
【０００２】
【従来の技術】従来、この種の回路は、例えば、シリン
グ・ビラブ著「トランジスタとＩＣのための電子回路
３」，Ｐ６０３〜Ｐ６０５、に開示されるものが知られ
ている。図４はこのような従来のＤフリップフロップ回
路の構成を示す回路部で、第１の２入力ＮＯＲゲート
１、３入力ＮＯＲゲート２、第２の２入力ＮＯＲゲート
３、第３の２入力ＮＯＲゲート４、第４の２入力ＮＯＲ
ゲート５及び第５の２入力ＮＯＲゲート６により構成さ
れている。そして、各ＮＯＲゲートは、例えばゲート幅
が９μｍのエンハンスメント型ＦＥＴと、ゲート幅が３
μｍのディプレッション型ＦＥＴを備えたレシオＥＤ型
ＦＥＴ（ＥＤレシオ３：１）により構成されている。
グ・ビラブ著「トランジスタとＩＣのための電子回路
３」，Ｐ６０３〜Ｐ６０５、に開示されるものが知られ
ている。図４はこのような従来のＤフリップフロップ回
路の構成を示す回路部で、第１の２入力ＮＯＲゲート
１、３入力ＮＯＲゲート２、第２の２入力ＮＯＲゲート
３、第３の２入力ＮＯＲゲート４、第４の２入力ＮＯＲ
ゲート５及び第５の２入力ＮＯＲゲート６により構成さ
れている。そして、各ＮＯＲゲートは、例えばゲート幅
が９μｍのエンハンスメント型ＦＥＴと、ゲート幅が３
μｍのディプレッション型ＦＥＴを備えたレシオＥＤ型
ＦＥＴ（ＥＤレシオ３：１）により構成されている。
【０００３】図５は前記従来のＤフリップフロップ回路
の動作タイミングチャートである。以下、図４及び図５
を参照しながら、従来のＤフリップフロップ回路の動作
を説明する。ここで、３入力ＮＯＲゲート２の立ち上が
り遅延時間、第２の２入力ＮＯＲゲート３の立ち上がり
遅延時間、第４の２入力ＮＯＲゲートの立ち上がり遅延
時間，立ち下がり遅延時間、第５の２入力ＮＯＲゲート
の立ち上がり遅延時間，立ち下がり遅延時間をそれぞれ
τA ，τB ，τC ，τD ，τE ，τF とする。
の動作タイミングチャートである。以下、図４及び図５
を参照しながら、従来のＤフリップフロップ回路の動作
を説明する。ここで、３入力ＮＯＲゲート２の立ち上が
り遅延時間、第２の２入力ＮＯＲゲート３の立ち上がり
遅延時間、第４の２入力ＮＯＲゲートの立ち上がり遅延
時間，立ち下がり遅延時間、第５の２入力ＮＯＲゲート
の立ち上がり遅延時間，立ち下がり遅延時間をそれぞれ
τA ，τB ，τC ，τD ，τE ，τF とする。
【０００４】まず、データ（ＤＡＴＡ）がローレベル
（以下、Ｌと略す）である図５のｔ１のタイミングでク
ロック（ＣＬＫ）がハイレベル（以下、Ｈと略す）から
Ｌに変化すると、その変化は第２の２入力ＮＯＲゲート
３→第５の２入力ＮＯＲゲート６→第４の２入力ＮＯＲ
ゲート５に伝搬されるから、第５の２入力ＮＯＲゲート
６の出力であるＤフリップフロップ回路のＱ出力はτB
＋τF ＝τ1 遅延されてＨからＬに変化し、第４の２入
力ＮＯＲゲート５の出力であるＤフリップフロップ回路
のＱ−Ｎ出力はτB ＋τF ＋τC ＝τ1 ＋τC 遅延され
てＬからＨに変化する。
（以下、Ｌと略す）である図５のｔ１のタイミングでク
ロック（ＣＬＫ）がハイレベル（以下、Ｈと略す）から
Ｌに変化すると、その変化は第２の２入力ＮＯＲゲート
３→第５の２入力ＮＯＲゲート６→第４の２入力ＮＯＲ
ゲート５に伝搬されるから、第５の２入力ＮＯＲゲート
６の出力であるＤフリップフロップ回路のＱ出力はτB
＋τF ＝τ1 遅延されてＨからＬに変化し、第４の２入
力ＮＯＲゲート５の出力であるＤフリップフロップ回路
のＱ−Ｎ出力はτB ＋τF ＋τC ＝τ1 ＋τC 遅延され
てＬからＨに変化する。
【０００５】次に、データがＨであるｔ２のタイミング
でクロックがＨからＬに変化すると、その変化は３入力
ＮＯＲゲート２→第４の２入力ＮＯＲゲート５→第５の
２入力ＮＯＲゲート６に伝搬されるから、第５の２入力
ＮＯＲゲート６の出力であるＤフリップフロップ回路の
Ｑ出力はτA ＋τD ＋τE ＝τ2 ＋τE 遅延されてＬか
らＨに変化し、第４の２入力ＮＯＲゲート５の出力であ
るＤフリップフロップ回路のＱ−Ｎ出力はτA ＋τD ＝
τ2 遅延されてＨからＬに変化する。
でクロックがＨからＬに変化すると、その変化は３入力
ＮＯＲゲート２→第４の２入力ＮＯＲゲート５→第５の
２入力ＮＯＲゲート６に伝搬されるから、第５の２入力
ＮＯＲゲート６の出力であるＤフリップフロップ回路の
Ｑ出力はτA ＋τD ＋τE ＝τ2 ＋τE 遅延されてＬか
らＨに変化し、第４の２入力ＮＯＲゲート５の出力であ
るＤフリップフロップ回路のＱ−Ｎ出力はτA ＋τD ＝
τ2 遅延されてＨからＬに変化する。
【０００６】したがって、クロックの周期をＴとする
と、Ｑ出力がＬの期間をＴQL、Ｑ−Ｎ出力がＬの期間を
ＴQNL とすると、 ＴQL＝Ｔ＋τ2 ＋τE −τ1 、ＴQNL ＝Ｔ＋τ1 ＋τC
−τ2 となる。また、Ｑ出力がＨの期間をＴQH、Ｑ−Ｎ
出力がＨの期間をＴQNH とすると、 ＴQH＝Ｔ＋τ1 −τ2 −τE 、ＴQNH ＝Ｔ＋τ2 −τ1
−τC となる。
と、Ｑ出力がＬの期間をＴQL、Ｑ−Ｎ出力がＬの期間を
ＴQNL とすると、 ＴQL＝Ｔ＋τ2 ＋τE −τ1 、ＴQNL ＝Ｔ＋τ1 ＋τC
−τ2 となる。また、Ｑ出力がＨの期間をＴQH、Ｑ−Ｎ
出力がＨの期間をＴQNH とすると、 ＴQH＝Ｔ＋τ1 −τ2 −τE 、ＴQNH ＝Ｔ＋τ2 −τ1
−τC となる。
【０００７】ここで、第４の２入力ＮＯＲゲート５と第
５の２入力ＮＯＲゲート６の入出力の接続態様は同等で
あるから、τD ＝τF ，τC ＝τE である。また、第２
の２入力ＮＯＲゲート３は３入力ＮＯＲゲート２よりも
負荷数が多いから、τB ＞τ A である。したがって、Ｔ
QNL ＞ＴQLとなる。
５の２入力ＮＯＲゲート６の入出力の接続態様は同等で
あるから、τD ＝τF ，τC ＝τE である。また、第２
の２入力ＮＯＲゲート３は３入力ＮＯＲゲート２よりも
負荷数が多いから、τB ＞τ A である。したがって、Ｔ
QNL ＞ＴQLとなる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のＤフリップフロップ回路では、データがＬの時の出
力遅延時間とデータがＨの時の出力遅延時間の信号伝搬
経路が異なり、前者の方が長いため、出力端子Ｑ−Ｎに
おける信号のＬの期間が出力端子Ｑにおける信号のＬの
期間より長くなる。そのため、出力端子Ｑ−Ｎにおける
信号のＬの期間がこのフリップフロップ回路に接続され
た回路の動作周波数を支配してしまい、この高速動作を
妨げるという問題点があった。
来のＤフリップフロップ回路では、データがＬの時の出
力遅延時間とデータがＨの時の出力遅延時間の信号伝搬
経路が異なり、前者の方が長いため、出力端子Ｑ−Ｎに
おける信号のＬの期間が出力端子Ｑにおける信号のＬの
期間より長くなる。そのため、出力端子Ｑ−Ｎにおける
信号のＬの期間がこのフリップフロップ回路に接続され
た回路の動作周波数を支配してしまい、この高速動作を
妨げるという問題点があった。
【０００９】本発明は、以上述べたフリップフロップ回
路において、出力端子Ｑ−Ｎにおける信号のＬの期間が
回路の動作周波数を支配し、回路の高速動作を妨げると
いう問題点を除去するために、第２の２入力ＮＯＲゲー
トのＥＤレシオを他のＮＯＲゲートと同じとしたまま、
ゲート長はそれらより長くして、出力端子Ｑ−Ｎにおけ
る信号のＬの期間を出力端子Ｑにおける信号のＬの期間
と同じにし、出力信号のデューティー比の最適値を与え
るようにしたフリップフロップ回路を提供することを目
的とする。
路において、出力端子Ｑ−Ｎにおける信号のＬの期間が
回路の動作周波数を支配し、回路の高速動作を妨げると
いう問題点を除去するために、第２の２入力ＮＯＲゲー
トのＥＤレシオを他のＮＯＲゲートと同じとしたまま、
ゲート長はそれらより長くして、出力端子Ｑ−Ｎにおけ
る信号のＬの期間を出力端子Ｑにおける信号のＬの期間
と同じにし、出力信号のデューティー比の最適値を与え
るようにしたフリップフロップ回路を提供することを目
的とする。
【００１０】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、エンハンスメント型ＦＥＴとディプレ
ッション型ＦＥＴにより構成されたゲート回路を基本回
路とするフリップフロップ回路において、所定のＥＤレ
シオを有する第１，第３，第４，第５の２入力ＮＯＲゲ
ートと、前記ＥＤレシオを有する３入力ＮＯＲゲート
と、前記ＥＤレシオを有し、かつ、ゲート長が前記各２
入力ＮＯＲゲート及び３入力ＮＯＲゲートのゲート長よ
りも長い第２の２入力ＮＯＲゲートを備え、クロック端
子を第２の２入力ＮＯＲゲートの第２入力と３入力ＮＯ
Ｒゲートの第２入力に接続し、データ入力端子を第１の
２入力ＮＯＲの第２入力に接続し、第３の２入力ＮＯＲ
ゲートの出力を第２の２入力ＮＯＲゲートの第１入力に
接続し、第２の２入力ＮＯＲゲートの出力を第３の２入
力ＮＯＲゲートの第２入力と第５の２入力ＮＯＲゲート
の第１入力と３入力ＮＯＲゲートの第１入力に接続し、
３入力ＮＯＲゲートの出力を第４の２入力ＮＯＲゲート
の第２入力と第１の２入力ＮＯＲゲートの第１入力に接
続し、第１の２入力ＮＯＲゲートの出力を３入力ＮＯＲ
ゲートの第３入力と第３の２入力ＮＯＲゲートの第１入
力に接続し、第４の２入力ＮＯＲゲートの出力を出力端
子Ｑ−Ｎと第５の２入力ＮＯＲゲートの第２入力に接続
し、第５の２入力ＮＯＲゲートの出力を出力端子Ｑと第
４の２入力ＮＯＲゲートの第１入力に接続した。
めに、本発明は、エンハンスメント型ＦＥＴとディプレ
ッション型ＦＥＴにより構成されたゲート回路を基本回
路とするフリップフロップ回路において、所定のＥＤレ
シオを有する第１，第３，第４，第５の２入力ＮＯＲゲ
ートと、前記ＥＤレシオを有する３入力ＮＯＲゲート
と、前記ＥＤレシオを有し、かつ、ゲート長が前記各２
入力ＮＯＲゲート及び３入力ＮＯＲゲートのゲート長よ
りも長い第２の２入力ＮＯＲゲートを備え、クロック端
子を第２の２入力ＮＯＲゲートの第２入力と３入力ＮＯ
Ｒゲートの第２入力に接続し、データ入力端子を第１の
２入力ＮＯＲの第２入力に接続し、第３の２入力ＮＯＲ
ゲートの出力を第２の２入力ＮＯＲゲートの第１入力に
接続し、第２の２入力ＮＯＲゲートの出力を第３の２入
力ＮＯＲゲートの第２入力と第５の２入力ＮＯＲゲート
の第１入力と３入力ＮＯＲゲートの第１入力に接続し、
３入力ＮＯＲゲートの出力を第４の２入力ＮＯＲゲート
の第２入力と第１の２入力ＮＯＲゲートの第１入力に接
続し、第１の２入力ＮＯＲゲートの出力を３入力ＮＯＲ
ゲートの第３入力と第３の２入力ＮＯＲゲートの第１入
力に接続し、第４の２入力ＮＯＲゲートの出力を出力端
子Ｑ−Ｎと第５の２入力ＮＯＲゲートの第２入力に接続
し、第５の２入力ＮＯＲゲートの出力を出力端子Ｑと第
４の２入力ＮＯＲゲートの第１入力に接続した。
【００１１】
【作用】本発明によれば、以上のようにフリップフロッ
プ回路を構成したので、第２の２入力ＮＯＲゲートの駆
動能力が増加し、立ち上がり遅延時間が減少するので、
出力端子Ｑ−Ｎの出力信号がＬである期間を短くし、出
力端子Ｑの出力信号がＬである期間を長くすることがで
きる。そして、第２の２入力ＮＯＲゲートのゲート長を
最適な値に設定すれば、出力端子Ｑ−Ｎの出力信号がＬ
である期間と出力端子Ｑの出力信号がＬである期間を等
しくすることができる。この時、フリップフロップ回路
の出力周波数が最高になり、このフリップフロップ回路
に接続した回路の高速動作が可能になる。
プ回路を構成したので、第２の２入力ＮＯＲゲートの駆
動能力が増加し、立ち上がり遅延時間が減少するので、
出力端子Ｑ−Ｎの出力信号がＬである期間を短くし、出
力端子Ｑの出力信号がＬである期間を長くすることがで
きる。そして、第２の２入力ＮＯＲゲートのゲート長を
最適な値に設定すれば、出力端子Ｑ−Ｎの出力信号がＬ
である期間と出力端子Ｑの出力信号がＬである期間を等
しくすることができる。この時、フリップフロップ回路
の出力周波数が最高になり、このフリップフロップ回路
に接続した回路の高速動作が可能になる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。 （第１実施例）図１は本発明の実施例に係るＤフリップ
フロップ回路を示す回路図である。同図において図５と
同一の回路素子には同一の番号を付してある。
ながら詳細に説明する。 （第１実施例）図１は本発明の実施例に係るＤフリップ
フロップ回路を示す回路図である。同図において図５と
同一の回路素子には同一の番号を付してある。
【００１３】第１〜第５の２入力ＮＯＲゲート１，
３’，４，５，６及び３入力ＮＯＲゲート２は図５と同
じくＥＤレシオが３：１のレシオＥＤ型ＦＥＴで構成さ
れ、クロック端子を第２の２入力ＮＯＲゲート３’の第
２入力と３入力ＮＯＲゲート２の第２入力に接続し、デ
ータ入力端子を第１の２入力ＮＯＲゲート１の第２入力
に接続する。また、第３の２入力ＮＯＲゲート４の出力
を第２の２入力ＮＯＲゲート３’の第１入力に接続し、
第２の２入力ＮＯＲゲート３’の出力を第３の２入力Ｎ
ＯＲゲート４の第２入力と第５の２入力ＮＯＲゲート６
の第１入力と３入力ＮＯＲゲート２の第１入力に接続
し、３入力ＮＯＲゲート２の出力を第４の２入力ＮＯＲ
ゲート５の第２入力と第１の２入力ＮＯＲゲート１の第
１入力に接続し、第１の２入力ＮＯＲゲート１の出力を
第３の２入力ＮＯＲゲート４の第１入力と３入力ＮＯＲ
ゲート２の第３入力に接続し、第４の２入力ＮＯＲゲー
ト５の出力を出力端子Ｑ−Ｎと第５の２入力ＮＯＲゲー
ト６の第１入力に接続し、第５の２入力ＮＯＲゲート６
の出力を出力端子Ｑと第４の２入力ＮＯＲゲート５の第
１入力に接続する。
３’，４，５，６及び３入力ＮＯＲゲート２は図５と同
じくＥＤレシオが３：１のレシオＥＤ型ＦＥＴで構成さ
れ、クロック端子を第２の２入力ＮＯＲゲート３’の第
２入力と３入力ＮＯＲゲート２の第２入力に接続し、デ
ータ入力端子を第１の２入力ＮＯＲゲート１の第２入力
に接続する。また、第３の２入力ＮＯＲゲート４の出力
を第２の２入力ＮＯＲゲート３’の第１入力に接続し、
第２の２入力ＮＯＲゲート３’の出力を第３の２入力Ｎ
ＯＲゲート４の第２入力と第５の２入力ＮＯＲゲート６
の第１入力と３入力ＮＯＲゲート２の第１入力に接続
し、３入力ＮＯＲゲート２の出力を第４の２入力ＮＯＲ
ゲート５の第２入力と第１の２入力ＮＯＲゲート１の第
１入力に接続し、第１の２入力ＮＯＲゲート１の出力を
第３の２入力ＮＯＲゲート４の第１入力と３入力ＮＯＲ
ゲート２の第３入力に接続し、第４の２入力ＮＯＲゲー
ト５の出力を出力端子Ｑ−Ｎと第５の２入力ＮＯＲゲー
ト６の第１入力に接続し、第５の２入力ＮＯＲゲート６
の出力を出力端子Ｑと第４の２入力ＮＯＲゲート５の第
１入力に接続する。
【００１４】すなわち、回路の接続は図４と同一であ
る。ただし、本実施例においては、第２の２入力ＮＯＲ
ゲート３’を、例えばゲート幅が１２μｍのエンハンス
メント型のＦＥＴとゲート幅が４μｍのディプレッショ
ン型ＦＥＴにより構成する。すなわち、第２の２入力Ｎ
ＯＲゲート３’のゲート長を第１、第２、第４、第５、
第６のＮＯＲゲートのＥＤレシオ（３：１）と同じにし
たまま、ゲート長を長くする。これにより、第２の２入
力ＮＯＲゲート３’の駆動能力が増加し、立ち上がり遅
延時間が減少するので、３入力ＮＯＲゲート２の立ち上
がり遅延時間と等しくなる（τ’B ＝τA ＜τB ）。
る。ただし、本実施例においては、第２の２入力ＮＯＲ
ゲート３’を、例えばゲート幅が１２μｍのエンハンス
メント型のＦＥＴとゲート幅が４μｍのディプレッショ
ン型ＦＥＴにより構成する。すなわち、第２の２入力Ｎ
ＯＲゲート３’のゲート長を第１、第２、第４、第５、
第６のＮＯＲゲートのＥＤレシオ（３：１）と同じにし
たまま、ゲート長を長くする。これにより、第２の２入
力ＮＯＲゲート３’の駆動能力が増加し、立ち上がり遅
延時間が減少するので、３入力ＮＯＲゲート２の立ち上
がり遅延時間と等しくなる（τ’B ＝τA ＜τB ）。
【００１５】図２は本発明の実施例に係るＤフリップフ
ロップ回路の動作タイミングチャートである。以下、図
１及び図２を参照しながら、本実施例の動作を説明す
る。まず、図２のｔ１のタイミングでクロックがＨから
Ｌに変化すると、その変化は第２の２入力ＮＯＲゲート
３’→第５の２入力ＮＯＲゲート６→第４の２入力ＮＯ
Ｒゲート５に伝搬されるから、第５の２入力ＮＯＲゲー
ト６の出力であるＤフリップフロップ回路のＱ出力は
τ’B ＋τF ＝τ’1 遅延されてＨからＬに変化し、第
４の２入力ＮＯＲゲート５の出力であるＤフリップフロ
ップ回路のＱ−Ｎ出力はτ’B ＋τF ＋τC ＝τ’1 ＋
τC 遅延されてＬからＨに変化する。
ロップ回路の動作タイミングチャートである。以下、図
１及び図２を参照しながら、本実施例の動作を説明す
る。まず、図２のｔ１のタイミングでクロックがＨから
Ｌに変化すると、その変化は第２の２入力ＮＯＲゲート
３’→第５の２入力ＮＯＲゲート６→第４の２入力ＮＯ
Ｒゲート５に伝搬されるから、第５の２入力ＮＯＲゲー
ト６の出力であるＤフリップフロップ回路のＱ出力は
τ’B ＋τF ＝τ’1 遅延されてＨからＬに変化し、第
４の２入力ＮＯＲゲート５の出力であるＤフリップフロ
ップ回路のＱ−Ｎ出力はτ’B ＋τF ＋τC ＝τ’1 ＋
τC 遅延されてＬからＨに変化する。
【００１６】次に、ｔ２のタイミングでクロックがＨか
らＬに変化すると、その変化は３入力ＮＯＲゲート２→
第４の２入力ＮＯＲゲート５→第５の２入力ＮＯＲゲー
ト６に伝搬されるから、第５の２入力ＮＯＲゲート６の
出力であるＤフリップフロップ回路のＱ出力はτ2 ＋τ
E 遅延されてＬからＨに変化し、第４の２入力ＮＯＲゲ
ート５の出力であるＤフリップフロップ回路のＱ−Ｎ出
力はτ2 遅延されてＨからＬに変化する。
らＬに変化すると、その変化は３入力ＮＯＲゲート２→
第４の２入力ＮＯＲゲート５→第５の２入力ＮＯＲゲー
ト６に伝搬されるから、第５の２入力ＮＯＲゲート６の
出力であるＤフリップフロップ回路のＱ出力はτ2 ＋τ
E 遅延されてＬからＨに変化し、第４の２入力ＮＯＲゲ
ート５の出力であるＤフリップフロップ回路のＱ−Ｎ出
力はτ2 遅延されてＨからＬに変化する。
【００１７】したがって、Ｑ出力がＬの期間をＴ’QL、
Ｑ−Ｎ出力がＬの期間をＴ’QNL とすると、 Ｔ’QL＝Ｔ＋τ2 ＋τE −τ’1 、Ｔ’QNL ＝Ｔ＋τ’
1 ＋τC −τ2 となる。また、Ｑ出力がＨの期間をＴ’
QH、Ｑ−Ｎ出力がＨの期間をＴ’QNH とすると、 Ｔ’QH＝Ｔ＋τ’1 −τ2 −τE 、Ｔ’QNH ＝Ｔ＋τ2
−τ’1 −τC となる。
Ｑ−Ｎ出力がＬの期間をＴ’QNL とすると、 Ｔ’QL＝Ｔ＋τ2 ＋τE −τ’1 、Ｔ’QNL ＝Ｔ＋τ’
1 ＋τC −τ2 となる。また、Ｑ出力がＨの期間をＴ’
QH、Ｑ−Ｎ出力がＨの期間をＴ’QNH とすると、 Ｔ’QH＝Ｔ＋τ’1 −τ2 −τE 、Ｔ’QNH ＝Ｔ＋τ2
−τ’1 −τC となる。
【００１８】これらの関係式より、Ｔ’QNL が短くなれ
ばＴ’QLが長くなる。また、Ｔ’QHが短くなり、Ｔ’
QNH が長くなる。そして、τ’B ＝τA がＱ出力及びＱ
−Ｎ出力におけるＬの期間とＨの期間の比が１：１に近
くなる最適値で、この時、 Ｔ’QL＝Ｔ＋τE ＝Ｔ＋τC ＝Ｔ’QNL 、Ｔ’QH＝Ｔ−
τE ＝Ｔ−τC ＝Ｔ’QN H となる。したがって、この
時、回路の最高動作周波数を得ることができる。
ばＴ’QLが長くなる。また、Ｔ’QHが短くなり、Ｔ’
QNH が長くなる。そして、τ’B ＝τA がＱ出力及びＱ
−Ｎ出力におけるＬの期間とＨの期間の比が１：１に近
くなる最適値で、この時、 Ｔ’QL＝Ｔ＋τE ＝Ｔ＋τC ＝Ｔ’QNL 、Ｔ’QH＝Ｔ−
τE ＝Ｔ−τC ＝Ｔ’QN H となる。したがって、この
時、回路の最高動作周波数を得ることができる。
【００１９】（第２実施例）図３は本発明の実施例に係
るＪ−Ｋフリップフロップ回路の構成を示す回路図であ
る。本実施例においては、第１実施例の回路に各々ＥＤ
レシオが３：１のレシオＥＤ型ＦＥＴで構成されたイン
バータゲート７と第６〜第８の２入力ＮＯＲゲート８〜
１０を付加した。そして、入力端子Ｋをインバータゲー
ト７の入力に、入力端子Ｊを第７の２入力ＮＯＲゲート
９の第１入力に接続し、インバータゲート７の出力を第
６の２入力ＮＯＲゲート８の第１入力に接続し、第２入
力を出力端子Ｑ−Ｎに接続し、その出力を第８の２入力
ＮＯＲゲート１０の第１入力に接続し、第７の２入力Ｎ
ＯＲゲート９の出力を第８の２入力ＮＯＲゲート１０の
第２入力に接続し、第７の２入力ＮＯＲゲート９の第２
入力を第４の２入力ＮＯＲゲート５の第１入力に接続
し、第８の２入力ＮＯＲゲート１０の出力を第１のＮＯ
Ｒゲート１の第１入力に接続した。
るＪ−Ｋフリップフロップ回路の構成を示す回路図であ
る。本実施例においては、第１実施例の回路に各々ＥＤ
レシオが３：１のレシオＥＤ型ＦＥＴで構成されたイン
バータゲート７と第６〜第８の２入力ＮＯＲゲート８〜
１０を付加した。そして、入力端子Ｋをインバータゲー
ト７の入力に、入力端子Ｊを第７の２入力ＮＯＲゲート
９の第１入力に接続し、インバータゲート７の出力を第
６の２入力ＮＯＲゲート８の第１入力に接続し、第２入
力を出力端子Ｑ−Ｎに接続し、その出力を第８の２入力
ＮＯＲゲート１０の第１入力に接続し、第７の２入力Ｎ
ＯＲゲート９の出力を第８の２入力ＮＯＲゲート１０の
第２入力に接続し、第７の２入力ＮＯＲゲート９の第２
入力を第４の２入力ＮＯＲゲート５の第１入力に接続
し、第８の２入力ＮＯＲゲート１０の出力を第１のＮＯ
Ｒゲート１の第１入力に接続した。
【００２０】なお、上記各実施例におけるＮＯＲゲート
をＮＡＮＤゲートに置き換えても動作は等価である。ま
た、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づき種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
をＮＡＮＤゲートに置き換えても動作は等価である。ま
た、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づき種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
【００２１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、フリップフロップ回路において第２の２入力Ｎ
ＯＲゲートのＥＤレシオを他のＮＯＲゲートと同じに保
持したままゲート長を他のゲートより長くし、Ｑ出力端
子とＱ−Ｎ出力端子における出力信号のＨの期間が等し
くなるようにしたので、高速動作特性を改善することが
できる。
よれば、フリップフロップ回路において第２の２入力Ｎ
ＯＲゲートのＥＤレシオを他のＮＯＲゲートと同じに保
持したままゲート長を他のゲートより長くし、Ｑ出力端
子とＱ−Ｎ出力端子における出力信号のＨの期間が等し
くなるようにしたので、高速動作特性を改善することが
できる。
【００２２】また、ゲート長を長くするのみで複雑なプ
ロセス変更を必要とせず、容易に実施可能である。
ロセス変更を必要とせず、容易に実施可能である。
【図１】本発明の実施例に係るＤフリップフロップ回路
を示す回路図である。
を示す回路図である。
【図２】本発明の実施例に係るＤフリップフロップ回路
の動作タイミングチャートである。
の動作タイミングチャートである。
【図３】本発明の実施例に係るＪ−Ｋフリップフロップ
回路を示す回路図である。
回路を示す回路図である。
【図４】従来のＤフリップフロップ回路を示す回路図で
ある。
ある。
【図５】従来のＤフリップフロップ回路の動作タイミン
グチャートである。
グチャートである。
１ 第１の２入力ＮＯＲゲート ２ ３入力ＮＯＲゲート ３ 第２の２入力ＮＯＲゲート ４ 第３の２入力ＮＯＲゲート ５ 第４の２入力ＮＯＲゲート ６ 第５の２入力ＮＯＲゲート ７ インバータゲート ８ 第６の２入力ＮＯＲゲート ９ 第７の２入力ＮＯＲゲート １０ 第８の２入力ＮＯＲゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年２月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図５は前記従来のＤフリップフロップ回路
の動作タイミングチャートである。以下、図４及び図５
を参照しながら、従来のＤフリップフロップ回路の動作
を説明する。ここで、３入力ＮＯＲゲート２の立ち上が
り遅延時間、第２の２入力ＮＯＲゲート３の立ち上がり
遅延時間、第４の２入力ＮＯＲゲート５の立ち上がり遅
延時間，立ち下がり遅延時間、第５の２入力ＮＯＲゲー
ト６の立ち上がり遅延時間，立ち下がり遅延時間をそれ
ぞれτA ，τB ，τC ，τD ，τE ，τF とする。
の動作タイミングチャートである。以下、図４及び図５
を参照しながら、従来のＤフリップフロップ回路の動作
を説明する。ここで、３入力ＮＯＲゲート２の立ち上が
り遅延時間、第２の２入力ＮＯＲゲート３の立ち上がり
遅延時間、第４の２入力ＮＯＲゲート５の立ち上がり遅
延時間，立ち下がり遅延時間、第５の２入力ＮＯＲゲー
ト６の立ち上がり遅延時間，立ち下がり遅延時間をそれ
ぞれτA ，τB ，τC ，τD ，τE ，τF とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】本発明は、以上述べたフリップフロップ回
路において、出力端子Ｑ−Ｎにおける信号のＬの期間が
回路の動作周波数を支配し、回路の高速動作を妨げると
いう問題点を除去するために、第２の２入力ＮＯＲゲー
トのＥＤレシオを他のＮＯＲゲートと同じとしたまま、
ゲート幅はそれらより長くして、出力端子Ｑ−Ｎにおけ
る信号のＬの期間を出力端子Ｑにおける信号のＬの期間
と同じにし、出力信号のデューティー比の最適値を与え
るようにしたフリップフロップ回路を提供することを目
的とする。
路において、出力端子Ｑ−Ｎにおける信号のＬの期間が
回路の動作周波数を支配し、回路の高速動作を妨げると
いう問題点を除去するために、第２の２入力ＮＯＲゲー
トのＥＤレシオを他のＮＯＲゲートと同じとしたまま、
ゲート幅はそれらより長くして、出力端子Ｑ−Ｎにおけ
る信号のＬの期間を出力端子Ｑにおける信号のＬの期間
と同じにし、出力信号のデューティー比の最適値を与え
るようにしたフリップフロップ回路を提供することを目
的とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、エンハンスメント型ＦＥＴとディプレ
ッション型ＦＥＴにより構成されたゲート回路を基本回
路とするフリップフロップ回路において、所定のＥＤレ
シオを有する第１，第３，第４，第５の２入力ＮＯＲゲ
ートと、前記ＥＤレシオを有する３入力ＮＯＲゲート
と、前記ＥＤレシオを有し、かつ、ゲート幅が前記各２
入力ＮＯＲゲート及び３入力ＮＯＲゲートのゲート幅よ
りも長い第２の２入力ＮＯＲゲートを備え、クロック端
子を第２の２入力ＮＯＲゲートの第２入力と３入力ＮＯ
Ｒゲートの第２入力に接続し、データ入力端子を第１の
２入力ＮＯＲの第２入力に接続し、第３の２入力ＮＯＲ
ゲートの出力を第２の２入力ＮＯＲゲートの第１入力に
接続し、第２の２入力ＮＯＲゲートの出力を第３の２入
力ＮＯＲゲートの第２入力と第５の２入力ＮＯＲゲート
の第１入力と３入力ＮＯＲゲートの第１入力に接続し、
３入力ＮＯＲゲートの出力を第４の２入力ＮＯＲゲート
の第２入力と第１の２入力ＮＯＲゲートの第１入力に接
続し、第１の２入力ＮＯＲゲートの出力を３入力ＮＯＲ
ゲートの第３入力と第３の２入力ＮＯＲゲートの第１入
力に接続し、第４の２入力ＮＯＲゲートの出力を出力端
子Ｑ−Ｎと第５の２入力ＮＯＲゲートの第２入力に接続
し、第５の２入力ＮＯＲゲートの出力を出力端子Ｑと第
４の２入力ＮＯＲゲートの第１入力に接続した。
めに、本発明は、エンハンスメント型ＦＥＴとディプレ
ッション型ＦＥＴにより構成されたゲート回路を基本回
路とするフリップフロップ回路において、所定のＥＤレ
シオを有する第１，第３，第４，第５の２入力ＮＯＲゲ
ートと、前記ＥＤレシオを有する３入力ＮＯＲゲート
と、前記ＥＤレシオを有し、かつ、ゲート幅が前記各２
入力ＮＯＲゲート及び３入力ＮＯＲゲートのゲート幅よ
りも長い第２の２入力ＮＯＲゲートを備え、クロック端
子を第２の２入力ＮＯＲゲートの第２入力と３入力ＮＯ
Ｒゲートの第２入力に接続し、データ入力端子を第１の
２入力ＮＯＲの第２入力に接続し、第３の２入力ＮＯＲ
ゲートの出力を第２の２入力ＮＯＲゲートの第１入力に
接続し、第２の２入力ＮＯＲゲートの出力を第３の２入
力ＮＯＲゲートの第２入力と第５の２入力ＮＯＲゲート
の第１入力と３入力ＮＯＲゲートの第１入力に接続し、
３入力ＮＯＲゲートの出力を第４の２入力ＮＯＲゲート
の第２入力と第１の２入力ＮＯＲゲートの第１入力に接
続し、第１の２入力ＮＯＲゲートの出力を３入力ＮＯＲ
ゲートの第３入力と第３の２入力ＮＯＲゲートの第１入
力に接続し、第４の２入力ＮＯＲゲートの出力を出力端
子Ｑ−Ｎと第５の２入力ＮＯＲゲートの第２入力に接続
し、第５の２入力ＮＯＲゲートの出力を出力端子Ｑと第
４の２入力ＮＯＲゲートの第１入力に接続した。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。 （第１実施例）図１は本発明の実施例に係るＤフリップ
フロップ回路を示す回路図である。同図において図４と
同一の回路素子には同一の番号を付してある。
ながら詳細に説明する。 （第１実施例）図１は本発明の実施例に係るＤフリップ
フロップ回路を示す回路図である。同図において図４と
同一の回路素子には同一の番号を付してある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】第１〜第５の２入力ＮＯＲゲート１，
３’，４，５，６及び３入力ＮＯＲゲート２は図４と同
じくＥＤレシオが３：１のレシオＥＤ型ＦＥＴで構成さ
れ、クロック端子を第２の２入力ＮＯＲゲート３’の第
２入力と３入力ＮＯＲゲート２の第２入力に接続し、デ
ータ入力端子を第１の２入力ＮＯＲゲート１の第２入力
に接続する。また、第３の２入力ＮＯＲゲート４の出力
を第２の２入力ＮＯＲゲート３’の第１入力に接続し、
第２の２入力ＮＯＲゲート３’の出力を第３の２入力Ｎ
ＯＲゲート４の第２入力と第５の２入力ＮＯＲゲート６
の第１入力と３入力ＮＯＲゲート２の第１入力に接続
し、３入力ＮＯＲゲート２の出力を第４の２入力ＮＯＲ
ゲート５の第２入力と第１の２入力ＮＯＲゲート１の第
１入力に接続し、第１の２入力ＮＯＲゲート１の出力を
第３の２入力ＮＯＲゲート４の第１入力と３入力ＮＯＲ
ゲート２の第３入力に接続し、第４の２入力ＮＯＲゲー
ト５の出力を出力端子Ｑ−Ｎと第５の２入力ＮＯＲゲー
ト６の第２入力に接続し、第５の２入力ＮＯＲゲート６
の出力を出力端子Ｑと第４の２入力ＮＯＲゲート５の第
１入力に接続する。
３’，４，５，６及び３入力ＮＯＲゲート２は図４と同
じくＥＤレシオが３：１のレシオＥＤ型ＦＥＴで構成さ
れ、クロック端子を第２の２入力ＮＯＲゲート３’の第
２入力と３入力ＮＯＲゲート２の第２入力に接続し、デ
ータ入力端子を第１の２入力ＮＯＲゲート１の第２入力
に接続する。また、第３の２入力ＮＯＲゲート４の出力
を第２の２入力ＮＯＲゲート３’の第１入力に接続し、
第２の２入力ＮＯＲゲート３’の出力を第３の２入力Ｎ
ＯＲゲート４の第２入力と第５の２入力ＮＯＲゲート６
の第１入力と３入力ＮＯＲゲート２の第１入力に接続
し、３入力ＮＯＲゲート２の出力を第４の２入力ＮＯＲ
ゲート５の第２入力と第１の２入力ＮＯＲゲート１の第
１入力に接続し、第１の２入力ＮＯＲゲート１の出力を
第３の２入力ＮＯＲゲート４の第１入力と３入力ＮＯＲ
ゲート２の第３入力に接続し、第４の２入力ＮＯＲゲー
ト５の出力を出力端子Ｑ−Ｎと第５の２入力ＮＯＲゲー
ト６の第２入力に接続し、第５の２入力ＮＯＲゲート６
の出力を出力端子Ｑと第４の２入力ＮＯＲゲート５の第
１入力に接続する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】すなわち、回路の接続は図４と同一であ
る。ただし、本実施例においては、第２の２入力ＮＯＲ
ゲート３’を、例えばゲート幅が１２μｍのエンハンス
メント型のＦＥＴとゲート幅が４μｍのディプレッショ
ン型ＦＥＴにより構成する。すなわち、第２の２入力Ｎ
ＯＲゲート３’のＥＤレシオを第１、第３、第４、第５
の２入力ＮＯＲゲート１，４，５，６及び３入力ＮＯＲ
ゲート２のＥＤレシオ（３：１）と同じにしたまま、ゲ
ート幅を長くする。これにより、第２の２入力ＮＯＲゲ
ート３’の駆動能力が増加し、立ち上がり遅延時間が減
少するので、３入力ＮＯＲゲート２の立ち上がり遅延時
間と等しくなる（τ’B ＝τA ＜τB ）。
る。ただし、本実施例においては、第２の２入力ＮＯＲ
ゲート３’を、例えばゲート幅が１２μｍのエンハンス
メント型のＦＥＴとゲート幅が４μｍのディプレッショ
ン型ＦＥＴにより構成する。すなわち、第２の２入力Ｎ
ＯＲゲート３’のＥＤレシオを第１、第３、第４、第５
の２入力ＮＯＲゲート１，４，５，６及び３入力ＮＯＲ
ゲート２のＥＤレシオ（３：１）と同じにしたまま、ゲ
ート幅を長くする。これにより、第２の２入力ＮＯＲゲ
ート３’の駆動能力が増加し、立ち上がり遅延時間が減
少するので、３入力ＮＯＲゲート２の立ち上がり遅延時
間と等しくなる（τ’B ＝τA ＜τB ）。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、フリップフロップ回路において第２の２入力Ｎ
ＯＲゲートのＥＤレシオを他のＮＯＲゲートと同じに保
持したままゲート幅を他のゲートより長くし、Ｑ出力端
子とＱ−Ｎ出力端子における出力信号のＨの期間が等し
くなるようにしたので、高速動作特性を改善することが
できる。
よれば、フリップフロップ回路において第２の２入力Ｎ
ＯＲゲートのＥＤレシオを他のＮＯＲゲートと同じに保
持したままゲート幅を他のゲートより長くし、Ｑ出力端
子とＱ−Ｎ出力端子における出力信号のＨの期間が等し
くなるようにしたので、高速動作特性を改善することが
できる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】また、ゲート幅を長くするのみで複雑なプ
ロセス変更を必要とせず、容易に実施可能である。
ロセス変更を必要とせず、容易に実施可能である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 第１の２入力ＮＯＲゲート ２ ３入力ＮＯＲゲート３’ 第２の２入力ＮＯＲゲート ４ 第３の２入力ＮＯＲゲート ５ 第４の２入力ＮＯＲゲート ６ 第５の２入力ＮＯＲゲート ７ インバータゲート ８ 第６の２入力ＮＯＲゲート ９ 第７の２入力ＮＯＲゲート １０ 第８の２入力ＮＯＲゲート
Claims (3)
- 【請求項１】 エンハンスメント型ＦＥＴとディプレッ
ション型ＦＥＴにより構成されたゲート回路を基本回路
とするフリップフロップ回路において、 （ａ）所定のＥＤレシオを有する第１、第３、第４、第
５の２入力ＮＯＲゲートと、 （ｂ）前記ＥＤレシオを有する３入力ＮＯＲゲートと、 （ｃ）前記ＥＤレシオを有し、かつ、ゲート長が前記各
２入力ＮＯＲゲート及び３入力ＮＯＲゲートのゲート長
よりも長い第２の２入力ＮＯＲゲートを備え、 （ｄ）クロック端子を前記第２の２入力ＮＯＲゲートの
第２入力と前記３入力ＮＯＲゲートの第２入力に接続
し、データ入力端子を前記第１の２入力ＮＯＲゲートの
第２入力に接続し、前記第３の２入力ＮＯＲゲートの出
力を前記第２の２入力ＮＯＲゲートの第１入力に接続
し、前記第２の２入力ＮＯＲゲートの出力を前記第３の
２入力ＮＯＲゲートの第２入力と前記第５の２入力ＮＯ
Ｒゲートの第１入力と前記３入力ＮＯＲゲートの第１入
力に接続し、前記３入力ＮＯＲゲートの出力を前記第４
の２入力ＮＯＲゲートの第２入力と前記第１の２入力Ｎ
ＯＲゲートの第１入力に接続し、前記第１の２入力ＮＯ
Ｒゲートの出力を前記３入力ＮＯＲゲートの第３入力と
前記第３の２入力ＮＯＲゲートの第１入力に接続し、前
記第４の２入力ＮＯＲゲートの出力を出力端子Ｑ−Ｎと
前記第５の２入力ＮＯＲゲートの第２入力に接続し、前
記第５の２入力ＮＯＲゲートの出力を出力端子Ｑと前記
第４の２入力ＮＯＲゲートの第１入力に接続したことを
特徴とするフリップフロップ回路。 - 【請求項２】 所定のＥＤレシオを有するインバータゲ
ート及び第６〜第８の２入力ＮＯＲゲートを設け、 入力端子Ｋを前記インバータゲートの入力に、入力端子
Ｊを前記第７の２入力ＮＯＲゲートの第１入力に接続
し、前記インバータゲートの出力を前記第６の２入力Ｎ
ＯＲゲートの第１入力に接続し、前記第６の２入力ＮＯ
Ｒゲートの第２入力を出力端子Ｑ−Ｎに接続し、その出
力を前記第８の２入力ＮＯＲゲートの第１入力に接続
し、前記第７の２入力ＮＯＲゲートの出力を前記第８の
２入力ＮＯＲゲートの第２入力に接続し、前記第７の２
入力ＮＯＲゲートの第２入力を第４の２入力ＮＯＲゲー
トの第１入力に接続し、前記第８の２入力ＮＯＲゲート
の出力を第１の２入力ＮＯＲゲートの第１入力に接続し
たことを特徴とする請求項１記載のフリップフロップ回
路。 - 【請求項３】 ＮＯＲゲートをＮＡＮＤゲートに置き換
えた請求項１又は２記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318819A JPH05160683A (ja) | 1991-12-03 | 1991-12-03 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318819A JPH05160683A (ja) | 1991-12-03 | 1991-12-03 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160683A true JPH05160683A (ja) | 1993-06-25 |
Family
ID=18103305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318819A Withdrawn JPH05160683A (ja) | 1991-12-03 | 1991-12-03 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160683A (ja) |
-
1991
- 1991-12-03 JP JP3318819A patent/JPH05160683A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |