JPH0247642Y2 - - Google Patents
Info
- Publication number
- JPH0247642Y2 JPH0247642Y2 JP5938784U JP5938784U JPH0247642Y2 JP H0247642 Y2 JPH0247642 Y2 JP H0247642Y2 JP 5938784 U JP5938784 U JP 5938784U JP 5938784 U JP5938784 U JP 5938784U JP H0247642 Y2 JPH0247642 Y2 JP H0247642Y2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- data
- flip
- data input
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 12
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
（技術分野）
この考案は２モジユラスプリスケーラに関し、
特にモード切り換え信号の論理レベルに対応し
て、クロツクパルスの1/4もしくは1/5（以下÷4/
５と略記する）分周を行なう２モジユラス部分に
関する。
特にモード切り換え信号の論理レベルに対応し
て、クロツクパルスの1/4もしくは1/5（以下÷4/
５と略記する）分周を行なう２モジユラス部分に
関する。
（技術的背景）
日経エレクトロニクス1981年６月８日号第200
頁に開示されている２モジユラスプリスケーラの
２モジユラス回路は第６図のように構成されてい
る。１〜３はデータフリツプフロツプ（以下
DFFと略記する）であり、４，５はノアゲート
である。第７図は第６図の回路を説明するための
タイムチヤートであり第６図の各端子の高低レベ
ルの推移を示している。第６図のクロツクパルス
の入力端子CK１にクロツクパルスCKが印加され
ると、モード切り換え信号Ｍの高レベルが入力端
子Ｍ１に印加されている間はDFF３の反転出力
Ｑ３は周期Ｔ１（第７図参照）で高、低レベルと
なり、クロツクパルスCKの周期の４倍となる
（第７図参照）。すなわちクロツクパルスCKの周
波数を1/4に分周する。また第１図のモード切り
換え信号Ｍの低レベルが入力端子Ｍ１に印加され
ている間はDFF３の反転出力３は周期Ｔ２
（第７図参照）で高、低レベルとなりクロツクパ
ルスCKの周期の５倍となる（第７図参照）。すな
わちクロツクパルスCKの周波数を1/5に分周す
る。この回路の出力を必要な回数だけＴ−フリツ
プフロツプ等により1/2分周することにより÷64/
６５，÷128/129等の分周比の２モジユラスプリスケ
ーラが得られる。しかし、これらの２モジユラス
プリスケーラの動作限界周波数はすべて第６図に
示す÷4/5の分周動作を行なう２モジユラス回路
で決定され、第１図の構成で動作限界周波数を決
める部分は、モード切り換え信号Ｍが低レベルの
ときDFF３の３出力が高レベルとなり、それ
によつてノアゲート４の出力が低レベルとなり、
さらにノアゲート５の出力が高レベルとなる動作
を周期Ｔ３（第７図参照）の期間に行なう部分で
ある。第６図に示す従来の構成では前述の動作限
界周波数を決める部分にフリツプフロツプ以外に
ゲート２段分があり遅延時間を増加するため、動
作限界周波数を高くするには非常に不利であると
いう欠点がある。
頁に開示されている２モジユラスプリスケーラの
２モジユラス回路は第６図のように構成されてい
る。１〜３はデータフリツプフロツプ（以下
DFFと略記する）であり、４，５はノアゲート
である。第７図は第６図の回路を説明するための
タイムチヤートであり第６図の各端子の高低レベ
ルの推移を示している。第６図のクロツクパルス
の入力端子CK１にクロツクパルスCKが印加され
ると、モード切り換え信号Ｍの高レベルが入力端
子Ｍ１に印加されている間はDFF３の反転出力
Ｑ３は周期Ｔ１（第７図参照）で高、低レベルと
なり、クロツクパルスCKの周期の４倍となる
（第７図参照）。すなわちクロツクパルスCKの周
波数を1/4に分周する。また第１図のモード切り
換え信号Ｍの低レベルが入力端子Ｍ１に印加され
ている間はDFF３の反転出力３は周期Ｔ２
（第７図参照）で高、低レベルとなりクロツクパ
ルスCKの周期の５倍となる（第７図参照）。すな
わちクロツクパルスCKの周波数を1/5に分周す
る。この回路の出力を必要な回数だけＴ−フリツ
プフロツプ等により1/2分周することにより÷64/
６５，÷128/129等の分周比の２モジユラスプリスケ
ーラが得られる。しかし、これらの２モジユラス
プリスケーラの動作限界周波数はすべて第６図に
示す÷4/5の分周動作を行なう２モジユラス回路
で決定され、第１図の構成で動作限界周波数を決
める部分は、モード切り換え信号Ｍが低レベルの
ときDFF３の３出力が高レベルとなり、それ
によつてノアゲート４の出力が低レベルとなり、
さらにノアゲート５の出力が高レベルとなる動作
を周期Ｔ３（第７図参照）の期間に行なう部分で
ある。第６図に示す従来の構成では前述の動作限
界周波数を決める部分にフリツプフロツプ以外に
ゲート２段分があり遅延時間を増加するため、動
作限界周波数を高くするには非常に不利であると
いう欠点がある。
（考案の目的）
この考案の目的は動作限界周波数の高い２モジ
ユラスプリスケーラを得ることにある。
ユラスプリスケーラを得ることにある。
（考案の概要）
本考案の要点は、第１，第２，第３データフリ
ツプフロツプと、２個の同一形式の基本論理ゲー
トとを備え、÷4/5分周のモード切り換え信号が中
段の第３データフリツプフロツプの出力とともに
ゲートを介さず最終段である第２データフリツプ
フロツプに入力され、この第２データフリツプフ
ロツプがオン、オフされ、第２及び第３データフ
リツプフロツプの出力が初段である第１データフ
リツプフロツプにゲートを介さずに入力される回
路構成とし、動作限界周波数を決める部分のゲー
ト段数を減らしたことにある。
ツプフロツプと、２個の同一形式の基本論理ゲー
トとを備え、÷4/5分周のモード切り換え信号が中
段の第３データフリツプフロツプの出力とともに
ゲートを介さず最終段である第２データフリツプ
フロツプに入力され、この第２データフリツプフ
ロツプがオン、オフされ、第２及び第３データフ
リツプフロツプの出力が初段である第１データフ
リツプフロツプにゲートを介さずに入力される回
路構成とし、動作限界周波数を決める部分のゲー
ト段数を減らしたことにある。
（実施例）
第１図〜第５図は実施例を説明するための図で
あり、以下図面に沿つて説明する。
あり、以下図面に沿つて説明する。
第１図は本考案の実施例を示す÷4/5分周動作
を行なう２モジユラス部分のプリスケーラの回路
図であり、１１，１３は各々２個のデータ入力端
子Ｄ１１ａ及びＤ１１ｂ，Ｄ１３ａ及びＤ１３ｂ
を有するDFF、１２は１個のデータ入力端子Ｄ
１２を有するDFFであり、またＣ１１〜Ｃ１３
はクロツク入力端子、Ｑ１１〜Ｑ１３は非反転出
力端子、１１〜１３は反転出力端子である。
を行なう２モジユラス部分のプリスケーラの回路
図であり、１１，１３は各々２個のデータ入力端
子Ｄ１１ａ及びＤ１１ｂ，Ｄ１３ａ及びＤ１３ｂ
を有するDFF、１２は１個のデータ入力端子Ｄ
１２を有するDFFであり、またＣ１１〜Ｃ１３
はクロツク入力端子、Ｑ１１〜Ｑ１３は非反転出
力端子、１１〜１３は反転出力端子である。
DFF１１の非反転出力端子Ｑ１１はDFF１２
のデータ入力端子Ｄ１２に接続され、DFF１２
の反転出力端子１２はDFF１１のデータ入力
端子Ｄ１１ａに接続され、DFF１３の反転出力
端子１３はデータ入力端子Ｄ１１ｂに接続され
る。DFF１２の非反転出力Ｑ１２はDFF１３の
データ入力端子Ｄ１３ａに接続され、もう一方の
データ入力端子Ｄ１３ｂにはモード切り換え信号
入力端子Ｍ２からモード切り換え信号Ｍが入力さ
れる。DFF１１〜DFF１３のクロツク入力端子
Ｃ１１〜Ｃ１３にはクロツクパルス入力端子CK
２からクロツクパルスCKが印加される。
のデータ入力端子Ｄ１２に接続され、DFF１２
の反転出力端子１２はDFF１１のデータ入力
端子Ｄ１１ａに接続され、DFF１３の反転出力
端子１３はデータ入力端子Ｄ１１ｂに接続され
る。DFF１２の非反転出力Ｑ１２はDFF１３の
データ入力端子Ｄ１３ａに接続され、もう一方の
データ入力端子Ｄ１３ｂにはモード切り換え信号
入力端子Ｍ２からモード切り換え信号Ｍが入力さ
れる。DFF１１〜DFF１３のクロツク入力端子
Ｃ１１〜Ｃ１３にはクロツクパルス入力端子CK
２からクロツクパルスCKが印加される。
第２図は本考案の実施例で用いた１個のデータ
入力端子を有するDFFの回路図であり、第３図
は本考案の実施例を用いた２個のデータ入力端子
を有するDFFの回路図である。Ｎ１〜Ｎ６はノ
アゲート、Ｎ４０は２個のデータ入力端子を有す
るノアゲート、Ｃはクロツク入力端子、Ｄ，Da，
Dbはデータ入力端子、Ｑは非反転出力端子、
は反転出力端子である。
入力端子を有するDFFの回路図であり、第３図
は本考案の実施例を用いた２個のデータ入力端子
を有するDFFの回路図である。Ｎ１〜Ｎ６はノ
アゲート、Ｎ４０は２個のデータ入力端子を有す
るノアゲート、Ｃはクロツク入力端子、Ｄ，Da，
Dbはデータ入力端子、Ｑは非反転出力端子、
は反転出力端子である。
第４図は各々１個のデータ入力端子を有する３
個のデータフリツプフロツプと２入力１出力のオ
アゲート２個とからなる第１図に示した本考案の
実施例と論理的に等価な２モジユラスプリスケー
ラの回路図であり、第５図は第４図の回路を説明
するための各端子の信号の高低レベルの推移を示
しているタイムチヤートである。
個のデータフリツプフロツプと２入力１出力のオ
アゲート２個とからなる第１図に示した本考案の
実施例と論理的に等価な２モジユラスプリスケー
ラの回路図であり、第５図は第４図の回路を説明
するための各端子の信号の高低レベルの推移を示
しているタイムチヤートである。
ここで１個のデータ入力端子を有するDFF１
１ａとこのDFF１１ａのデータ入力端子Ｄ１１
に出力端子が接続されオアゲート１１ｂとからな
る回路は、２個のデータ入力端子を有するDFF
１１（第１図参照）と論理的に等価な回路、
DFF１１０であり、また同様にDFF１３ａとオ
アゲート１３ｂからなる回路はDFF１３（第１
図参照）と論理的に等価な回路、DFF１３０で
ある。
１ａとこのDFF１１ａのデータ入力端子Ｄ１１
に出力端子が接続されオアゲート１１ｂとからな
る回路は、２個のデータ入力端子を有するDFF
１１（第１図参照）と論理的に等価な回路、
DFF１１０であり、また同様にDFF１３ａとオ
アゲート１３ｂからなる回路はDFF１３（第１
図参照）と論理的に等価な回路、DFF１３０で
ある。
以下第４図に示される等価回路図を用いてその
動作を説明する。
動作を説明する。
モード切り換え信号入力端子Ｍ２及びクロツク
パルス入力端子CK２にそれぞれクロツクパルス
CK、モード切り換え信号Ｍ（第５図参照）を印加
する。周期Ｔ４（第５図参照）の期間にモード切
り換え信号Ｍが高レベルの間は、オアゲート１３
ｂの出力は常に高レベルであり、DFF１３ａの
反転出力１３は常に低レベルであるため、
DFF１３ａは分周動作に寄与せず、DFF１１ａ，
DFF１２、オアゲート１１ｂで構成される部分
で分周動作を行なう。この間の出力Ｑ２からは周
期Ｔ４（第５図参照）の期間の非反転出力Ｑ１２
のごとくクロツクパルスCKを1/4に分周した波形
が出力される（第５図参照）。またモード切り換
え信号Ｍが低レベルの間はオアゲート１３ｂの出
力は、DFF１２の非反転出力Ｑ１２によつて変
化するためDFF１３ａが分周動作に寄与する。
この場合周期Ｔ５（第５図参照）の期間における
DFF１２の非反転出力Ｑ１２の低レベル信号に
よりオアゲート１３ｂの出力が低レベルとなり、
これをDFF１３ａが読み込んで周期Ｔ６（第５
図参照）の期間で反転出力１３が高レベルとな
る。周期Ｔ８の期間でDFF１３ａの反転出力
１３が高レベルであることから周期Ｔ７の期間で
DFF１１ａの非反転出力Ｑ１１が高レベルとな
る動作をする。その結果、DFF１２の非反転出
力Ｑ１２には、周期Ｔ９の期間クロツクパルス
CKを1/5に分周した波形が出力される（第５図参
照）。
パルス入力端子CK２にそれぞれクロツクパルス
CK、モード切り換え信号Ｍ（第５図参照）を印加
する。周期Ｔ４（第５図参照）の期間にモード切
り換え信号Ｍが高レベルの間は、オアゲート１３
ｂの出力は常に高レベルであり、DFF１３ａの
反転出力１３は常に低レベルであるため、
DFF１３ａは分周動作に寄与せず、DFF１１ａ，
DFF１２、オアゲート１１ｂで構成される部分
で分周動作を行なう。この間の出力Ｑ２からは周
期Ｔ４（第５図参照）の期間の非反転出力Ｑ１２
のごとくクロツクパルスCKを1/4に分周した波形
が出力される（第５図参照）。またモード切り換
え信号Ｍが低レベルの間はオアゲート１３ｂの出
力は、DFF１２の非反転出力Ｑ１２によつて変
化するためDFF１３ａが分周動作に寄与する。
この場合周期Ｔ５（第５図参照）の期間における
DFF１２の非反転出力Ｑ１２の低レベル信号に
よりオアゲート１３ｂの出力が低レベルとなり、
これをDFF１３ａが読み込んで周期Ｔ６（第５
図参照）の期間で反転出力１３が高レベルとな
る。周期Ｔ８の期間でDFF１３ａの反転出力
１３が高レベルであることから周期Ｔ７の期間で
DFF１１ａの非反転出力Ｑ１１が高レベルとな
る動作をする。その結果、DFF１２の非反転出
力Ｑ１２には、周期Ｔ９の期間クロツクパルス
CKを1/5に分周した波形が出力される（第５図参
照）。
この回路の動作限界周波数を決める部分は周期
Ｔ７（第５図参照）の期間で、DFF１３ａの反
転出力１３が低レベルとなり、それによつてオ
アゲート１３ｂの出力が低レベルとなる部分であ
る。これと同じ回路構成の部分はDFF１２とオ
アゲート１３ｂ、DFF１２とオアゲート１１ｂ
の合わせて３通りあるが、本発明の実施例では、
オアゲート１１ｂ，１３ｂをそれぞれDFF１１
ａ，１３ａに組込んだDFF１１０，１３０と論
理的に等価は回路構成のDFF１１，１３（第１
図参照）を用いているため、DFF１１，１３の
遅延時間はDFF１１ａ，１１ｂにほぼ等しくな
る。
Ｔ７（第５図参照）の期間で、DFF１３ａの反
転出力１３が低レベルとなり、それによつてオ
アゲート１３ｂの出力が低レベルとなる部分であ
る。これと同じ回路構成の部分はDFF１２とオ
アゲート１３ｂ、DFF１２とオアゲート１１ｂ
の合わせて３通りあるが、本発明の実施例では、
オアゲート１１ｂ，１３ｂをそれぞれDFF１１
ａ，１３ａに組込んだDFF１１０，１３０と論
理的に等価は回路構成のDFF１１，１３（第１
図参照）を用いているため、DFF１１，１３の
遅延時間はDFF１１ａ，１１ｂにほぼ等しくな
る。
以上説明したように前記動作限界周波数を決め
る部分の回路構成をゲートを少なくした回路構成
としているため、動作限界周波数を従来の回路構
成に比べて高くすることができる。
る部分の回路構成をゲートを少なくした回路構成
としているため、動作限界周波数を従来の回路構
成に比べて高くすることができる。
（考案の効果）
この考案は以上説明したように、モード切り換
え信号の論理レベルに対応して、クロツクパルス
の÷4/5分周を行なう２モジユラスプリスケーラ
において、動作限界周波数を決める部分のゲート
段数を減らしたのでより高い周波数のクロツクパ
ルスでも動作できるという利点がある。
え信号の論理レベルに対応して、クロツクパルス
の÷4/5分周を行なう２モジユラスプリスケーラ
において、動作限界周波数を決める部分のゲート
段数を減らしたのでより高い周波数のクロツクパ
ルスでも動作できるという利点がある。
第１図は本考案の実施例である２モジユラス回
路の回路図、第２図及び第３図はそれぞれ本考案
の実施例で用いた１個のデータ入力端子、２個の
データ入力端子を有するDFFの回路図、第４図
は本考案の実施例と論理的に等価な２モジユラス
回路の回路図であり、第５図は第４図の回路を説
明するための、各端子の信号の高低レベルの推移
を示しているタイムチヤート、第６図は従来の２
モジユラス回路の回路図、第７図は第６図の回路
を説明するための各端子の信号の高低レベルの推
移を示しているタイムチヤートである。 １〜３，１１〜１３…データフリツプフロツ
プ、４，５，N1〜N6，N40…ノアゲート、１１
ｂ，１３ｂ…オアゲート、Ｍ…モード切り換え信
号、CK…クロツクパルス、Ｑ１，Ｑ２…出力端
子。
路の回路図、第２図及び第３図はそれぞれ本考案
の実施例で用いた１個のデータ入力端子、２個の
データ入力端子を有するDFFの回路図、第４図
は本考案の実施例と論理的に等価な２モジユラス
回路の回路図であり、第５図は第４図の回路を説
明するための、各端子の信号の高低レベルの推移
を示しているタイムチヤート、第６図は従来の２
モジユラス回路の回路図、第７図は第６図の回路
を説明するための各端子の信号の高低レベルの推
移を示しているタイムチヤートである。 １〜３，１１〜１３…データフリツプフロツ
プ、４，５，N1〜N6，N40…ノアゲート、１１
ｂ，１３ｂ…オアゲート、Ｍ…モード切り換え信
号、CK…クロツクパルス、Ｑ１，Ｑ２…出力端
子。
Claims (1)
- 【実用新案登録請求の範囲】 各々が複数のノアゲートあるいはナンドゲート
である基本論理ゲートからなり該複数の基本論理
ゲートのうち１つの基本論理ゲートが第１データ
入力端子及び第２データ入力端子を有する第１デ
ータフリツプフロツプ及び第２データフリツプフ
ロツプと、複数のノアゲートあるいはナンドゲー
トである基本論理ゲートからなり該複数の基本論
理ゲートのうち１つの基本論理ゲートが１つのデ
ータ入力端子を有する第３データフリツプフロツ
プとを備え、 前記第１，第２及び第３データフリツプフロツ
プのクロツク入力端子にはクロツクパルスが接続
され、前記第１データフリツプフロツプの前記第
１，第２データ入力端子にはそれぞれ前記第２，
第３データフリツプフロツプの反転出力端子が接
続され、前記第３データフリツプフロツプのデー
タ入力には前記第１データフリツプフロツプの非
反転出力端子が接続され、前記第２データフリツ
プフロツプの前記第１，第２データ入力端子には
それぞれモード切り換え信号入力端子と前記第３
データフリツプフロツプの非反転出力端子が接続
され、前記第１あるいは第３データフリツプフロ
ツプの非反転出力端子あるいは反転出力端子のう
ち選ばれた１つの端子を出力端子とすることを特
徴とする２モジユラスプリスケーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5938784U JPS60172440U (ja) | 1984-04-24 | 1984-04-24 | ２モジユラスプリスケ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5938784U JPS60172440U (ja) | 1984-04-24 | 1984-04-24 | ２モジユラスプリスケ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60172440U JPS60172440U (ja) | 1985-11-15 |
| JPH0247642Y2 true JPH0247642Y2 (ja) | 1990-12-14 |
Family
ID=30585770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5938784U Granted JPS60172440U (ja) | 1984-04-24 | 1984-04-24 | ２モジユラスプリスケ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60172440U (ja) |
-
1984
- 1984-04-24 JP JP5938784U patent/JPS60172440U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60172440U (ja) | 1985-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4160173A (en) | Logic circuit with two pairs of cross-coupled nand/nor gates | |
| JPH04288607A (ja) | クロック信号切り換え回路 | |
| US4209715A (en) | Logic circuit | |
| JP2997139B2 (ja) | 分周回路 | |
| US4085341A (en) | Integrated injection logic circuit having reduced delay | |
| JPH0247642Y2 (ja) | ||
| JPS59133733A (ja) | 伝搬遅延を減少したリプルカウンタ回路 | |
| EP0366582B1 (en) | High speed digital counter | |
| JPS6130451B2 (ja) | ||
| JP2659186B2 (ja) | デイジタル可変分周回路 | |
| JPS60216629A (ja) | ２モジユラスプリスケ−ラ | |
| JPH0352041Y2 (ja) | ||
| WO1986003078A1 (en) | Logic circuit with frequency divider application | |
| JPH0251298B2 (ja) | ||
| JP2689539B2 (ja) | 分周器 | |
| JP3389292B2 (ja) | 分周回路 | |
| JPH0420286B2 (ja) | ||
| JPS6333737B2 (ja) | ||
| JPH0529892A (ja) | 論理回路 | |
| JP2000174614A (ja) | 高速カウンタ回路 | |
| JPS5915529B2 (ja) | 論理回路 | |
| JPH0529924A (ja) | ９分周回路 | |
| JPS6010453B2 (ja) | デイジタル分周回路 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JPH0445306Y2 (ja) |