JP2000174562A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JP2000174562A JP2000174562A JP10349828A JP34982898A JP2000174562A JP 2000174562 A JP2000174562 A JP 2000174562A JP 10349828 A JP10349828 A JP 10349828A JP 34982898 A JP34982898 A JP 34982898A JP 2000174562 A JP2000174562 A JP 2000174562A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- terminal
- voltage
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 電源電圧依存性をなくし、低電圧時において
他の回路動作に影響を与えない入力回路を実現する。 【解決手段】 トランジスタＱ１とＱ２により差動増幅
回路を構成し、トランジスタＱ１とＱ２のコレクタがそ
れぞれ負荷回路をなす抵抗素子Ｒ１とＲ２を介してノー
ドＮＤ１に接続する。トランジスタＱ３とＱ４によりカ
レントミラーを構成し、トランジスタＱ３のエミッタは
ノードＮＤ１に接続し、トランジスタＱ４のエミッタは
抵抗素子Ｒ３を介して接地する。トランジスタＱ４のコ
レクタに抵抗素子の抵抗値に反比例する電流を供給する
ことにより、トランジスタＱ４のエミッタおよびノード
ＮＤ１の電圧は電源電圧ＶCCに依存せず常に一定のレベ
ルに保持され、電源電圧ＶCC依存性のない出力信号が得
られる。
他の回路動作に影響を与えない入力回路を実現する。 【解決手段】 トランジスタＱ１とＱ２により差動増幅
回路を構成し、トランジスタＱ１とＱ２のコレクタがそ
れぞれ負荷回路をなす抵抗素子Ｒ１とＲ２を介してノー
ドＮＤ１に接続する。トランジスタＱ３とＱ４によりカ
レントミラーを構成し、トランジスタＱ３のエミッタは
ノードＮＤ１に接続し、トランジスタＱ４のエミッタは
抵抗素子Ｒ３を介して接地する。トランジスタＱ４のコ
レクタに抵抗素子の抵抗値に反比例する電流を供給する
ことにより、トランジスタＱ４のエミッタおよびノード
ＮＤ１の電圧は電源電圧ＶCCに依存せず常に一定のレベ
ルに保持され、電源電圧ＶCC依存性のない出力信号が得
られる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力回路、特にデ
ィジタルＶＣＲ（Video Cassette Recorder ）などに用
いられ、低電圧動作に適しているデータ入力回路に関す
るものである。
ィジタルＶＣＲ（Video Cassette Recorder ）などに用
いられ、低電圧動作に適しているデータ入力回路に関す
るものである。
【０００２】
【従来の技術】ディジタルＶＣＲなどでは、データ入力
用のデータ入力回路が設けられている。図３は、一般的
に使用されているデータ入力回路の一例を示している。
図示のように、この入力回路は、トランジスタＱ１，Ｑ
２、電流源ＩＳ１および抵抗素子Ｒ１，Ｒ２，Ｒ３で構
成されている差動増幅回路により構成されている。
用のデータ入力回路が設けられている。図３は、一般的
に使用されているデータ入力回路の一例を示している。
図示のように、この入力回路は、トランジスタＱ１，Ｑ
２、電流源ＩＳ１および抵抗素子Ｒ１，Ｒ２，Ｒ３で構
成されている差動増幅回路により構成されている。
【０００３】トランジスタＱ１とＱ２は、例えば、ｎｐ
ｎトランジスタである。トランジスタＱ１とＱ２のベー
スはそれぞれデータおよび反転データの入力端子ＩＮ，
ＩＮＸに接続され、コレクタはそれぞれ抵抗素子Ｒ１と
Ｒ２を介して、ノードＮＤ１に接続、エミッタ同士は共
通に接続され、その接続点は電流源ＩＳ１が接続されて
いる。ノードＮＤ１は抵抗素子Ｒ３を介して電源電圧Ｖ
CCの供給線に接続されている。
ｎトランジスタである。トランジスタＱ１とＱ２のベー
スはそれぞれデータおよび反転データの入力端子ＩＮ，
ＩＮＸに接続され、コレクタはそれぞれ抵抗素子Ｒ１と
Ｒ２を介して、ノードＮＤ１に接続、エミッタ同士は共
通に接続され、その接続点は電流源ＩＳ１が接続されて
いる。ノードＮＤ１は抵抗素子Ｒ３を介して電源電圧Ｖ
CCの供給線に接続されている。
【０００４】この入力回路において、データ入力端子Ｉ
Ｎおよび反転データ入力端子にそれぞれ論理ハイレベル
“Ｈ”または論理ローレベル“Ｌ”の信号が入力され
る。入力信号に応じて電流源ＩＳ１の供給電流Ｉ1 はト
ランジスタＱ１またはＱ２の何れかを流れ、これに応じ
て出力端子ＯＵＴおよび反転出力端子ＯＵＴＸの出力信
号レベルが設定される。例えば、入力端子ＩＮに
“Ｈ”、反転入力端子ＩＮＸに“Ｌ”の信号がそれぞれ
入力されたとき、トランジスタＱ１がオン、Ｑ２がオフ
し、電流Ｉ1 はトランジスタＱ１側を流れる。抵抗素子
Ｒ１，Ｒ２，Ｒ３の抵抗値をそれぞれＲ1 ，Ｒ2 および
Ｒ3 とすると、出力端子ＯＵＴおよび反転出力端子ＯＵ
ＴＸの信号レベルＶOUT およびＶOUTXはそれぞれ次式に
より表される。
Ｎおよび反転データ入力端子にそれぞれ論理ハイレベル
“Ｈ”または論理ローレベル“Ｌ”の信号が入力され
る。入力信号に応じて電流源ＩＳ１の供給電流Ｉ1 はト
ランジスタＱ１またはＱ２の何れかを流れ、これに応じ
て出力端子ＯＵＴおよび反転出力端子ＯＵＴＸの出力信
号レベルが設定される。例えば、入力端子ＩＮに
“Ｈ”、反転入力端子ＩＮＸに“Ｌ”の信号がそれぞれ
入力されたとき、トランジスタＱ１がオン、Ｑ２がオフ
し、電流Ｉ1 はトランジスタＱ１側を流れる。抵抗素子
Ｒ１，Ｒ２，Ｒ３の抵抗値をそれぞれＲ1 ，Ｒ2 および
Ｒ3 とすると、出力端子ＯＵＴおよび反転出力端子ＯＵ
ＴＸの信号レベルＶOUT およびＶOUTXはそれぞれ次式に
より表される。
【０００５】
【数１】ＶOUT ＝ＶCC−Ｉ1 （Ｒ1 ＋Ｒ3 ） ＶOUTX＝ＶCC−Ｉ1 Ｒ3
【０００６】逆に、入力端子ＩＮに“Ｌ”、反転入力端
子ＩＮＸに“Ｈ”の信号がそれぞれ入力されたとき、出
力端子ＯＵＴおよび反転出力端子ＯＵＴＸの信号レベル
ＶOUT およびＶOUTXはそれぞれ次式により求められる。
子ＩＮＸに“Ｈ”の信号がそれぞれ入力されたとき、出
力端子ＯＵＴおよび反転出力端子ＯＵＴＸの信号レベル
ＶOUT およびＶOUTXはそれぞれ次式により求められる。
【０００７】
【数２】ＶOUT ＝ＶCC−Ｉ1 Ｒ3 ＶOUTX＝ＶCC−Ｉ1 （Ｒ2 ＋Ｒ3 ）
【０００８】このように、図３に示す入力回路により、
入力される差動信号のレベルに応じて差動対を構成する
トランジスタＱ１とＱ２の何れか一方がオンし、他方が
オフするので、出力端子ＯＵＴおよび反転出力端子ＯＵ
ＴＸから差動信号が得られる。この差動信号によって、
データ“０”および“１”からなるディジタル信号が形
成され、当該ディジタル信号は入力回路を通して内部回
路に伝送される。
入力される差動信号のレベルに応じて差動対を構成する
トランジスタＱ１とＱ２の何れか一方がオンし、他方が
オフするので、出力端子ＯＵＴおよび反転出力端子ＯＵ
ＴＸから差動信号が得られる。この差動信号によって、
データ“０”および“１”からなるディジタル信号が形
成され、当該ディジタル信号は入力回路を通して内部回
路に伝送される。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の入力回路において、数１および数２に示すように出
力電圧ＶOUT およびＶOUTXのレベルが電源電圧ＶCCに依
存する。低消費電力化を実現するために低電圧化が進め
られ、最近の半導体装置の動作電源電圧は従来に比べて
低くなってきてきる。この場合、上述した従来の入力回
路を用いたことにより、次段の回路が動作できなくなる
という不利益がある。
来の入力回路において、数１および数２に示すように出
力電圧ＶOUT およびＶOUTXのレベルが電源電圧ＶCCに依
存する。低消費電力化を実現するために低電圧化が進め
られ、最近の半導体装置の動作電源電圧は従来に比べて
低くなってきてきる。この場合、上述した従来の入力回
路を用いたことにより、次段の回路が動作できなくなる
という不利益がある。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、電源電圧依存性をなくし、低電
圧時において他の回路動作に影響を与えない入力回路を
提供することにある。
のであり、その目的は、電源電圧依存性をなくし、低電
圧時において他の回路動作に影響を与えない入力回路を
提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の入力回路は、制御端子がそれぞれ第１およ
び第２の入力端子に接続され、第１および第２の出力端
子と第１の電流源との間にそれぞれ接続されている第１
および第２のトランジスタからなる差動増幅回路と、上
記第１および第２の出力端子と第１のノードとの間に接
続されている第１と第２の負荷回路と、上記第１のノー
ドと電源電圧の供給線との間に接続されている第３のト
ランジスタと、制御端子が上記第３のトランジスタの制
御端子に接続され、一方の端子が抵抗素子を介して接地
され、他方の端子が制御端子に接続するとともに、上記
抵抗素子の抵抗値に反比例する電流を出力する第２の電
流源に接続されている第４のトランジスタとを有する。
め、本発明の入力回路は、制御端子がそれぞれ第１およ
び第２の入力端子に接続され、第１および第２の出力端
子と第１の電流源との間にそれぞれ接続されている第１
および第２のトランジスタからなる差動増幅回路と、上
記第１および第２の出力端子と第１のノードとの間に接
続されている第１と第２の負荷回路と、上記第１のノー
ドと電源電圧の供給線との間に接続されている第３のト
ランジスタと、制御端子が上記第３のトランジスタの制
御端子に接続され、一方の端子が抵抗素子を介して接地
され、他方の端子が制御端子に接続するとともに、上記
抵抗素子の抵抗値に反比例する電流を出力する第２の電
流源に接続されている第４のトランジスタとを有する。
【００１２】また、本発明では、好適には、上記第１お
よび第２の電流源は、温度変化に依存しない定電圧を発
生する電圧源と、制御端子に上記定電圧が印加され、一
方の端子が抵抗素子を介して接地されている電流出力ト
ランジスタとを有し、上記電流出力トランジスタの他方
の端子から上記抵抗素子の抵抗値に反比例する電流が出
力される。
よび第２の電流源は、温度変化に依存しない定電圧を発
生する電圧源と、制御端子に上記定電圧が印加され、一
方の端子が抵抗素子を介して接地されている電流出力ト
ランジスタとを有し、上記電流出力トランジスタの他方
の端子から上記抵抗素子の抵抗値に反比例する電流が出
力される。
【００１３】さらに、本発明では、好適には、上記第１
および第２の負荷回路は、それぞれ抵抗素子により構成
され、上記電圧源は、バンドギャップ回路により構成さ
れている。
および第２の負荷回路は、それぞれ抵抗素子により構成
され、上記電圧源は、バンドギャップ回路により構成さ
れている。
【００１４】本発明によれば、入力回路の出力信号電圧
は、それぞれ上記第１のノードの電圧および上記負荷回
路に生じた電圧降下により決定される。第４のトランジ
スタに第２の電流源により抵抗素子の抵抗値に反比例す
る電流が入力されるので、当該第４のトランジスタの一
方の端子、例えば、エミッタの電圧は電源電圧に依存せ
ず、常に一定のレベルに保持される。また、第３と第４
のトランジスタの電流を等しくすることにより、これら
第３と第４のトランジスタの制御端子（例えば、ベー
ス）とエミッタ間の電圧降下は同じく保持され、第１の
ノードの電圧は電源電圧依存性のない定電圧に設定され
る。この結果、入力回路の第１および第２の出力端子か
ら電源電圧依存性のない出力信号が出力される。
は、それぞれ上記第１のノードの電圧および上記負荷回
路に生じた電圧降下により決定される。第４のトランジ
スタに第２の電流源により抵抗素子の抵抗値に反比例す
る電流が入力されるので、当該第４のトランジスタの一
方の端子、例えば、エミッタの電圧は電源電圧に依存せ
ず、常に一定のレベルに保持される。また、第３と第４
のトランジスタの電流を等しくすることにより、これら
第３と第４のトランジスタの制御端子（例えば、ベー
ス）とエミッタ間の電圧降下は同じく保持され、第１の
ノードの電圧は電源電圧依存性のない定電圧に設定され
る。この結果、入力回路の第１および第２の出力端子か
ら電源電圧依存性のない出力信号が出力される。
【００１５】
【発明の実施の形態】図１は本発明に係る入力回路の一
実施形態を示す回路図である。図示のように、本実施形
態の入力回路は、ｎｐｎトランジスタＱ１〜Ｑ４、抵抗
素子Ｒ１，Ｒ２，Ｒ３および電流源ＩＳ１，ＩＳ２によ
り構成されている。
実施形態を示す回路図である。図示のように、本実施形
態の入力回路は、ｎｐｎトランジスタＱ１〜Ｑ４、抵抗
素子Ｒ１，Ｒ２，Ｒ３および電流源ＩＳ１，ＩＳ２によ
り構成されている。
【００１６】トランジスタＱ１とＱ２は差動回路を構成
している。トランジスタＱ１とＱ２のベースはそれぞれ
入力端子ＩＮと反転入力端子ＩＮＸに接続され、エミッ
タ同士が共通に接続され、その接続点が電流源ＩＳ１に
接続されている。トランジスタＱ１とＱ２コレクタはそ
れぞれ抵抗素子Ｒ１とＲ２を介してノードＮＤ１に接続
されている。
している。トランジスタＱ１とＱ２のベースはそれぞれ
入力端子ＩＮと反転入力端子ＩＮＸに接続され、エミッ
タ同士が共通に接続され、その接続点が電流源ＩＳ１に
接続されている。トランジスタＱ１とＱ２コレクタはそ
れぞれ抵抗素子Ｒ１とＲ２を介してノードＮＤ１に接続
されている。
【００１７】トランジスタＱ３とＱ４はカレントミラー
回路を構成している。トランジスタＱ３のエミッタがノ
ードＮＤ１に接続され、コレクタが電源電圧ＶCCの供給
線に接続されている。トランジスタＱ４のエミッタは抵
抗素子Ｒ３を介して接地され、コレクタが電流源ＩＳ２
に接続されている。なお、トランジスタＱ４のベースと
コレクタは共通に接続され、その接続点はトランジスタ
Ｑ３のベースに接続されている。
回路を構成している。トランジスタＱ３のエミッタがノ
ードＮＤ１に接続され、コレクタが電源電圧ＶCCの供給
線に接続されている。トランジスタＱ４のエミッタは抵
抗素子Ｒ３を介して接地され、コレクタが電流源ＩＳ２
に接続されている。なお、トランジスタＱ４のベースと
コレクタは共通に接続され、その接続点はトランジスタ
Ｑ３のベースに接続されている。
【００１８】トランジスタＱ１と抵抗素子Ｒ１との接続
点は出力端子ＯＵＴに接続され、トランジスタＱ２と抵
抗素子Ｒ２との接続点は反転出力端子ＯＵＴＸに接続さ
れている。
点は出力端子ＯＵＴに接続され、トランジスタＱ２と抵
抗素子Ｒ２との接続点は反転出力端子ＯＵＴＸに接続さ
れている。
【００１９】以下、数式を用いて本実施形態の入力回路
の動作について説明する。ここで、トランジスタＱ３と
Ｑ４のベース−エミッタ間電圧をそれぞれＶBEQ3とＶ
BEQ4とし、電流源ＩＳ２の供給電流はＩ2 とし、抵抗素
子Ｒ３の抵抗値をＲ3 とすると、ノードＮＤ１の電圧Ｖ
ａは次式により求められる。
の動作について説明する。ここで、トランジスタＱ３と
Ｑ４のベース−エミッタ間電圧をそれぞれＶBEQ3とＶ
BEQ4とし、電流源ＩＳ２の供給電流はＩ2 とし、抵抗素
子Ｒ３の抵抗値をＲ3 とすると、ノードＮＤ１の電圧Ｖ
ａは次式により求められる。
【００２０】
【数３】Ｖａ＝Ｉ2 Ｒ3 ＋ＶBEQ4−ＶBEQ3
【００２１】トランジスタＱ３とＱ４のエミッタ電流を
等しくすると、トランジスタＱ３とＱ４のベース−エミ
ッタ間電圧ＶBEQ3とＶBEQ4が等しくなり、数３により次
式が得られる。
等しくすると、トランジスタＱ３とＱ４のベース−エミ
ッタ間電圧ＶBEQ3とＶBEQ4が等しくなり、数３により次
式が得られる。
【００２２】
【数４】Ｖａ＝Ｉ2 Ｒ3
【００２３】抵抗素子Ｒ１とＲ２の抵抗値をそれぞれＲ
1 ，Ｒ2 とし、電流源ＩＳ１の電流値をＩ1 とし、さら
にＲ1 ＝Ｒ2 とすると、入力端子ＩＮに“Ｈ”、反転入
力端子ＩＮＸに“Ｌ”の信号がそれぞれ入力された場合
に、出力信号ＶOUT ，ＶOUTXはそれぞれ次式により得ら
れる。
1 ，Ｒ2 とし、電流源ＩＳ１の電流値をＩ1 とし、さら
にＲ1 ＝Ｒ2 とすると、入力端子ＩＮに“Ｈ”、反転入
力端子ＩＮＸに“Ｌ”の信号がそれぞれ入力された場合
に、出力信号ＶOUT ，ＶOUTXはそれぞれ次式により得ら
れる。
【００２４】
【数５】ＶOUT ＝Ｖａ−Ｉ1 Ｒ1 ＝Ｉ2 Ｒ3 −Ｉ1 Ｒ1 ＶOUTX＝Ｖａ＝Ｉ2 Ｒ3
【００２５】逆に、入力端子ＩＮに“Ｌ”、反転入力端
子ＩＮＸに“Ｈ”の信号がそれぞれ入力された場合に、
出力信号ＶOUT ，ＶOUTXはそれぞれ次式により得られ
る。
子ＩＮＸに“Ｈ”の信号がそれぞれ入力された場合に、
出力信号ＶOUT ，ＶOUTXはそれぞれ次式により得られ
る。
【００２６】
【数６】ＶOUT ＝Ｖａ＝Ｉ2 Ｒ3 ＶOUTX＝Ｖａ−Ｉ1 Ｒ2 ＝Ｉ2 Ｒ3 −Ｉ1 Ｒ1
【００２７】数５および数６に示すように、出力信号Ｖ
OUT ，ＶOUTXは電流源ＩＳ１，ＩＳ２の電流値Ｉ1 ，Ｉ
2 および抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値Ｒ
1 （Ｒ2 ），Ｒ3 により決定される。このため、電流源
ＩＳ１およびＩＳ２の供給電流Ｉ1 およびＩ2 が１／Ｒ
の特性を持つ電流とすれば、出力信号ＶOUT ，ＶOUTXは
電源電圧ＶCCへの依存性がなくなり、低電圧動作時に次
段回路に悪影響を与えることが防止できる。
OUT ，ＶOUTXは電流源ＩＳ１，ＩＳ２の電流値Ｉ1 ，Ｉ
2 および抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値Ｒ
1 （Ｒ2 ），Ｒ3 により決定される。このため、電流源
ＩＳ１およびＩＳ２の供給電流Ｉ1 およびＩ2 が１／Ｒ
の特性を持つ電流とすれば、出力信号ＶOUT ，ＶOUTXは
電源電圧ＶCCへの依存性がなくなり、低電圧動作時に次
段回路に悪影響を与えることが防止できる。
【００２８】図２は電流源ＩＳ２の一構成例を示す回路
図である。図示のように、本例の電流源ＩＳ２は、ｎｐ
ｎトランジスタＱ５〜Ｑ１０、ｐｎｐトランジスタＰ
１，Ｐ２、抵抗素子Ｒ４〜Ｒ９および電流源ＩＳ２１，
ＩＳ２２により構成されている。
図である。図示のように、本例の電流源ＩＳ２は、ｎｐ
ｎトランジスタＱ５〜Ｑ１０、ｐｎｐトランジスタＰ
１，Ｐ２、抵抗素子Ｒ４〜Ｒ９および電流源ＩＳ２１，
ＩＳ２２により構成されている。
【００２９】トランジスタＰ１とＰ２はカレントミラー
回路を構成している。トランジスタＰ１とＰ２のエミッ
タはそれぞれ抵抗素子Ｒ５とＲ６を介して電源電圧ＶCC
の供給線に接続され、これらのトランジスタのベース同
士は共通に接続され、その接続点はトランジスタＰ６の
コレクタに接続されている。トランジスタＰ１とＰ２の
コレクタはそれぞれトランジスタＱ６とＱ７のコレクタ
に接続されている。また、トランジスタＱ６とＱ７のベ
ースが共通に接続され、その接続点がトランジスタＱ６
のコレクタに接続されている。
回路を構成している。トランジスタＰ１とＰ２のエミッ
タはそれぞれ抵抗素子Ｒ５とＲ６を介して電源電圧ＶCC
の供給線に接続され、これらのトランジスタのベース同
士は共通に接続され、その接続点はトランジスタＰ６の
コレクタに接続されている。トランジスタＰ１とＰ２の
コレクタはそれぞれトランジスタＱ６とＱ７のコレクタ
に接続されている。また、トランジスタＱ６とＱ７のベ
ースが共通に接続され、その接続点がトランジスタＱ６
のコレクタに接続されている。
【００３０】トランジスタＱ６のエミッタはトランジス
タＱ８のコレクタに接続され、トランジスタＱ７のエミ
ッタはノードＮＤ２に接続されている。トランジスタＱ
９とＱ１０のコレクタはそれぞれ抵抗素子Ｒ７とＲ８を
介してノードＮＤ２に接続されている。トランジスタＱ
８，Ｑ９およびＱ１０のベース同士が共通に接続され、
トランジスタＱ８とＱ１０のエミッタは接地され、トラ
ンジスタＱ９のエミッタは抵抗素子Ｒ９を介して接地さ
れている。
タＱ８のコレクタに接続され、トランジスタＱ７のエミ
ッタはノードＮＤ２に接続されている。トランジスタＱ
９とＱ１０のコレクタはそれぞれ抵抗素子Ｒ７とＲ８を
介してノードＮＤ２に接続されている。トランジスタＱ
８，Ｑ９およびＱ１０のベース同士が共通に接続され、
トランジスタＱ８とＱ１０のエミッタは接地され、トラ
ンジスタＱ９のエミッタは抵抗素子Ｒ９を介して接地さ
れている。
【００３１】トランジスタＱ５のコレクタは電流源ＩＳ
２２に接続され、ベースはトランジスタＱ６とＱ７のベ
ース同士の接続点に接続され、エミッタは抵抗素子Ｒ４
を介して接地されている。
２２に接続され、ベースはトランジスタＱ６とＱ７のベ
ース同士の接続点に接続され、エミッタは抵抗素子Ｒ４
を介して接地されている。
【００３２】上述した電流源ＩＳ２において、トランジ
スタＱ８，Ｑ９，Ｑ１０および抵抗素子Ｒ７，Ｒ８，Ｒ
９によりバンドギャップ回路が構成されている。当該バ
ンドギャップ回路によって、ノードＮＤ２の電圧Ｖｃは
温度変化に依存せず、常に安定したレベルに保持され
る。
スタＱ８，Ｑ９，Ｑ１０および抵抗素子Ｒ７，Ｒ８，Ｒ
９によりバンドギャップ回路が構成されている。当該バ
ンドギャップ回路によって、ノードＮＤ２の電圧Ｖｃは
温度変化に依存せず、常に安定したレベルに保持され
る。
【００３３】ここで、トランジスタＱ５とＱ７のベース
−エミッタ間電圧をそれぞれＶBEQ5，ＶBEQ7とすると、
トランジスタＱ５のエミッタ電圧Ｖｂは次式により求め
られる。
−エミッタ間電圧をそれぞれＶBEQ5，ＶBEQ7とすると、
トランジスタＱ５のエミッタ電圧Ｖｂは次式により求め
られる。
【００３４】
【数７】Ｖｂ＝Ｖｃ＋ＶBEQ7−ＶBEQ5
【００３５】トランジスタＱ５とＱ７のエミッタ電流を
等しくすることにより、これらのトランジスタのベース
−エミッタ間電圧ＶBEQ5とＶBEQ7が等しくなる。抵抗素
子Ｒ４の抵抗値をＲ4 とすると、トランジスタＱ５のエ
ミッタ電流Ｉ3 は、次のように求められる。
等しくすることにより、これらのトランジスタのベース
−エミッタ間電圧ＶBEQ5とＶBEQ7が等しくなる。抵抗素
子Ｒ４の抵抗値をＲ4 とすると、トランジスタＱ５のエ
ミッタ電流Ｉ3 は、次のように求められる。
【００３６】
【数８】Ｉ3 ＝Ｖｂ／Ｒ4 ＝Ｖｃ／Ｒ4
【００３７】上述したように、ノードＮＤ２の電圧Ｖｃ
は温度特性がなく、常に安定したレベルにあるので、数
８より分かるように、トランジスタＱ５を流れる電流Ｉ
3 は１／Ｒ4 に比例した電流となる。トランジスタＱ５
のコレクタ電流は、例えば、電流源ＩＳ２１とＩＳ２２
からなるカレントミラー回路により図１に示す電流Ｉ2
として出力される。トランジスタＱ５のエミッタに接続
されている抵抗素子Ｒ４の抵抗値Ｒ4 と図１に示す抵抗
素子Ｒ３の抵抗値Ｒ3 とを等しく設定すると、図１に示
すトランジスタＱ４のエミッタ電圧は電源電圧ＶCCに依
存せず、常に安定したレベルに保持される。これに応じ
てノードＮＤ１の電圧Ｖａも安定したレベルに保持され
る。
は温度特性がなく、常に安定したレベルにあるので、数
８より分かるように、トランジスタＱ５を流れる電流Ｉ
3 は１／Ｒ4 に比例した電流となる。トランジスタＱ５
のコレクタ電流は、例えば、電流源ＩＳ２１とＩＳ２２
からなるカレントミラー回路により図１に示す電流Ｉ2
として出力される。トランジスタＱ５のエミッタに接続
されている抵抗素子Ｒ４の抵抗値Ｒ4 と図１に示す抵抗
素子Ｒ３の抵抗値Ｒ3 とを等しく設定すると、図１に示
すトランジスタＱ４のエミッタ電圧は電源電圧ＶCCに依
存せず、常に安定したレベルに保持される。これに応じ
てノードＮＤ１の電圧Ｖａも安定したレベルに保持され
る。
【００３８】なお、図２は電流源ＩＳ２の一構成例を示
したが、当該電流源ＩＳ２の出力電流をさらにカレント
ミラー回路により折り返せば、図１に示す電流源ＩＳ１
の出力電流Ｉ1 を供給することもできる。
したが、当該電流源ＩＳ２の出力電流をさらにカレント
ミラー回路により折り返せば、図１に示す電流源ＩＳ１
の出力電流Ｉ1 を供給することもできる。
【００３９】以上説明したように、本実施形態によれ
ば、トランジスタＱ１とＱ２により差動増幅回路を構成
し、トランジスタＱ１とＱ２のコレクタがそれぞれ負荷
回路をなす抵抗素子Ｒ１とＲ２を介してノードＮＤ１に
接続する。トランジスタＱ３とＱ４によりカレントミラ
ーを構成し、トランジスタＱ３のエミッタはノードＮＤ
１に接続し、トランジスタＱ４のエミッタは抵抗素子Ｒ
３を介して接地する。トランジスタＱ４のコレクタに抵
抗素子の抵抗値に反比例する電流を供給するので、トラ
ンジスタＱ４のエミッタおよびノードＮＤ１の電圧は電
源電圧ＶCCに依存せず常に一定のレベルに保持され、電
源電圧ＶCC依存性のない出力信号が得られる。
ば、トランジスタＱ１とＱ２により差動増幅回路を構成
し、トランジスタＱ１とＱ２のコレクタがそれぞれ負荷
回路をなす抵抗素子Ｒ１とＲ２を介してノードＮＤ１に
接続する。トランジスタＱ３とＱ４によりカレントミラ
ーを構成し、トランジスタＱ３のエミッタはノードＮＤ
１に接続し、トランジスタＱ４のエミッタは抵抗素子Ｒ
３を介して接地する。トランジスタＱ４のコレクタに抵
抗素子の抵抗値に反比例する電流を供給するので、トラ
ンジスタＱ４のエミッタおよびノードＮＤ１の電圧は電
源電圧ＶCCに依存せず常に一定のレベルに保持され、電
源電圧ＶCC依存性のない出力信号が得られる。
【００４０】なお、以上説明した入力回路は、ｎｐｎト
ランジスタＱ１とＱ２からなる差動増幅回路により構成
されているが、本発明はこれに限定されるものではな
く、例えば、ｐｎｐトランジスタからなる差動増幅回路
によっても入力回路を構成できることはいうまでもな
い。
ランジスタＱ１とＱ２からなる差動増幅回路により構成
されているが、本発明はこれに限定されるものではな
く、例えば、ｐｎｐトランジスタからなる差動増幅回路
によっても入力回路を構成できることはいうまでもな
い。
【００４１】
【発明の効果】以上説明したように、本発明の入力回路
によれば、電源電圧依存性のない出力信号を獲得でき、
低電圧動作時に安定した出力信号を供給でき、後段の回
路に悪影響を与えることを防止できる利点がある。
によれば、電源電圧依存性のない出力信号を獲得でき、
低電圧動作時に安定した出力信号を供給でき、後段の回
路に悪影響を与えることを防止できる利点がある。
【図１】本発明に係る入力回路の一実施形態を示す回路
図である。
図である。
【図２】図１に示す入力回路に定電流を供給する電流源
の一構成例を示す回路図である。
の一構成例を示す回路図である。
【図３】従来の入力回路の一構成例を示す回路図であ
る。
る。
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ
９，Ｑ１０…ｎｐｎトランジスタ、Ｐ１，Ｐ２…ｐｎｐ
トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５４，Ｒ
６，Ｒ７，Ｒ８，Ｒ９…抵抗素子、ＩＳ１，ＩＳ２，Ｉ
Ｓ２１，ＩＳ２２…電流源、ＶCC…電源電圧、ＧＮＤ…
接地電位。
９，Ｑ１０…ｎｐｎトランジスタ、Ｐ１，Ｐ２…ｐｎｐ
トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５４，Ｒ
６，Ｒ７，Ｒ８，Ｒ９…抵抗素子、ＩＳ１，ＩＳ２，Ｉ
Ｓ２１，ＩＳ２２…電流源、ＶCC…電源電圧、ＧＮＤ…
接地電位。
フロントページの続き Ｆターム(参考） 5H420 NA12 NA15 NA17 NB03 NB22 NB24 NB27 NB36 NC03 NE23 5J066 AA01 AA12 AA22 AA24 AA66 CA02 CA05 CA81 FA02 FA10 HA02 HA08 HA25 KA05 KA09 KA10 KA11 KA12 KA47 MA19 MA21 MD05 ND22 ND23 PD02 SA09 TA01 5J090 AA01 AA12 AA22 AA24 AA66 CA02 CA05 CA11 CA81 CN04 FA02 FA10 FN01 FN06 HA02 HA08 HA25 HN21 KA05 KA09 KA10 KA11 KA12 KA47 MA19 MA21 SA09 TA01
Claims (4)
- 【請求項１】制御端子がそれぞれ第１および第２の入力
端子に接続され、第１および第２の出力端子と第１の電
流源との間にそれぞれ接続されている第１および第２の
トランジスタからなる差動増幅回路と、 上記第１および第２の出力端子と第１のノードとの間に
接続されている第１と第２の負荷回路と、 上記第１のノードと電源電圧の供給線との間に接続され
ている第３のトランジスタと、 制御端子が上記第３のトランジスタの制御端子に接続さ
れ、一方の端子が抵抗素子を介して接地され、他方の端
子が制御端子に接続するとともに、上記抵抗素子の抵抗
値に反比例する電流を出力する第２の電流源に接続され
ている第４のトランジスタとを有する入力回路。 - 【請求項２】上記第１および第２の電流源は、温度変化
に依存しない定電圧を発生する電圧源と、 制御端子に上記定電圧が印加され、一方の端子が抵抗素
子を介して接地されている電流出力トランジスタとを有
し、上記電流出力トランジスタの他方の端子から上記抵
抗素子の抵抗値に反比例する電流が出力される請求項１
記載の入力回路。 - 【請求項３】上記第１および第２の負荷回路は、それぞ
れ抵抗素子により構成されている請求項１記載の入力回
路。 - 【請求項４】上記電圧源は、バンドギャップ回路により
構成されている請求項２記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349828A JP2000174562A (ja) | 1998-12-09 | 1998-12-09 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349828A JP2000174562A (ja) | 1998-12-09 | 1998-12-09 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174562A true JP2000174562A (ja) | 2000-06-23 |
Family
ID=18406393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349828A Pending JP2000174562A (ja) | 1998-12-09 | 1998-12-09 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104035466A (zh) * | 2013-03-05 | 2014-09-10 | 立积电子股份有限公司 | 固定电压产生电路 |
| US9088252B2 (en) | 2013-03-05 | 2015-07-21 | Richwave Technology Corp. | Fixed voltage generating circuit |
-
1998
- 1998-12-09 JP JP10349828A patent/JP2000174562A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104035466A (zh) * | 2013-03-05 | 2014-09-10 | 立积电子股份有限公司 | 固定电压产生电路 |
| US9088252B2 (en) | 2013-03-05 | 2015-07-21 | Richwave Technology Corp. | Fixed voltage generating circuit |
| CN104035466B (zh) * | 2013-03-05 | 2016-08-24 | 立积电子股份有限公司 | 固定电压产生电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0476524B2 (ja) | ||
| JPH0629832A (ja) | Ｅｃｌ回路 | |
| JP2000174562A (ja) | 入力回路 | |
| JPH04127703A (ja) | 演算増幅回路 | |
| JPH0851324A (ja) | バッファアンプ | |
| JP3400354B2 (ja) | 電流源回路 | |
| US5877655A (en) | Device for limiting the output current of an operational amplifier | |
| JPS63184408A (ja) | トランジスタバイアス回路 | |
| JP3406468B2 (ja) | 定電圧発生回路 | |
| JP2901441B2 (ja) | 緩衝増幅器 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPH07336161A (ja) | 差動増幅器 | |
| JPH06260925A (ja) | レベルシフト回路 | |
| JPH07112137B2 (ja) | ベース電流補償回路 | |
| JP2994312B2 (ja) | Ｅｃｌ論理回路 | |
| JP3172310B2 (ja) | バッファ回路 | |
| JPH11136105A (ja) | 電圧比較回路 | |
| JPH05108182A (ja) | 電流ミラー回路 | |
| JPH06236219A (ja) | 定電流回路 | |
| JPH0646370B2 (ja) | 定電流回路 | |
| JP2001237676A (ja) | ヒステリシスコンパレータ | |
| JPH04208709A (ja) | 電圧比較用半導体装置 | |
| JPH04129306A (ja) | 増幅回路 | |
| JPH06138968A (ja) | 基準電圧発生回路 |