JPH0522148A - 定電流スイツチ回路及びこれを用いたデイジタル／アナログ変換回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、出力におけるグリッチ・エネルギー
の発生を抑制することを最も主要な特徴とする。 【構成】高電位電圧Ｖccの電源にはＰチャネルＭＯＳト
ランジスタ11のソースが接続されている。このトランジ
スタ11のゲートには２進論理信号Ｄが供給される。上記
トランジスタ11のドレインにはＰチャネルＭＯＳトラン
ジスタ12のソースが接続されている。このトランジスタ
12のゲートには一定の直流バイアス電圧Ｖref が供給さ
れ、ドレインは出力端子13に接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、予め設定された値の
電流を２進論理信号に基づいて出力端子から出力する定
電流スイッチ回路及びこれを用いたディジタル／アナロ
グ変換回路に関する。

【０００２】

【従来の技術】電流出力型のディジタル／アナログ変換
回路（以下、ディジタル／アナログ変換回路をＤＡＣと
称する）では、予め設定された値の電流を２進論理信号
に基づいて出力端子から出力する定電流スイッチ回路が
多数設けられている。

【０００３】図１０はＭＯＳトランジスタを用いて構成
された従来の定電流スイッチ回路の構成を示す回路図で
ある。この回路は、ゲートに直流バイアス電圧Ｖref が
供給され、ソース・ドレイン間に常に一定の基準電流Ｉ
refを流す電流源用のＭＯＳトランジスタ61と、ゲート
に２進論理信号Ｄが供給され、この信号に応じて上記基
準電流Ｉref を出力制御するスイッチ用のＭＯＳトラン
ジスタ62と、電流Ｉref を出力する出力端子63とから構
成されている。なお、両トランジスタ61，62はＰチャネ
ルのものが使用されている。

【０００４】この従来回路において、トランジスタ62が
非導通の状態から導通状態となるときの交流特性につい
て考える。トランジスタ62が非導通状態のときは、トラ
ンジスタ61のドレイン及びトランジスタ62のソースが共
通に接続されている接続点64の電位は電源電圧近傍まで
上昇し、この接続点64に存在している寄生容量65には電
荷が蓄積されている。その後、トランジスタ62が導通状
態になり、その導通抵抗がある程度まで小さくなると、
接続点64の電位はトランジスタ62のゲート電位からその
閾値電圧分だけ上がった電位まで降下して安定する。す
なわち、トランジスタ62が導通したときは、トランジス
タ61に流れる基準電流Ｉref の他に、予め寄生容量65に
蓄積された電荷が放出されることによって生じる電流が
流れることになる。

【０００５】一方、トランジスタ62が導通するとき、そ
のソース電位は導通状態の安定期に比べて初期の方が高
い。従って、トランジスタ62の導通時、出力端子63から
瞬時的に大きな電流が流れ出ることになる。

【０００６】図１１は、上記図１０の回路において２進
論理信号Ｄが“Ｈ”レベルから“Ｌ”レベルに変化し、
再び“Ｈ”レベルに変化したときの、上記接続点64にお
ける電位Ｖnod の変化及び出力電流Ｉout の変化をそれ
ぞれ示している。

【０００７】上記のように、トランジスタ62が導通した
直後では、容量65に蓄積されていた電荷が出力端子63に
放出されることにより、出力電流Ｉout の波形にオーバ
ーシュート（正のノイズ）が生じる。その際のグリッチ
・エネルギーはＤＡＣ出力特性の特に重要なエラーの要
因となる。

【０００８】さらに接続点64における電位変動は、トラ
ンジスタ61のゲート・ドレイン間に寄生的に存在してい
る図示しない容量を介してそのゲート側に伝わるため、
直流バイアス電圧Ｖref の安定性を損なうことになる。
これにより出力のセットリング・タイムの遅延に少なか
らず影響するため、接続点64の電位変動範囲は出来るだ
け狭くする必要がある。

【０００９】図１２は上記図１０の従来回路で問題にな
っていたグリッチ・エネルギーの発生及びセットリング
・タイムの遅延を抑えるようにした従来の定電流スイッ
チ回路の構成を示す回路図である。この回路では、前記
２進論理信号Ｄから相補な一対の信号Ｄ′，／Ｄ′を形
成する信号発生回路66が設けられている共に、前記接続
点64と接地電位との間にＭＯＳトランジスタ67が挿入さ
れている。そして、上記信号発生回路66で発生される一
方の信号Ｄ′は前記トランジスタ62のゲートに、他方の
信号／Ｄ′は上記トランジスタ67のゲートにそれぞれ供
給されている。

【００１０】この従来回路では、信号Ｄ′が入力される
トランジスタ62が非導通のときはその相補信号／Ｄ′が
入力されるトランジスタ67が導通し、他方、トランジス
タ62が導通するときにはトランジスタ67が非導通となる
ことで、トランジスタ61と62との接続点64の電位が常に
一定に保たれるようにしている。

【００１１】しかし、この図１２の回路では、２個のト
ランジスタ62，67の各ゲートに入力される相補な関係の
一対の信号Ｄ′，／Ｄ′が同時に切り替わる必要があ
る。これは、２個のトランジスタ62，67が同時に非導通
になっている期間が生じると、図１０の従来回路の場合
と同様に、接続点64に存在する容量65に電荷が蓄積さ
れ、グリッチ・エネルギーが発生するからである。しか
し、上記のような条件を満たすように信号発生回路信号
66を設計しようとすると、回路構成が複雑化しかつ回路
規模が増大化してしまうため、結果として高速動作が達
成されなくなる。従って、この従来回路では、プロセ
ス、電源電圧条件下で極力グリッチが抑えられるように
信号Ｄ′，／Ｄ′の切り替え時間を合わせ込んだとして
も、プロセス、電源電圧条件等の変動で容易に信号
Ｄ′，／Ｄ′の切り替え時間のバランスが崩れ、グリッ
チが発生してしまう。結局、この従来回路では、プロセ
ス・マージンが小さく、２個のトランジスタ62，67の一
対のゲート入力信号の位相を同時に切り替えることは不
可能に近い。従って、この図１２に示す従来回路の場合
も、図１３の波形図に示すように、出力電流Ｉout の波
形にオーバーシュートが生じ、かつ接続点64の電位Ｖno
d も変動する。

【００１２】そこでさらに従来では図１４に示すような
定電流スイッチ回路が考えられている。この回路は米国
特許第４８３１２８２号「ＣＭＯＳ ＩＮＰＵＴＣＩＲ
ＣＵＩＴ」に記載されているものであり、図１２に示さ
れる２個のＭＯＳトランジスタ62，67のうち、一方のト
ランジスタ62のゲートにはバイアス電圧発生回路68で発
生される直流バイアス電圧Ｖref ″が供給され、他方の
トランジスタ67のゲートには２進論理信号Ｄが供給され
る。

【００１３】この回路では、電流源用のＭＯＳトランジ
スタ61に流れる基準電流Ｉref を出力端子63から出力す
るために、トランジスタ62のソース電位である接続点64
の電位をトランジスタ67の導通／非導通で制御するよう
にしている。すなわち、接続点64の電位が直流バイアス
電圧Ｖref ″よりも上昇し、トランジスタ62のゲート・
ソース間電圧がその閾値電圧よりも高くなると、このト
ランジスタ62が導通する。一方、接続点64の電位が降下
し、トランジスタ62のゲート・ソース間電圧がその閾値
電圧よりも低くなると、このトランジスタ62は非導通状
態になる。

【００１４】従って、この図１４の回路では相補な一対
の信号を必要とせずに２個のＭＯＳトランジスタをスイ
ッチング制御して基準電流Ｉref を流す経路の切り替え
を行うことができ、グリッチの変化がなく高速化を達成
することができる。また、ゲートに２進論理信号Ｄが供
給されるトランジスタ67が出力端子63に直接接続されて
いないので、信号Ｄのクロストーク成分が出力端子63に
漏れて交流特性に影響を与えるという問題も生じない。

【００１５】しかし、図１２及び図１４の従来回路は２
個のトランジスタで出力電流の経路を切り替えるという
共通点を持つため、図１０のように１つの電流経路しか
持たない回路と比較した場合に次のような問題がある。 （１）電流経路を切り替えるために余分な回路や配線が
必要なので、回路規模が大きく複雑になったりレイアウ
ト・パターン面積が増大する。

【００１６】（２）常に２つの電流経路のいずれかに電
流が流れるので、定電流スイッチ回路を複数設けてＤＡ
Ｃを構成した場合、例えば低い電流値を出力するような
場合でも常に最大電流を消費することになり、消費電力
が増大する。

【００１７】

【発明が解決しようとする課題】上記のように、グリッ
チ・エネルギーの発生が抑制された図１２もしくは図１
４に示す従来の定電流スイッチ回路は、回路構成が複雑
化し、レイアウト面積が増大すると共に消費電力が増大
するという問題がある。

【００１８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、出力特性のエラー要因
であるグリッチ・エネルギーの発生を抑制し、回路構成
を簡単化することでレイアウト面積を小さくし、精度の
よい安定した出力特性が得られかつ高速で低消費電力の
定電流スイッチ回路及びこれを用いたディジタル／アナ
ログ変換回路を提供することにある。

【００１９】

【課題を解決するための手段】この発明の定電流スイッ
チ回路は、一端が電源に接続され、２進論理信号に基づ
いてスイッチ制御されるスイッチ素子と、一端が上記ス
イッチ素子の他端に接続され、他端が電流出力端子に接
続され、電流調整端子に一定の直流バイアス電圧が供給
される電流源素子とを具備したことを特徴とする。

【００２０】さらにこの発明のディジタル／アナログ変
換回路は、一端が電源に接続され、複数の各２進論理信
号でそれぞれスイッチ制御される複数のスイッチ素子
と、一端が上記複数の各スイッチ素子の他端に接続さ
れ、他端がアナログ信号出力端子に共通に接続され、各
電流調整端子に一定の直流バイアス電圧が共通に供給さ
れる複数の電流源素子とを具備したことを特徴とする。

【００２１】

【作用】スイッチ素子が導通状態ときには、スイッチ素
子と電流源素子との接続点が高電位となり、電流源素子
に一定の電流が流れ、出力端子から出力される。スイッ
チ素子が非導通状態ときには、スイッチ素子と電流源素
子との接続点が低電位となり、電流源素子には電流が流
れない。

【００２２】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。

【００２３】図１はこの発明の定電流スイッチ回路の第
１の実施例に係る構成を示す回路図である。高電位Ｖcc
の電源にはＰチャネルＭＯＳトランジスタ11のソースが
接続されている。このトランジスタ11のゲートには２進
論理信号Ｄが供給される。上記トランジスタ11のドレイ
ンにはＰチャネルＭＯＳトランジスタ12のソースが接続
されている。このトランジスタ12のゲートには出力電流
Ｉout の値を設定するための一定の直流バイアス電圧Ｖ
ref が供給され、ドレインは出力端子13に接続されてい
る。また、上記トランジスタ11のドレイン及びトランジ
スタ12のソースとの接続点14には、寄生容量15の一端が
接続されており、この容量15の他端は接地電位に接続さ
れている。すなわち、この実施例回路は、ＭＯＳトラン
ジスタ11からなるスイッチ素子とＭＯＳトランジスタ12
からなる電流源素子とから構成されている。次に上記構
成でなる回路の動作を図２の波形図を用いて説明する。

【００２４】まず、トランジスタ11が導通状態から非導
通状態に変るように２進論理信号Ｄのレベルを変化させ
たときの動作を考える。２進論理信号Ｄのレベルが
“Ｌ”レベルでトランジスタ11が導通しているとき、一
定の直流バイアス電圧Ｖref が供給されているトランジ
スタ12の導通抵抗に比べてトランジスタ11の導通抵抗が
十分に低くなる。このため、上記接続点14の電位Ｖnod
は双方のトランジスタ11，12の導通抵抗比に基づいて設
定されるある程度高い値、すなわちトランジスタ12が設
定電流量を流すためのゲート・ソース間電圧及びドレイ
ン・ソース間電圧を満たすようなソース電位で安定し、
出力端子13には直流バイアス電圧Ｖref によって決定さ
れる値の出力電流Ｉout が流れる。次にトランジスタ11
が非導通状態になると、接続点14に対する電流供給が遮
断されるにもかかわず、トランジスタ12は所定の電流を
流そうとするので、トランジスタ12の閾値電圧をＶth12
とすると、接続点14の電位はトランジスタ12がカットオ
フする電位すなわち（Ｖref ＋Ｖth12）となるような電
位まで下がったところで安定する。このとき、出力端子
13からは当然電流は流れない。

【００２５】一方、今度はトランジスタ11が非導通状態
から導通状態に変るように２進論理信号Ｄのレベルを変
化させたときの動作を考える。トランジスタ11が非導通
状態から導通状態に変ることにより、接続点14にはＶcc
電源から電流が流れ込み、その電位は（Ｖref ＋Ｖth1
2）から増加し始める。すると、トランジスタ12は上記
接続点14の電位上昇に伴い、Ｖref との間の電位差分の
ゲート・ソース間電圧ＶＧＳが加わり、それに応じたド
レイン電流が流れ始める。そして、接続点14の電位が、
最終的には双方のトランジスタ11，12の導通抵抗比によ
って定まるある程度高い値、すなわちトランジスタ12が
設定電流を流すためのゲート・ソース間電圧ＶＧＳ及び
ドレイン・ソース間電圧ＶＤＳを満たすようなソース電
位で安定し、出力端子13からは所定値の電流Ｉout が出
力される。

【００２６】ここで、上記接続点14の電位変動に着目す
る。この接続点14には従来回路の場合と同様に容量15が
寄生しており、トランジスタ11が導通している期間では
この容量15に電荷が蓄積される。しかし、次にトランジ
スタ11が非導通状態となる期間では、トランジスタ11が
電源からの電流を遮断する一方、トランジスタ12は依然
電流を流そうとするので、トランジスタ12がカットオフ
する電位は（ＶＧＳ≦Ｖth12）であるため、容量15から
の放電は接続点14の電位が（Ｖref ＋Ｖth12）になるま
で行われる。次にトランジスタ11が導通状態になる期間
では、接続点14に電源から電流が流れるためにこの接続
点14の電位は増加する。このとき、上記容量15には電荷
が蓄積される。また、接続点14の電位が増加することで
トランジスタ12のゲート・ソース間電圧ＶＧＳ及びドレ
イン・ソース間電圧ＶＤＳが増加し、出力端子13から流
れ出る電流が穏やかに増加し、設定電流値を流すための
ゲート・ソース間電圧ＶＧＳ及びドレイン・ソース間電
圧ＶＤＳを満たすようなソース電位、すなわち電源電圧
Ｖccから導通状態のトランジスタ11のソース・ドレイン
間電圧を差し引いた値で安定する。

【００２７】従って、この実施例回路では、寄生容量15
には出力電流に悪影響を及ぼす電荷が蓄積されないの
で、２進論理信号Ｄが“Ｈ”レベルから“Ｌ”レベルに
変化した時に、設定値を越えた急激な電流が流れること
がなく、逆にこの容量15を利用して出力電流Ｉout の安
定した立上がり特性を得ることができる。

【００２８】また、接続点14における電位は、トランジ
スタ11が非導通状態のときはトランジスタ12が非導通と
なるような電位（Ｖref＋Ｖth12）と、トランジスタ11
が導通状態のときはトランジスタ11と12の導通抵抗比に
よって定まる電位との間の範囲で変化するため、その変
化範囲は電圧Ｖref の値の設定により任意に決めること
ができる。接続点14における電位変化は前記のように基
準となる直流バイアス電圧Ｖref の安定性を損ない、ひ
いては出力のセットリング・タイムを劣化させることに
なるため、できるだけ狭い方がよい。この実施例回路で
はこの変化範囲を自由に設定することができるから、範
囲を小さく設定すれば容易にＶref の安定性を確保する
ことができる。

【００２９】また、図１０の従来回路の場合と同様に２
個のＭＯＳトランジスタで構成することができるため、
図１２もしくは図１４の従来回路に比べて回路構成が簡
単化され、レイアウト面積を小さくすることができる。

【００３０】図３は図１０に示す従来回路と、この実施
例回路における２個のトランジスタの接続点における電
位変化範囲を比べて示したものである。なお、図中の
「ＯＮ」は２進論理信号によってスイッチング制御され
るトランジスタ、すなわち図１０の従来回路の場合には
トランジスタ62であり、この実施例回路の場合にはトラ
ンジスタ11がそれぞれ導通状態のときであり、「ＯＦ
Ｆ」はそれぞれのトランジスタが非導通状態のときであ
る。図４ないし図６はこの発明の第２ないし第４の実施
例回路の構成を示す回路図である。

【００３１】前記図１に示す第１の実施例の定電流スイ
ッチ回路は出力端子から電流を流し出す形式のものであ
るが、図４に示す第２の実施例回路では２個のＮチャネ
ルＭＯＳトランジスタ21，22を用いて出力端子23から電
流を流し込むようにしたものである。すなわち、接地電
位にはＮチャネルＭＯＳトランジスタ21のソースが接続
されている。このトランジスタ21のゲートには２進論理
信号Ｄが供給される。上記トランジスタ21のドレインに
はＮチャネルＭＯＳトランジスタ22のソースが接続され
ている。このトランジスタ22のゲートには一定の直流バ
イアス電圧Ｖref が供給され、ドレインは出力端子23に
接続されている。

【００３２】図５に示す第３の実施例回路では、前記図
１に示す第１の実施例回路におけるＰチャネルＭＯＳト
ランジスタ11に変えて、ＮＰＮ型のバイポーラトランジ
スタ16を用いるようにしたものである。

【００３３】また、図６に示す第４の実施例回路では、
上記図４に示す第２の実施例回路におけるＮチャネルＭ
ＯＳトランジスタ21に変えて、ＰＮＰ型のバイポーラト
ランジスタ24を用いるようにしたものである。

【００３４】図７にこの発明の第５の実施例回路の構成
を示す。この実施例回路は前記図１の実施例回路に対
し、直流バイアス電圧Ｖref を発生する直流バイアス電
圧発生回路30を付加したものである。

【００３５】上記直流バイアス電圧発生回路30は、図示
のように定電流スイッチ回路と同様に２個のＰチャネル
ＭＯＳトランジスタ31，32と、定電流源33とから構成さ
れている。上記一方のトランジスタ31のゲートは接地電
位に接続されており、常時導通するように設定されてい
る。また、他方のトランジスタ32のゲートはそれ自体の
ソースに接続されている。上記定電流源33はトランジス
タ32のドレインと接地電位との間に挿入されている。

【００３６】ここで、上記トランジスタ32と定電流スイ
ッチ回路内のトランジスタ12とはカレントミラー回路を
構成しており、定電流源33の電流値に比例した値の電流
がトランジスタ12に流れることになる。従って、トラン
ジスタ31と11及びトランジスタ32と12それぞれの素子寸
法比、例えばチャネル幅の比をＮ：１に設定しておけ
ば、定電流源33の電流値のＮ倍の電流がトランジスタ12
に流れることになる。

【００３７】図８はこの発明の第６の実施例回路の回路
図である。この実施例回路は前記図１の実施例回路に対
し、上記図７の実施例のものとは異なる構成の直流バイ
アス電圧発生回路40を付加したものである。

【００３８】上記直流バイアス電圧発生回路40は、図示
のように２個のＰチャネルＭＯＳトランジスタ41，42
と、電流源用の抵抗43と、演算増幅器44とから構成され
ている。上記一方のトランジスタ41のゲートは接地電位
に接続されており、常時導通するように設定されてい
る。上記抵抗43は上記トランジスタ42のドレインと接地
電位との間に挿入されている。また、上記演算増幅器44
の反転入力端（−）には直流バイアス電圧Ｖref ′が供
給され、その出力端には上記トランジスタ42及び定電流
スイッチ回路内のトランジスタ12の各ゲートが接続され
ている。また、上記演算増幅器44の非反転入力端（＋）
には上記トランジスタ42のドレインと抵抗43の接続点の
電位が帰還されている。

【００３９】このような構成でなる回路において、演算
増幅器44の反転入力端（−）と非反転入力端（＋）の電
位は、演算増幅器の特性の一つである仮想接地により互
いに等しくなる。そして、この電位をＥとする。ここで
トランジスタ42と接地電位との間に設けられた電流源を
抵抗43で実現し、定電流スイッチ回路で流すべき設定電
流をＩout とすると、その抵抗値Ｒはオームの法則によ
りＲ＝Ｅ／Ｉout で与えられる。従って、演算増幅器44
の出力端に得られる直流電圧Ｖref を定電流スイッチ回
路内のトランジスタ12のゲートに供給すれば出力端子13
に所望の出力電流を得ることができる。なお、この実施
例の場合にも、トランジスタ42と12の素子寸法比、例え
ばチャネル幅の比をｎ：１に変えることにより、トラン
ジスタ42に流れる電流のｎ倍の電流をトランジスタ12に
流すことができる。

【００４０】図９はこの発明の第７の実施例回路の回路
図である。この実施例回路はそれぞれ前記図１の実施例
回路と同様の構成の複数の定電流スイッチ回路50，50，
…を設け、これら定電流スイッチ回路50，50，…内のト
ランジスタ12の各ドレインをアナログ出力端子51に共通
に接続すると共に、各定電流スイッチ回路50，50，…内
のトランジスタ11のゲートに複数の２進論理信号Ｄ０，
Ｄ１，…ＤＮのそれぞれを供給し、各定電流スイッチ回
路50，50，…内のトランジスタ12のゲートには直流バイ
アス電圧Ｖref を共通に与えることによってＤＡＣを構
成するようにしたものである。

【００４１】このような構成のＤＡＣでは、複数の２進
論理信号Ｄ０，Ｄ１，…ＤＮに応じた値の出力電流をア
ナログ出力端子51に得ることができる。また、各定電流
スイッチ回路50，50，…では２進論理信号Ｄ０，Ｄ１，
…ＤＮが“Ｌ”レベルのときにのみアナログ出力端子51
に設定された電流を流すのみであり、“Ｈ”レベルのと
きには電流は流れないので、低消費電力化を図ることが
できる。

【００４２】なお、この実施例では各定電流スイッチ回
路50として、出力電流の値が等しいものを用いる場合の
他に、各定電流スイッチ回路50における各トランジスタ
の寸法比を前記のように変える等して出力電流の値が異
なるものを用いることもできる。

【００４３】

【発明の効果】以上説明したようにこの発明によれば、
グリッチ・エネルギーの発生を抑制し、回路構成を簡単
化することでレイアウト面積を小さくし、精度のよい安
定した出力特性が得られかつ高速で低消費電力の定電流
スイッチ回路及びこれを用いたディジタル／アナログ変
換回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の回路図。

【図２】上記第１の実施例回路の波形図。

【図３】上記第１の実施例回路及び従来回路の同一回路
点における電位変化範囲を示す図。

【図４】この発明の第２の実施例の回路図。

【図５】この発明の第３の実施例の回路図。

【図６】この発明の第４の実施例の回路図。

【図７】この発明の第５の実施例の回路図。

【図８】この発明の第６の実施例の回路図。

【図９】この発明の第７の実施例の回路図。

【図１０】従来回路の回路図。

【図１１】図１０の従来回路の波形図。

【図１２】従来回路の回路図。

【図１３】図１２の従来回路の波形図。

【図１４】従来回路の回路図。

【符号の説明】

11…スイッチ素子用のＰチャネルＭＯＳトランジスタ、
12…電流源素子用のＰチャネルＭＯＳトランジスタ、13
…出力端子、14…接続点、15…寄生容量、16…ＮＰＮ型
のバイポーラトランジスタ、21…スイッチ素子用のＮチ
ャネルＭＯＳトランジスタ、22…電流源素子用のＮチャ
ネルＭＯＳトランジスタ、23…出力端子、24…ＰＮＰ型
のバイポーラトランジスタ、30，40…直流バイアス電圧
発生回路、50…定電流スイッチ回路、51…アナログ出力
端子。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一端が電源に接続され、２進論理信号に
   基づいてスイッチ制御されるスイッチ素子と、 一端が上記スイッチ素子の他端に接続され、他端が電流
   出力端子に接続され、電流調整端子に一定の直流バイア
   ス電圧が供給される電流源素子とを具備したことを特徴
   とする定電流スイッチ回路。
2. 【請求項２】 前記スイッチ素子及び前記電流源素子が
   それぞれＭＯＳトランジスタで構成されている請求項１
   に記載の定電流スイッチ回路。
3. 【請求項３】 前記スイッチ素子がバイポーラトランジ
   スタで構成され、かつ前記電流源素子がＭＯＳトランジ
   スタで構成されている請求項１に記載の定電流スイッチ
   回路。
4. 【請求項４】 一端が電源に接続され、２進論理信号に
   基づいてスイッチ制御される第１のスイッチ素子と、 一端が上記第１のスイッチ素子の他端に接続され、他端
   が電流出力端子に接続され、電流調整端子に一定の直流
   バイアス電圧が供給される第１の電流源素子と、 一端が上記電源に接続され、素子寸法もしくは電流特性
   が上記第１のスイッチ素子に対して任意の倍数比に設定
   され、導通状態に設定された第２のスイッチ素子及び一
   端と電流調整端子とが上記第２のスイッチ素子の他端に
   接続され、他端が電流源に接続されかつ素子寸法もしく
   は電流特性が上記第１の電流源素子に対して任意の倍数
   比に設定され、電流調整端子に上記第１の電流源素子に
   供給すべき直流バイアス電圧を発生せしめる第２の電流
   源素子とからなる直流バイアス電圧発生手段とを具備し
   たことを特徴とする定電流スイッチ回路。
5. 【請求項５】 一端が電源に接続され、複数の各２進論
   理信号でそれぞれスイッチ制御される複数のスイッチ素
   子と、 一端が上記複数の各スイッチ素子の他端に接続され、他
   端がアナログ信号出力端子に共通に接続され、各電流調
   整端子に一定の直流バイアス電圧が共通に供給される複
   数の電流源素子とを具備したことを特徴とするディジタ
   ル／アナログ変換回路。