KR100313496B1 - 디지털/아나로그변환기 - Google Patents

Abstract

본 발명은 디지털/아나로그 변환기에 관한 것으로, 종래에는 종래장치는 입력되는 디지털신호의 코드변환시 디코더의 인버터에 의해 발생하는 지연에 의한 반상의 출력값이 낮은 전압에서 높은 전압으로 교차할 때 스위치커런트부의 스위칭소자가 오프되어 큰 글리치와 긴 셋팅 타임을 갖는 출력신호가 발생되는 문제점이 있었다. 따라서, 본 발명은 비트단위로 디지털신호를 입력받아 이를 낮은 문턱전압을 기준으로 반전한후, 그 반전신호를 다시 반전하여 서로 높은 전압레벨에서 교차되는 제1 디코딩신호 또는제2 디코딩신호를 출력하는 다수의 디코더와; 상기 다수의 디코더에서 출력되는 제1 디코딩신호 또는 제2 디코딩신호에 의해 바이어스전압에 따라 제어되어 순차적으로 2배씩 증가하는 제1,제2 스위칭전류를 출력하는 다수의 스위치커런트부와; 상기 다수의 스위치커런트부에서 출력되는 제1 스위칭전류 또는 제2 스위칭전류를 각기 가산하여 입력받아 그 가산된 제1 스위칭전류 또는 제2 스위칭전류를 미러링하여 그에 따른 아나로그신호를 출력하는 전류미러로 구성함으로써 스위치커런트부의 디코딩된 신호의 입력에 의한 피이드드로우현상으로 인하여 발생하는 모스트랜지스터의 게이트와 소스간의 전압의 변화를 방지함으로써 안정된 출력신호를 발생할 수 있는 효과가 있다.

Description

디지털/아나로그 변환기{DIGITAL TO ANALOG CONVERTER}

본 발명은 디지털/아나로그 변환기에 관한 것으로, 특히 높은 크로스포인트를 갖는 입력 디코더를 이용하여 코드변환시 발생하는 글리치를 최소화함으로써 빠른 셋팅타임을 갖을 수 있도록 한 디지털/아나로그 변환기에 관한 것이다.

도1은 종래 디지털/아나로그 변환기의 구성을 보인 회로도로서, 이에 도시된 바와같이 비트단위로 디지털신호(b<k:O>)를 입력받아 이를 순차적으로 지연시켜 디코딩하여 그에 따른 제1,제2 신호(b0b~bkb),(b0bb~bkbb)를 각기 발생하는 다수의 디코더(D1~Dn)와; 상기 다수의 디코더(D1~Dn)로부터 제1,제2 신호(b0b~bkb),(b0bb~ bkbb)를 각기 각기 입력받아 그에 따른 제1,제2 스위칭전류(I0),(I0b)를 발생하는 다수의 스위치커런트부(S1~Sn)와; 상기 다수의 스위치커런트부(S1~Sn)의 제1,제2 스위칭전류(I0),(I0b)를 입력받아 이를 미러링하여 그에 따른 제1,제2 출력신호(Iout),(Ioutb)를 발생하는 전류미러(100)로 구성된다.

상기 디코더(D1~Dn)는 각기 비트단위로 디지털신호(b<k:O>)를 입력받아 이를 반전하여 그에 따른 제1 신호(b0b~bkb)를 출력하는 인버터(INV01~INVk1)와; 상기 인버터(INV01~INVk1)의 출력신호(b0b~bkb)를 다시 입력받아 반전하여 그에 따른 제2 신호(b0bb~bkbb)를 출력하는 인버터(INV02~INVk2)로 구성된다.

상기 스위치커런트부(S1~Sn)는 각기 게이트에 바이어스전압(Vbias)이 인가되고 소스가 접지된 제1 엔모스트랜지스터(M01~Mk1)의 드레인을 게이트에 제1신호(b0b~bkb)가 인가된 제2 엔모스트랜지스터(M03~Mk3)의 소스에 접속하고, 상기 제1 엔모스트랜지스터(M01~Mk1)의 드레인을 게이트에 제2 신호(b0bb~bkbb)가 인가된 제3 엔모스트랜지스터(M02~Mk2)의 소스에 접속되며, 상기 제2,제3 엔모스트랜지스터(M01~Mk1),(M02~Mk2)의 드레인측에서 제1,제2 출력신호(I0),(I0b)가 발생하도록 구성된다.

상기 전류미러(100)는 상기 스위치커런트부(S1~Sn)의 제1 출력신호(I0)가 드레인에 인가되고 전원전압(Vdd)이 소스에 인가된 피모스트랜지스터(M3)의 게이트를 전원전압(Vdd)이 소스에 인가된 피모스트랜지스터(M4)의 게이트에 접속하며, 상기 피모스트랜지스터(M3)의 게이트와 드레인은 공통접속되고, 상기 피모스트랜지스터(M4)의 드레인측에서 제1 출력신호(Iout)가 발생하며, 상기 스위치커런트부(S1~Sn)의 제2 출력신호(I0b)가 드레인에 인가되고 전원전압(Vdd)이 소스에 인가된 피모스트랜지스터(M1)의 게이트를 전원전압(Vdd)이 소스에 인가된 피모스트랜지스터(M2)의 게이트에 접속하며, 상기 피모스트랜지스터(M1)의 게이트와 드레인은 공통접속되고, 상기 피모스트랜지스터(M2)의 드레인측에서 제2 출력신호(Ioutb)가 발생되도록 구성되며, 이와같이 구성된 종래 장치의 동작을 도 2의 타이밍도를 참조하여 상세히 설명한다.

먼저, 다수의 디코더(D1~Dn)는 각기 비트단위로 디지털신호(b<k:O>)를 입력받아 이를 순차적으로 지연 반전시켜 제1,제2 출력신호(b0b~bkb),(b0bb~bkbb)를 출력하는데, k번째 비트를 예를 들어 설명하면 디코더(Dn)는 k번째 비트에 해당되는 도2의 (a)와 같은 디지털신호(b<k>)를 입력받아 이를 두 개의 인버터(INVk1),(INVk2)를통해 순차적으로 반전하여 그에 따른 제1,제2 신호(bkb),(bkbb)를 도2의 (b)와 같이 낮은 전압레벨에서 크로스포인트가 발생되도록 출력한다.

그러면, k번째 비트에 해당되는 스위치커런트부(Sn)는 상기 디코더(Dn)의 제1,제2 출력신호(bkb),(bkbb)를 입력받아 그에 해당되는 제1 스위칭전류(I0) 또는 제2 스위칭전류(I0b)를 발생하여 이 제1,제2 스위칭전류(I0),(IOb)를 전류미러(100)에 인가하는데, 즉 상기 스위치커런트부(Sn)에서 입력된 신호(bkb),(bkbb)는 바이어스전압(Vbias)에 의해 제어된 엔모스트랜지스터(Mk1)에 흐르는 일정한 전류를 제1 스위칭전류(I0) 또는 제2 스위칭전류(I0b)로 스위칭하게 된다.

만약, 디코더(Dn)의 제1 출력신호(bkb)가 고전위이고 제2 출력신호(bkbb)가 저전위이면 상기 스위치커런트부(Sn)는 제1 스위칭전류(I0)를 발생하고, 반대로 디코더(Dn)의 제1 출력신호(bkb)가 저전위이고 제2 출력신호(bkbb)가 고전위이면 상기 스위치커런트부(Sn)는 제2 스위칭전류(I0b)를 발생한다.

여기서, 모든 비트(b<k:O>)를 통해 스위칭된 제1,제2 스위칭전류(I0),(IOb)는 각기 모여져서 전류미러(100)에 인가된다.

이에따라, 상기 전류미러(100)는 상기 스위치커런트부(Sn)의 제1 스위칭전류(I0) 또는 제2 스위칭전류(I0b)를 입력받아 이를 미러링하여 그에 따른 제1,제2 출력신호(Iout),(Ioutb)를 도2의 (c)와 같이 출력하는데, 즉 제1 스위칭전류(I0)는 엔모스트랜지스터(M3),(M4)를 통해 미러링되어 제1 출력신호(Iout)를 출력하고 제2 스위칭전류(I0b)는 엔모스트랜지스터(M1),(M2)를 통해 미러링되어 제2 출력신호(Ioutb)를 출력한다.

상기에서 스위칭커런트부(Sn)의 엔모스트랜지스터(Mk2),(Mk3)는 게이트에 디코더(Dn)로부터 인가된 제1,제2 출력신호(bkb),(bkbb)가 낮은점에서 교차되어 출력되는데, 즉 동시에 저전위가 인가되면 동시에 엔모스트랜지스터(Mk2),(Mk3)가 턴오프되어 셋팅타임이 늦어질 수있다.

그러나, 상기와 같이 동작하는 종래장치는 입력되는 디지털신호의 코드변환시 디코더의 인버터에 의해 발생하는 지연에 의한 반상의 출력값이 낮은 전압에서 높은 전압으로 교차할 때 스위치커런트부의 스위칭소자가 오프되어 큰 글리치와 긴 셋팅 타임을 갖는 출력신호가 발생되는 문제점이 있고, 또한 스위치커런트부에서 디코딩된 신호의 입력에 의한 피이드 드로우 현상에 의해 모스트랜지스터의 게이트와 소스간의 전압을 변환시켜 노이즈가 발생되는 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 높은 크로스포인트를 갖는 입력 디코더를 이용하여 코드변환시 발생하는 글리치를 최소화함으로써 빠른 셋팅타임을 갖을 수 있도록 한 디지털/아나로그 변환기를 제공함에 그 목적이 있다.

도1은 종래 디지털/아나로그 변환기의 구성을 보인 회로도.

도2는 도1에 있어서, 각 부분의 타이밍도.

도3은 본 발명 디지털/아나로그 변환기의 구성을 보인 회로도.

도4는 도3에 있어서, 각 부분의 타이밍도.

*****도면의 주요부분에 대한 부호의 설명*****

ND1~NDn:디코더 NS1~NSn:스위치커런트부

200:전류미러

상기와 같은 목적을 달성하기 위한 본 발명은 비트단위로 디지털신호를 입력받아 이를 낮은 문턱전압을 기준으로 반전한후, 그 반전신호를 다시 반전하여 서로 높은 전압레벨에서 교차되는 제1 디코딩신호 또는제2 디코딩신호를 출력하는 다수의 디코더와; 상기 다수의 디코더에서 출력되는 제1 디코딩신호 또는 제2 디코딩신호에 의해 바이어스전압에 따라 제어되어 순차적으로 2배씩 증가되는 제1,제2 스위칭전류를 출력하는 다수의 스위치커런트부와; 상기 다수의 스위치커런트부에서 출력되는 제1 스위칭전류 또는 제2 스위칭전류를 각기 가산하여 입력받아 그 가산된 제1 스위칭전류 또는 제2 스위칭전류를 미러링하여 그에 따른 아나로그신호를 출력하는 전류미러로 구성한 것을 특징으로 한다.

이하, 본 발명에 의한 디지털/아나로그 변환기의 일실시예의 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도2는 본 발명 디지털/아나로그 변환기의 구성을 보인 회로도로서, 이에 도시한 바와같이 비트단위로 디지털신호(b<k:0>)를 입력받아 이를 지연시간을 짧게 디코딩하여 높은 전압레벨에서 서로 교차되는 제1,제2 신호(b0b~bkb),(b0bb~bkbb)를 출력하는 다수의 디코더(ND1~NDn)와; 상기 다수의 디코더(ND1~NDn)로부터 각기 제1,제2 신호(b0b~bkb),(b0bb~bkbb)를 입력받아 그에 따른 제1 스위칭전류(I0) 또는 제2 스위칭전류(I0b)를 발생하는 다수의 스위치커런트부(NS1~NSn)와; 상기 다수의 스위치커런트부(NS1~NSn)로부터 제1 스위칭전류(I0) 또는 제2 스위칭전류(I0b)를 입력받아 그 제1,제2 스위칭전류(I0),(IOb)에 의해 발생하는 피드드로우(Feed Through)현상으로 인한 신호의 변화를 방지하여 미러링하는 전류미러(200)로 구성한다.

상기 디코딩부(NDn)는 디지털신호(b<k>)를 게이트에 인가받고 전원전압(Vdd)을 소스에 인가받는 제1 피모스트랜지스터(M12))의 드레인에 낮은 문턱전압(VG)이 게이트에 인가된 제2 피모스트랜지스터(M13)의 소스를 접속하고, 상기 제2 피모스트랜지스터(M13)의 드레인에 디지털신호(b<k>)가 게이트에 인가되고 소스가 접지된 엔모스트랜지스터(M14)의 드레인을 접속하며, 상기 피모스트랜지스터(M12)의 게이트에 제1 인버터(Invk1)를 접속하고, 상기 엔모스트랜지스터(M14)의 드레인에 제2 인버터(Invk2)를 접속하여 구성한다.

상기 전류미러(200)는 제1 스위칭전류(I0)를 드레인에 인가받고 접지전압(Vss)이 게이트에 인가된 제1 피모스트랜지스터(M6)의 소스에 전원전압(Vdd)이 소스에 인가되고 게이트와 드레인이 공통접속된 제2 피모스트랜지스터(M3)의 드레인에 접속하고, 전원전압(Vdd)이 소스에 인가된 제3 피모스트랜지스터(M4)의 게이트를 상기 제2 피모스트랜지스터(M3)의 게이트에 접속하며, 상기 제3 피모스트랜지스터(M4)의 드레인에 접지전압(Vss)이 게이트에 인가된 제4 피모스트랜지스터(M8)의 드레인을 접속하고, 상기 제4 피모스트랜지스터(M8)의 소스측에서 제1 출력신호(Iout)를 발생하고, 제2 스위칭전류(I0b)를 드레인에 인가받고 접지전압(Vss)이 게이트에 인가된 제5 피모스트랜지스터(M5)의 소스에 전원전압(Vdd)이 소스에 인가되고 게이트와 드레인이 공통접속된 제6 피모스트랜지스터(M1)의 드레인에 접속하고, 전원전압(Vdd)이 소스에 인가된 제7 피모스트랜지스터(M2)의 게이트를 상기 제6 피모스트랜지스터(M1)의 게이트에 접속하며, 상기 제7 피모스트랜지스터(M2)의 드레인에 접지전압(Vss)이 게이트에 인가된 제8 피모스트랜지스터(M7)의 드레인을 접속하고, 상기 제8 피모스트랜지스터(M7)의 소스측에서 제2 출력신호(Ioutb)를 발생하도록 구성한다.

여기서, 제1 피모스트랜지스터(M6)는 제2 피모스트랜지스터(M3)의 게이트와 소스간 전압변화를 방지하기 위한 버퍼링을 수행하고, 제5 피모스트랜지스터(M5)는 제6 피모스트랜지스터(M1)의 게이트와 소스간 전압변화를 방지하기 위한 버퍼링을 수행한다.

이와같이 구성한 본 발명의 동작을 첨부한 도4의 타이밍도를 참조하여 k번재 비트의 디지털신호를 예로 상세히 설명한다.

먼저, 디코더(NDn)는 k번째 비트의 디지털신호(b<k>)를 도4의 (a)와 같이 입력받아 지연시간을 짧게 디코딩하여 도4의 (b)와 같이 높은 전압레벨에서 서로 교차되는 제1,제2 신호(bkb),(bkbb)를 출력하는데, 즉 낮은 문턱전압(VG)을 게이트에 인가받는 피모스트랜지스터(M13)를 이용하여 제2 신호(bkbb)가 저전위에서 고전위로 천이되는 지연시간을 짧게 함으로써 디코더(NDn)로부터 출력되는 제1,제2 신호(bkb),(bkbb)의 크로스포인트가 높은 전압레벨에서 발생된다.

그러면, k번째 비트에 해당되는 스위치커런트부(NSn)는 상기 디코더(NDn)의 제1,제2 출력신호(bkb),(bkbb)를 입력받아 그에 해당되는 제1,제2 스위칭전류(I0),(IOb)를 발생하여 이 제1,제2 스위칭전류(I0),(IOb)를 전류미러(200)에 인가하는데, 즉 상기 디코더(NDn)에서 입력된 신호(bkb),(bkbb)는 바이어스전압(Vbias)에 의해 제어된 엔모스트랜지스터(Mk1)에 흐르는 일정한 전류를 제1 스위칭전류(I0) 또는 제2 스위칭전류(I0b)로 스위칭하게 된다.

여기서, 모든 비트를 통해 스위칭된 제1,제2 스위칭전류(I0),(I0b)는 각기 모여져서 전류미러(200)에 인가되는데, 상기 제1,제2 스위칭전류는 비트 증가에 따라 순차적으로 2배씩 증가된다.

이에따라, 상기 전류미러(200)는 상기 스위칭커런트부(NSn)에서 출력되는 제1 스위칭전류 (I0)또는 제2 스위칭전류(IOb)에 의해 발생하는 피드드로우(Feed Through)현상으로 인한 전압의 변화를 방지하기 위해 버퍼링된후 미러링되고, 그에 따라 도4의 (c)와 같이 글리치가 제거된 제1 출력신호(Iout) 또는 제2 출력신호(Ioutb)를 발생한다.

즉, 제2 스위칭전류(I0b)는 엔모스트랜지스터(M5)를 통해서 엔모스트랜지스터(M1),(M2)의 전류미러단에 의해 복사되어 다시 엔모스트랜지스터(M7)를 거쳐 제2 출력신호(Ioutb)를 발생하고, 또한 제1 스위칭전류(Iout)는 엔모스트랜지스터(M6)을 통해서 엔모스트랜지스터(M3),(M4)의 전류미러단에 의해 복사되어 다시 엔모스트랜지스터(M8)을 거쳐 제1 출력신호(Iout)를 발생한다.

여기서, 상기 엔모스트랜지스터(M5),(M6)는 스위치커런트부(NSn)에서 디코딩된 신호(IO),(IOb)의 입력에 의한 피이드드로우(Feed Through) 현상으로 인한 엔모스트랜지스터(M1),(M3)의 게이트와 소스간의 전압변화를 방지하기 위한 일종의 버퍼역활을 수행하고, 엔모스트랜지스터(M7),(M8)는 상기 엔모스트랜지스터(M5),(M6)를 매칭시키기 위해 사용된다.

이상에서 상세히 설명한 바와같이 본 발명은 입력 디지털신호의 코드 변환시 디코더의 반상의 출력값이 항상 높은 전압값에서 교차하므로 스위치커런트부의 스위칭을 담당하는 모스트랜지스터가 오프되는 경우를 방지하여 빠른 셋팅 타임과 적은 글리치를 갖는 출력신호를 발생하고, 또한 전류미러에 의해 스위치커런트부의 디코딩된 신호의 입력에 의한 피이드드로우현상에 의해 모스트랜지스터의 게이트와 소스간의 전압의 변화를 방지함으로써 안정된 출력신호를 발생할 수 있는 효과가 있다.

Claims (5)

1. 비트단위로 디지털신호를 입력받아 이를 낮은 문턱전압을 기준으로 반전한후, 그 반전신호를 다시 반전하여 서로 높은 전압레벨에서 교차되는 제1 디코딩신호 또는 제2 디코딩신호를 출력하는 다수의 디코더와; 상기 다수의 디코더에서 출력되는 제1 디코딩신호 또는 제2 디코딩신호에 의해, 바이어스전압에 따라 제어되어 순차적으로 2배씩 증가하는 제1,제2 스위칭전류를 출력하는 다수의 스위치커런트부와; 상기 다수의 스위치커런트부에서 출력되는 제1 스위칭전류 또는 제2 스위칭전류를 각기 가산하여 입력받아 그 가산된 제1 스위칭전류 또는 제2 스위칭전류를 버퍼링한후 미러링하여 그에 따른 아나로그신호를 출력하는 전류미러로 구성한 것을 특징으로 하는 디지털/아나로그 변환기.
2. 제1 항에 있어서, 디코더는 디지털신호를 게이트에 인가받고 전원전압을 소스에 인가받는 제1 피모스트랜지스터의 드레인에 낮은 문턱전압이 게이트에 인가된 제2 피모스트랜지스터의 소스를 접속하고, 상기 제2 피모스트랜지스터의 드레인에 디지털신호가 게이트에 인가되고 소스가 접지된 엔모스트랜지스터의 드레인을 접속하며, 상기 피모스트랜지스터의 게이트에 제1 인버터를 접속하고, 상기 엔모스트랜지스터의 드레인에 제2 인버터를 접속하여 구성한 것을 특징으로 하는 디지털/아나로그 변환기.
3. 제1 항에 있어서, 전류미러는 전류미러는 제1 스위칭전류를 드레인에 인가받고 접지전압이 게이트에 인가된 제1 피모스트랜지스터의 소스에 전원전압이 소스에 인가되고 게이트와 드레인이 공통접속된 제2 피모스트랜지스터의 드레인에 접속하고, 전원전압이 소스에 인가된 제3 피모스트랜지스터의 게이트를 상기 제2 피모스트랜지스터의 게이트에 접속하며, 상기 제3 피모스트랜지스터의 드레인에 접지전압이 게이트에 인가된 제4 피모스트랜지스터의 드레인을 접속하고, 상기 제4 피모스트랜지스터의 소스측에서 제1 출력신호를 발생하고, 제2 스위칭전류를 드레인에 인가받고 접지전압이 게이트에 인가된 제5 피모스트랜지스터의 소스에 전원전압이 소스에 인가되고 게이트와 드레인이 공통접속된 제6 피모스트랜지스터의 드레인에 접속하고, 전원전압이 소스에 인가된 제7 피모스트랜지스터의 게이트를 상기 제6 피모스트랜지스터의 게이트에 접속하며, 상기 제7 피모스트랜지스터의 드레인에 접지전압이 게이트에 인가된 제8 피모스트랜지스터의 드레인을 접속하고, 상기 제8 피모스트랜지스터의 소스측에서 제2 출력신호를 발생하도록 구성한 것을 특징으로 하는 디지털/아나로그 변환기.
4. 제3 항에 있어서, 제1 피모스트랜지스터는 제2 피모스트랜지스터의 게이트와 소스간 전압변화를 방지하기 위한 버퍼링을 수행하는 것을 특징으로 하는 디지털/아나로그변환기.
5. 제3 항에 있어서, 제5 피모스트랜지스터는 제6 피모스트랜지스터의 게이트와 소스간 전압변화를 방지하기 위한 버퍼링을 수행하는 것을 특징으로 하는 디지털/아나로그변환기.