JP2002076897A - Ｄａコンバータ - Google Patents
ＤａコンバータInfo
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- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Abstract
(57)【要約】
【課題】 同一の集積回路上ではＭＯＳトランジスタ同
士の抵抗比は比較的精度良く管理できることに着目し、
精度を要する抵抗列をＭＯＳトランジスタに置き換える
ことにより、チップ面積を増大することなく、ＤＡコン
バータとしての精度を向上させることを可能とする。 【解決手段】 高電位参照電圧ＶｒｅｆＨと低電位参照
電圧ＶｒｅｆＬの間に、通常は線形領域で動作し、パワ
ーダウン時には、少なくともひとつがオフ動作するＭＯ
ＳトランジスタＭ１〜ＭＮを複数個直列に接続し、これ
らのＭＯＳトランジスタＭ１〜ＭＮの分圧電圧Ｖ１〜Ｖ
Ｎを、ディジタル入力１２をデコーダ１１によりデコー
ドして得られた制御信号によりオン、オフ動作するスイ
ッチＳＷ１〜ＳＷＮで選択してアナログ出力１３に導出
することで、ディジタル入力１２から与えられたディジ
タルデータに対応したアナログ値をアナログ出力１３か
ら送出する。
士の抵抗比は比較的精度良く管理できることに着目し、
精度を要する抵抗列をＭＯＳトランジスタに置き換える
ことにより、チップ面積を増大することなく、ＤＡコン
バータとしての精度を向上させることを可能とする。 【解決手段】 高電位参照電圧ＶｒｅｆＨと低電位参照
電圧ＶｒｅｆＬの間に、通常は線形領域で動作し、パワ
ーダウン時には、少なくともひとつがオフ動作するＭＯ
ＳトランジスタＭ１〜ＭＮを複数個直列に接続し、これ
らのＭＯＳトランジスタＭ１〜ＭＮの分圧電圧Ｖ１〜Ｖ
Ｎを、ディジタル入力１２をデコーダ１１によりデコー
ドして得られた制御信号によりオン、オフ動作するスイ
ッチＳＷ１〜ＳＷＮで選択してアナログ出力１３に導出
することで、ディジタル入力１２から与えられたディジ
タルデータに対応したアナログ値をアナログ出力１３か
ら送出する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＡコンバータに
係り、特に、素子の抵抗成分により電圧を分圧して、入
力されたディジタルデータをアナログ値に変換する回路
に関する。
係り、特に、素子の抵抗成分により電圧を分圧して、入
力されたディジタルデータをアナログ値に変換する回路
に関する。
【０００２】
【従来技術】ディジタルデータをアナログ値に変換する
ためのＤＡコンバータには様々な形式のものが知られて
いるが、抵抗を用いた抵抗ストリング型やＲ−２−Ｒ型
は、集積回路への組み込み型として広く用いられてい
る。これらは複数の抵抗とこれらに直列に接続されるＭ
ＯＳトランジスタを組み合わせた構成となっており、デ
ィジタルデータにより制御されるスイッチング素子によ
り抵抗列を切り替え、所望のアナログ値を得ようとする
ものである。
ためのＤＡコンバータには様々な形式のものが知られて
いるが、抵抗を用いた抵抗ストリング型やＲ−２−Ｒ型
は、集積回路への組み込み型として広く用いられてい
る。これらは複数の抵抗とこれらに直列に接続されるＭ
ＯＳトランジスタを組み合わせた構成となっており、デ
ィジタルデータにより制御されるスイッチング素子によ
り抵抗列を切り替え、所望のアナログ値を得ようとする
ものである。
【０００３】以上のような構成においては、抵抗の精度
やＭＯＳトランジスタのオン抵抗などの特性が、アナロ
グ出力値の精度に大きく影響するが、これらのパラメー
タは集積回路の製造上のばらつきにより、それぞれ独立
に変動するため、必ずしも設計通りにはならないのが一
般的である。
やＭＯＳトランジスタのオン抵抗などの特性が、アナロ
グ出力値の精度に大きく影響するが、これらのパラメー
タは集積回路の製造上のばらつきにより、それぞれ独立
に変動するため、必ずしも設計通りにはならないのが一
般的である。
【０００４】図４は、従来のＤＡコンバータの一例を示
す回路図であり、特にＮ個の抵抗Ｒ１〜ＲＮとＭＯＳト
ランジスタＭ１を直列接続した抵抗ストリング型の構成
を例示するものである。
す回路図であり、特にＮ個の抵抗Ｒ１〜ＲＮとＭＯＳト
ランジスタＭ１を直列接続した抵抗ストリング型の構成
を例示するものである。
【０００５】図４の構成において、抵抗Ｒ１〜ＲＮは高
電位参照電圧ＶｒｅｆＨと低電位参照電圧ＶｒｅｆＬの
間の電圧を分圧してアナログ電圧Ｖ１〜ＶＮを発生する
機能を有し、ＭＯＳトランジスタＭ１は、ＤＡコンバー
タが非動作の時に、高電位参照電圧ＶｒｅｆＨから低電
位参照電圧ＶｒｅｆＬに電流が流れて消費電力が無駄に
消費されるのを防止するスイッチの役割を果たす。つま
りＤＡコンバータの非使用時には、パワーダウン信号Ｐ
ＤＢによりＭＯＳトランジスタＭ１のドレイン電流を略
ゼロとして、電流の消費を抑制する。
電位参照電圧ＶｒｅｆＨと低電位参照電圧ＶｒｅｆＬの
間の電圧を分圧してアナログ電圧Ｖ１〜ＶＮを発生する
機能を有し、ＭＯＳトランジスタＭ１は、ＤＡコンバー
タが非動作の時に、高電位参照電圧ＶｒｅｆＨから低電
位参照電圧ＶｒｅｆＬに電流が流れて消費電力が無駄に
消費されるのを防止するスイッチの役割を果たす。つま
りＤＡコンバータの非使用時には、パワーダウン信号Ｐ
ＤＢによりＭＯＳトランジスタＭ１のドレイン電流を略
ゼロとして、電流の消費を抑制する。
【０００６】ディジタル入力１２はデコーダ１１により
ディジタルデータに対応する選択信号に変換され、アナ
ログ電圧Ｖ１〜ＶＮ毎に対応して設けられたスイッチＳ
Ｗ１〜ＳＷＮのひとつが選択される。その結果、アナロ
グ電圧Ｖ１〜ＶＮのひとつが選択され、アナログ出力１
３として出力される。ちなみに、スイッチＳＷ１〜ＳＷ
Ｎは、ＭＯＳトランジスタにより実現可能である。
ディジタルデータに対応する選択信号に変換され、アナ
ログ電圧Ｖ１〜ＶＮ毎に対応して設けられたスイッチＳ
Ｗ１〜ＳＷＮのひとつが選択される。その結果、アナロ
グ電圧Ｖ１〜ＶＮのひとつが選択され、アナログ出力１
３として出力される。ちなみに、スイッチＳＷ１〜ＳＷ
Ｎは、ＭＯＳトランジスタにより実現可能である。
【０００７】ここで抵抗Ｒ１〜ＲＮのそれぞれの抵抗値
を全て抵抗Ｒｒとし、ＭＯＳトランジスタＭ１のオン抵
抗をＲｏｎとすると、ＤＡコンバータのフルスケール電
圧は （ＶｒｅｆＨ―ＶｒｅｆＬ）×Ｒｒ×Ｎ／（Ｒｒ×Ｎ＋Ｒｏｎ） ・・・（１） となる。このフルスケール電圧を、集積回路の製造ばら
つきによらず一定とするためには、オン抵抗Ｒｏｎを抵
抗Ｒｒ×Ｎに比べて十分に小さく設計する必要がある。
ここでオン抵抗Ｒｏｎを小さくするためには、ＭＯＳト
ランジスタのチャンネル幅のチャンネル長に対する比を
大きくする必要がある。これは直ちにチップ面積の増大
につながる。
を全て抵抗Ｒｒとし、ＭＯＳトランジスタＭ１のオン抵
抗をＲｏｎとすると、ＤＡコンバータのフルスケール電
圧は （ＶｒｅｆＨ―ＶｒｅｆＬ）×Ｒｒ×Ｎ／（Ｒｒ×Ｎ＋Ｒｏｎ） ・・・（１） となる。このフルスケール電圧を、集積回路の製造ばら
つきによらず一定とするためには、オン抵抗Ｒｏｎを抵
抗Ｒｒ×Ｎに比べて十分に小さく設計する必要がある。
ここでオン抵抗Ｒｏｎを小さくするためには、ＭＯＳト
ランジスタのチャンネル幅のチャンネル長に対する比を
大きくする必要がある。これは直ちにチップ面積の増大
につながる。
【０００８】一方、ＤＡコンバータの動作周波数を高く
するためには、回路自体の時定数を小さくする必要があ
るが、この場合は、抵抗Ｒ１〜ＲＮの抵抗値を小さくす
る必要がある。この場合、ＭＯＳトランジスタＭ１のオ
ン抵抗Ｒｏｎは更に小さく設定する必要があり、チップ
面積増大要因が増えてしまう。
するためには、回路自体の時定数を小さくする必要があ
るが、この場合は、抵抗Ｒ１〜ＲＮの抵抗値を小さくす
る必要がある。この場合、ＭＯＳトランジスタＭ１のオ
ン抵抗Ｒｏｎは更に小さく設定する必要があり、チップ
面積増大要因が増えてしまう。
【０００９】図５は、従来のＤＡコンバータの他の例を
示す回路図であり、特にディジタル入力信号を上位ビッ
トと下位ビットに分割し、上位ビット用と下位ビット用
の２系統のＤＡコンバータブロックを組み合わせた構成
を例示するものである。
示す回路図であり、特にディジタル入力信号を上位ビッ
トと下位ビットに分割し、上位ビット用と下位ビット用
の２系統のＤＡコンバータブロックを組み合わせた構成
を例示するものである。
【００１０】図５の構成において、抵抗ＲＭ１〜ＲＭＮ
は高電位参照電圧ＶｒｅｆＨと低電位参照電圧Ｖｒｅｆ
Ｌの間の電圧を分圧してアナログ電圧Ｖ１〜ＶＮを発生
する機能を有し、ＭＯＳトランジスタＭ１は、ＤＡコン
バータが非動作の時に、高電位参照電圧ＶｒｅｆＨから
低電位参照電圧ＶｒｅｆＬに電流が流れて消費電力が無
駄に消費されるのを防止するスイッチの役割を果たす。
つまりＤＡコンバータの非使用時には、パワーダウン信
号ＰＤＢによりＭＯＳトランジスタＭ１のドレイン電流
を略ゼロとして、電流の消費を抑制する。
は高電位参照電圧ＶｒｅｆＨと低電位参照電圧Ｖｒｅｆ
Ｌの間の電圧を分圧してアナログ電圧Ｖ１〜ＶＮを発生
する機能を有し、ＭＯＳトランジスタＭ１は、ＤＡコン
バータが非動作の時に、高電位参照電圧ＶｒｅｆＨから
低電位参照電圧ＶｒｅｆＬに電流が流れて消費電力が無
駄に消費されるのを防止するスイッチの役割を果たす。
つまりＤＡコンバータの非使用時には、パワーダウン信
号ＰＤＢによりＭＯＳトランジスタＭ１のドレイン電流
を略ゼロとして、電流の消費を抑制する。
【００１１】各抵抗ＲＭ１〜ＲＭＮ−１の低電位側の各
端子には選択信号Ｖｇ１〜ＶｇＮ−１によって選択的に
オンされるＭＯＳトランジスタＭＡ１〜ＭＡＮ−１が接
続されており、ドレイン出力が二次高電位参照電圧ＶＨ
とされる。
端子には選択信号Ｖｇ１〜ＶｇＮ−１によって選択的に
オンされるＭＯＳトランジスタＭＡ１〜ＭＡＮ−１が接
続されており、ドレイン出力が二次高電位参照電圧ＶＨ
とされる。
【００１２】一方、各抵抗ＲＭ２〜ＲＭＮの低電位側の
各端子には選択信号Ｖｇ１〜ＶｇＮ−１によって選択的
にオンされるＭＯＳトランジスタＭＢ１〜ＭＢＮ−１が
接続されており、ドレイン出力が二次低電位参照電圧Ｖ
Ｌとされる。
各端子には選択信号Ｖｇ１〜ＶｇＮ−１によって選択的
にオンされるＭＯＳトランジスタＭＢ１〜ＭＢＮ−１が
接続されており、ドレイン出力が二次低電位参照電圧Ｖ
Ｌとされる。
【００１３】上位ビット側のディジタル入力２３はデコ
ーダ２１によりディジタルデータに対応する選択信号Ｖ
ｇ１〜ＶｇＮ−１に変換され、ＭＯＳトランジスタＭＡ
１〜ＭＡＮ−１とＭＯＳトランジスタＭＢ１〜ＭＢＮ−
１に与えられる。その結果、対応するＭＯＳトランジス
タがオンされる。その結果、抵抗ＲＭ２〜ＲＭＮの中の
ひとつの高電位側の電圧が二次高電位参照電圧ＶＨとし
て、低電位側の電圧が二次低電位参照電圧ＶＬとしてそ
れぞれ選択され出力されることになる。
ーダ２１によりディジタルデータに対応する選択信号Ｖ
ｇ１〜ＶｇＮ−１に変換され、ＭＯＳトランジスタＭＡ
１〜ＭＡＮ−１とＭＯＳトランジスタＭＢ１〜ＭＢＮ−
１に与えられる。その結果、対応するＭＯＳトランジス
タがオンされる。その結果、抵抗ＲＭ２〜ＲＭＮの中の
ひとつの高電位側の電圧が二次高電位参照電圧ＶＨとし
て、低電位側の電圧が二次低電位参照電圧ＶＬとしてそ
れぞれ選択され出力されることになる。
【００１４】抵抗ＲＬ１〜ＲＬＭは二次高電位参照電圧
ＶＨと二次低電位参照電圧ＶＬの間の電圧を分圧してア
ナログ電圧ＶＬ１〜ＶＬＭを発生する機能を有する。
ＶＨと二次低電位参照電圧ＶＬの間の電圧を分圧してア
ナログ電圧ＶＬ１〜ＶＬＭを発生する機能を有する。
【００１５】下位ビット側のディジタル入力２４はデコ
ーダ２２によりディジタルデータに対応する選択信号に
変換され、アナログ電圧ＶＬ１〜ＶＬＭ毎に対応して設
けられたスイッチＳＷ１〜ＳＷＭのひとつが選択され
る。その結果、アナログ電圧ＶＬ１〜ＶＬＭのひとつが
選択され、アナログ電圧値出力２５として出力される。
ちなみに、スイッチＳＷ１〜ＳＷＭは、ＭＯＳトランジ
スタにより実現可能である。
ーダ２２によりディジタルデータに対応する選択信号に
変換され、アナログ電圧ＶＬ１〜ＶＬＭ毎に対応して設
けられたスイッチＳＷ１〜ＳＷＭのひとつが選択され
る。その結果、アナログ電圧ＶＬ１〜ＶＬＭのひとつが
選択され、アナログ電圧値出力２５として出力される。
ちなみに、スイッチＳＷ１〜ＳＷＭは、ＭＯＳトランジ
スタにより実現可能である。
【００１６】つまり、図５の構成のＤＡコンバータは、
上位ビットのデータである電圧範囲を選択し、下位ビッ
トのデータで、選択された電圧範囲を更に細かく分解し
たアナログ電圧値を選択して、アナログ出力２５に出力
されるように構成される。
上位ビットのデータである電圧範囲を選択し、下位ビッ
トのデータで、選択された電圧範囲を更に細かく分解し
たアナログ電圧値を選択して、アナログ出力２５に出力
されるように構成される。
【００１７】この回路では、精度を高めようとすると、
下位ビットの抵抗ＲＬ１〜ＲＬＭの抵抗値の総和に比較
して、ＭＯＳトランジスタＭＡ１〜ＭＡＮ−１とＭＯＳ
トランジスタＭＢ１〜ＭＢＮ−１のオン抵抗を十分に小
さくする必要があるため、チャンネル長に対するチャン
ネル幅の比率を大きく、つまりチヤンネル幅を広くする
必要から、集積回路上の面積が増大する。
下位ビットの抵抗ＲＬ１〜ＲＬＭの抵抗値の総和に比較
して、ＭＯＳトランジスタＭＡ１〜ＭＡＮ−１とＭＯＳ
トランジスタＭＢ１〜ＭＢＮ−１のオン抵抗を十分に小
さくする必要があるため、チャンネル長に対するチャン
ネル幅の比率を大きく、つまりチヤンネル幅を広くする
必要から、集積回路上の面積が増大する。
【００１８】図６は、従来のＤＡコンバータの更に他の
例を示す回路図であり、特にＲ−２−Ｒ型の構成を例示
するものである。
例を示す回路図であり、特にＲ−２−Ｒ型の構成を例示
するものである。
【００１９】図６からも明らかなように、このＤＡコン
バータは、抵抗ＲＣ１〜ＲＣＮ−１、ＲＤ０〜ＲＤＮと
ＭＯＳトランジスタＭＤ１〜ＭＤＮ、ＭＤ１Ｂ〜ＭＤＮ
Ｂにより構成される。
バータは、抵抗ＲＣ１〜ＲＣＮ−１、ＲＤ０〜ＲＤＮと
ＭＯＳトランジスタＭＤ１〜ＭＤＮ、ＭＤ１Ｂ〜ＭＤＮ
Ｂにより構成される。
【００２０】ＭＯＳトランジスタＭＤ１〜ＭＤＮはディ
ジタル入力３１に対応する信号ＶｇＤ１〜ＶｇＤＮによ
り制御される。一方、ＭＯＳトランジスタＭＤ１Ｂ〜Ｍ
ＤＮＢは、信号ＶｇＤ１〜ＶｇＤＮの反転信号である信
号ＶｇＤ１Ｂ〜ＶｇＤＮＢにより制御される。つまり、
ＭＯＳトランジスタＭＤ１〜ＭＤＮとＭＯＳトランジス
タＭＤ１Ｂ〜ＭＤＮＢは対応する組み合わせ同士で、一
方がオンの時は、他方はオフ、一方がオフの時は、他方
がオンというように制御される。
ジタル入力３１に対応する信号ＶｇＤ１〜ＶｇＤＮによ
り制御される。一方、ＭＯＳトランジスタＭＤ１Ｂ〜Ｍ
ＤＮＢは、信号ＶｇＤ１〜ＶｇＤＮの反転信号である信
号ＶｇＤ１Ｂ〜ＶｇＤＮＢにより制御される。つまり、
ＭＯＳトランジスタＭＤ１〜ＭＤＮとＭＯＳトランジス
タＭＤ１Ｂ〜ＭＤＮＢは対応する組み合わせ同士で、一
方がオンの時は、他方はオフ、一方がオフの時は、他方
がオンというように制御される。
【００２１】ＭＯＳトランジスタＭＤ１〜ＭＤＮは高電
位参照電圧ＶｒｅｆＨに接続されており、ＭＯＳトラン
ジスタＭＤ１Ｂ〜ＭＤＮＢは低電位参照電圧ＶｒｅｆＬ
に接続されている。そして、ディジタル入力３１に対応
したオン、オフの組み合わせに応じて、高電位参照電圧
ＶｒｅｆＨまたは低電位参照電圧ＶｒｅｆＬを、対応す
る抵抗ＲＤ１〜ＲＤＮを介して、直列接続される抵抗Ｒ
Ｄ０、抵抗ＲＣ１〜ＲＣＮ−１の接続点に供給する。
位参照電圧ＶｒｅｆＨに接続されており、ＭＯＳトラン
ジスタＭＤ１Ｂ〜ＭＤＮＢは低電位参照電圧ＶｒｅｆＬ
に接続されている。そして、ディジタル入力３１に対応
したオン、オフの組み合わせに応じて、高電位参照電圧
ＶｒｅｆＨまたは低電位参照電圧ＶｒｅｆＬを、対応す
る抵抗ＲＤ１〜ＲＤＮを介して、直列接続される抵抗Ｒ
Ｄ０、抵抗ＲＣ１〜ＲＣＮ−１の接続点に供給する。
【００２２】さて、図６の回路において、各ＭＯＳトラ
ンジスタのオン抵抗を無視すれば、ＲＤ０〜ＲＤＮの抵
抗値を、ＲＣ１〜ＲＣＮ−１の２倍に設定すれば、計算
上、アナログ出力３２には、ディジタル入力３１からの
ディジタルデータに線形に対応するアナログ値が出力さ
れる。実際には、ＭＯＳトランジスタのオン抵抗を考慮
し、ＲＣ１〜ＲＣＮ−１の抵抗値がＲｒの時に、ＲＤ１
〜ＲＤＮの抵抗値とＭＯＳトランジスタのオン抵抗Ｒｏ
ｎの和が、抵抗値２Ｒｒとなるように設定することで、
線形性が得られることになる。
ンジスタのオン抵抗を無視すれば、ＲＤ０〜ＲＤＮの抵
抗値を、ＲＣ１〜ＲＣＮ−１の２倍に設定すれば、計算
上、アナログ出力３２には、ディジタル入力３１からの
ディジタルデータに線形に対応するアナログ値が出力さ
れる。実際には、ＭＯＳトランジスタのオン抵抗を考慮
し、ＲＣ１〜ＲＣＮ−１の抵抗値がＲｒの時に、ＲＤ１
〜ＲＤＮの抵抗値とＭＯＳトランジスタのオン抵抗Ｒｏ
ｎの和が、抵抗値２Ｒｒとなるように設定することで、
線形性が得られることになる。
【００２３】しかし、実際にはＭＯＳトランジスタのオ
ン抵抗Ｒｏｎを抵抗列の抵抗値の比を一定に保つことは
難しいため、現実的には、これらの比が変動しても、Ｄ
Ａコンバータとしての特性に影響しないように、ＭＯＳ
トランジスタのオン抵抗Ｒｏｎを抵抗列の抵抗値に対し
て、十分に小さくなるような設計をせざるを得ない。こ
のため、ＭＯＳトランジスタのチャンネル幅をチャンネ
ル長に対して大きく取る必要があり、チップ面積の増大
は避けられない。
ン抵抗Ｒｏｎを抵抗列の抵抗値の比を一定に保つことは
難しいため、現実的には、これらの比が変動しても、Ｄ
Ａコンバータとしての特性に影響しないように、ＭＯＳ
トランジスタのオン抵抗Ｒｏｎを抵抗列の抵抗値に対し
て、十分に小さくなるような設計をせざるを得ない。こ
のため、ＭＯＳトランジスタのチャンネル幅をチャンネ
ル長に対して大きく取る必要があり、チップ面積の増大
は避けられない。
【００２４】なお、従来例を示した図４、図５、図６の
構成では、ＭＯＳトランジスタとしてＮＭＯＳを採用し
た構成を例示したが、ＰＭＯＳとしたり、図７の回路図
に示すように、ゲート信号ＶｇＮとＶｇＰにより制御さ
れるＮＭＯＳとＰＭＯＳを並列接続した構成とすること
も考えられるが、いずれの構成であっても、オン抵抗を
低減するためには、ＭＯＳトランジスタのチャンネル幅
を大きくとる必要があることに変わりはなく、相応のチ
ップ面積が必要となる。
構成では、ＭＯＳトランジスタとしてＮＭＯＳを採用し
た構成を例示したが、ＰＭＯＳとしたり、図７の回路図
に示すように、ゲート信号ＶｇＮとＶｇＰにより制御さ
れるＮＭＯＳとＰＭＯＳを並列接続した構成とすること
も考えられるが、いずれの構成であっても、オン抵抗を
低減するためには、ＭＯＳトランジスタのチャンネル幅
を大きくとる必要があることに変わりはなく、相応のチ
ップ面積が必要となる。
【００２５】
【発明が解決しようとする課題】以上述べたように、従
来の半導体記憶装置は、集積回路上に抵抗列とＭＯＳト
ランジスタを組み合わせてＤＡコンバータ機能を実現し
ていたため、抵抗列の各抵抗値とＭＯＳトランジスタの
オン抵抗の比を正確に管理できず、結果的にＭＯＳトラ
ンジスタのオン抵抗を相対的に低く設定する必要があ
り、結果として、集積回路のチップ面積が増大してしま
うという問題点があった。
来の半導体記憶装置は、集積回路上に抵抗列とＭＯＳト
ランジスタを組み合わせてＤＡコンバータ機能を実現し
ていたため、抵抗列の各抵抗値とＭＯＳトランジスタの
オン抵抗の比を正確に管理できず、結果的にＭＯＳトラ
ンジスタのオン抵抗を相対的に低く設定する必要があ
り、結果として、集積回路のチップ面積が増大してしま
うという問題点があった。
【００２６】さらに、被分圧対象としての例えば電源の
高圧側と低圧側の間を遮断する必要があるが、その遮断
にどの位置に存する素子を用いるかは、配線の引きまわ
しその他の回路設計上の観点から重要な問題である。さ
らに、その遮断は、より完全に行う必要があり、例えば
電源の高圧側や低圧側との位置関係で、どこに遮断用の
素子を設ければいいか、さらにはその素子だけで完全に
遮断できるのかどうかも問題である。
高圧側と低圧側の間を遮断する必要があるが、その遮断
にどの位置に存する素子を用いるかは、配線の引きまわ
しその他の回路設計上の観点から重要な問題である。さ
らに、その遮断は、より完全に行う必要があり、例えば
電源の高圧側や低圧側との位置関係で、どこに遮断用の
素子を設ければいいか、さらにはその素子だけで完全に
遮断できるのかどうかも問題である。
【００２７】本発明は、上記のような従来技術の問題点
を解消し、同一の集積回路上ではトランジスタ同士の抵
抗比は比較的精度良く管理できることに着目し、精度を
要する抵抗列をトランジスタに置き換えることにより、
チップ面積を増大することなく、分圧の精度を向上させ
ると共に、回路設計にマージンをもたせ、さらには分圧
回路の遮断を確実に行うことを可能としたＤＡコンバー
タを提供することを目的とする。
を解消し、同一の集積回路上ではトランジスタ同士の抵
抗比は比較的精度良く管理できることに着目し、精度を
要する抵抗列をトランジスタに置き換えることにより、
チップ面積を増大することなく、分圧の精度を向上させ
ると共に、回路設計にマージンをもたせ、さらには分圧
回路の遮断を確実に行うことを可能としたＤＡコンバー
タを提供することを目的とする。
【００２８】
【課題を解決するための手段および作用】上記目的を達
成するために、本発明は、入力デジタルデータに応じて
動作して、基準電圧を分圧してそのデジタルデータに応
じた分圧電圧を出力するＤＡコンバータであって、前記
基準電圧を分圧する、複数の抵抗成分からなる抵抗成分
列を、複数のトランジスタからなるものとして構成し、
さらにこれらのトランジスタの任意の位置にある任意数
のものを回路遮断用のものとして使用可能とした、こと
を特徴とするＤＡコンバータを提供するものである。
成するために、本発明は、入力デジタルデータに応じて
動作して、基準電圧を分圧してそのデジタルデータに応
じた分圧電圧を出力するＤＡコンバータであって、前記
基準電圧を分圧する、複数の抵抗成分からなる抵抗成分
列を、複数のトランジスタからなるものとして構成し、
さらにこれらのトランジスタの任意の位置にある任意数
のものを回路遮断用のものとして使用可能とした、こと
を特徴とするＤＡコンバータを提供するものである。
【００２９】上記目的を達成するために、本発明は、入
力デジタルデータに応じて動作して、基準電圧を分圧し
てそのデジタルデータに応じた分圧電圧を出力するＤＡ
コンバータであって、前記基準電圧を分圧する、複数の
抵抗成分からなる第１の抵抗成分列を、複数のトランジ
スタからなるものとして構成し、さらにこれらのトラン
ジスタの任意の位置にある任意数のものを回路遮断用の
ものとして使用可能とし、前記第１の抵抗成分列の次段
に任意数の第２〜第ｎの抵抗成分列を順次直列に接続
し、前記第２〜第ｎの抵抗成分列を前記第１の抵抗成分
列と同様に構成すると共に、これらの各抵抗成分列を前
記入力デジタルデータのそれぞれ異なるビット部分で動
作させるようにした、ことを特徴とするＤＡコンバータ
を提供するものである。
力デジタルデータに応じて動作して、基準電圧を分圧し
てそのデジタルデータに応じた分圧電圧を出力するＤＡ
コンバータであって、前記基準電圧を分圧する、複数の
抵抗成分からなる第１の抵抗成分列を、複数のトランジ
スタからなるものとして構成し、さらにこれらのトラン
ジスタの任意の位置にある任意数のものを回路遮断用の
ものとして使用可能とし、前記第１の抵抗成分列の次段
に任意数の第２〜第ｎの抵抗成分列を順次直列に接続
し、前記第２〜第ｎの抵抗成分列を前記第１の抵抗成分
列と同様に構成すると共に、これらの各抵抗成分列を前
記入力デジタルデータのそれぞれ異なるビット部分で動
作させるようにした、ことを特徴とするＤＡコンバータ
を提供するものである。
【００３０】上記目的を達成するために、本発明は、複
数ビットの入力デジタルデータに応じて動作して、基準
電圧を分圧してそのデジタルデータに応じた分圧電圧を
出力端から出力するＤＡコンバータであって、前記基準
電圧の一方の電圧端と前記出力端の間に、複数の抵抗成
分用トランジスタを直列に接続し、これらのトランジス
タの制御端子にはそれぞれ独立に制御信号を印加可能に
構成されており、前記入力デジタルデータのうちの各１
ビット分に対応して第１及び第２の２つの対応トランジ
スタが設けられており、これらの各２つの対応トランジ
スタのそれぞれの一端は共通に接続されて共通点となっ
ており、これらの各共通点は前記抵抗成分用トランジス
タの２つのものの間の各中点に接続され、前記２つの対
応トランジスタのうちの一方のトランジスタの他端は前
記基準電圧の前記一方の電圧端に接続され、他方のトラ
ンジスタの他端は前記基準電圧の他方の電圧端に接続さ
れており、前記２つの対応トランジスタのうちの一方及
び他方のトランジスタのそれぞれの制御端には、前記デ
ジタルデータのうちのある１ビットの論理及び反転論理
に応じた制御信号がそれぞれ加えられるものとして構成
されている、ことを特徴とするＤＡコンバータを提供す
るものである。
数ビットの入力デジタルデータに応じて動作して、基準
電圧を分圧してそのデジタルデータに応じた分圧電圧を
出力端から出力するＤＡコンバータであって、前記基準
電圧の一方の電圧端と前記出力端の間に、複数の抵抗成
分用トランジスタを直列に接続し、これらのトランジス
タの制御端子にはそれぞれ独立に制御信号を印加可能に
構成されており、前記入力デジタルデータのうちの各１
ビット分に対応して第１及び第２の２つの対応トランジ
スタが設けられており、これらの各２つの対応トランジ
スタのそれぞれの一端は共通に接続されて共通点となっ
ており、これらの各共通点は前記抵抗成分用トランジス
タの２つのものの間の各中点に接続され、前記２つの対
応トランジスタのうちの一方のトランジスタの他端は前
記基準電圧の前記一方の電圧端に接続され、他方のトラ
ンジスタの他端は前記基準電圧の他方の電圧端に接続さ
れており、前記２つの対応トランジスタのうちの一方及
び他方のトランジスタのそれぞれの制御端には、前記デ
ジタルデータのうちのある１ビットの論理及び反転論理
に応じた制御信号がそれぞれ加えられるものとして構成
されている、ことを特徴とするＤＡコンバータを提供す
るものである。
【００３１】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態を説明する。
明の実施形態を説明する。
【００３２】実施形態１．図１は、本発明の実施形態１
のＤＡコンバータの一例を示す回路図であり、特にＮ個
のＭＯＳトランジスタＭ１〜ＭＮを直列接続した抵抗ス
トリング型の構成を例示するものである。
のＤＡコンバータの一例を示す回路図であり、特にＮ個
のＭＯＳトランジスタＭ１〜ＭＮを直列接続した抵抗ス
トリング型の構成を例示するものである。
【００３３】図１の構成において、ＭＯＳトランジスタ
Ｍ１〜ＭＮの各ゲートには線形領域で動作するような電
圧が与えられており、特定のオン抵抗を持つように構成
される。この場合、オン抵抗の抵抗値の絶対値よりも、
オン抵抗値が全てのＭＯＳトランジスタで揃っているこ
とが重要であるが、これは同じチップ上に配置されるた
め、管理するのは容易である。
Ｍ１〜ＭＮの各ゲートには線形領域で動作するような電
圧が与えられており、特定のオン抵抗を持つように構成
される。この場合、オン抵抗の抵抗値の絶対値よりも、
オン抵抗値が全てのＭＯＳトランジスタで揃っているこ
とが重要であるが、これは同じチップ上に配置されるた
め、管理するのは容易である。
【００３４】これらのＭＯＳトランジスタＭ１〜ＭＮ
は、高電位参照電圧ＶｒｅｆＨと低電位参照電圧Ｖｒｅ
ｆＬの間の電圧を分圧してアナログ電圧Ｖ１〜ＶＮを発
生する機能を有する。なお、全ての、ＭＯＳトランジス
タＭ１〜ＭＮは、ＤＡコンバータが非動作の時に、高電
位参照電圧ＶｒｅｆＨから低電位参照電圧ＶｒｅｆＬに
電流が流れて消費電力が無駄に消費されるのを防止する
スイッチの役割を兼ねており、ＤＡコンバータの非使用
時には、パワーダウン信号ＰＤＢにより全てのＭＯＳト
ランジスタＭ１〜ＭＮのドレイン電流を略ゼロとして、
電流の消費を抑制する。
は、高電位参照電圧ＶｒｅｆＨと低電位参照電圧Ｖｒｅ
ｆＬの間の電圧を分圧してアナログ電圧Ｖ１〜ＶＮを発
生する機能を有する。なお、全ての、ＭＯＳトランジス
タＭ１〜ＭＮは、ＤＡコンバータが非動作の時に、高電
位参照電圧ＶｒｅｆＨから低電位参照電圧ＶｒｅｆＬに
電流が流れて消費電力が無駄に消費されるのを防止する
スイッチの役割を兼ねており、ＤＡコンバータの非使用
時には、パワーダウン信号ＰＤＢにより全てのＭＯＳト
ランジスタＭ１〜ＭＮのドレイン電流を略ゼロとして、
電流の消費を抑制する。
【００３５】ディジタル入力１２はデコーダ１１により
ディジタルデータに対応する選択信号に変換され、アナ
ログ電圧Ｖ１〜ＶＮ毎に対応して設けられたスイッチＳ
Ｗ１〜ＳＷＮのひとつが選択される。その結果、アナロ
グ電圧Ｖ１〜ＶＮのひとつが選択され、アナログ電圧値
出力１３として出力される。ちなみに、スイッチＳＷ１
〜ＳＷＮは、ＭＯＳトランジスタにより実現可能であ
る。
ディジタルデータに対応する選択信号に変換され、アナ
ログ電圧Ｖ１〜ＶＮ毎に対応して設けられたスイッチＳ
Ｗ１〜ＳＷＮのひとつが選択される。その結果、アナロ
グ電圧Ｖ１〜ＶＮのひとつが選択され、アナログ電圧値
出力１３として出力される。ちなみに、スイッチＳＷ１
〜ＳＷＮは、ＭＯＳトランジスタにより実現可能であ
る。
【００３６】ここで各ＭＯＳトランジスタＭ１〜ＭＮの
抵抗値を全て抵抗Ｒｒとすると、ＤＡコンバータのフル
スケール電圧は （ＶｒｅｆＨ―ＶｒｅｆＬ）×Ｒｒ×Ｎ／（Ｒｒ×Ｎ） ・・・（２） で、オン抵抗の抵抗値Ｒｒに関わらず一定となる。これ
は集積回路の製造ばらつきを考慮しても、ＭＯＳトラン
ジスタ特性を揃え、それぞれのオン抵抗を略同じにする
ことはそれ程難しいことではないので、変わらない。
抵抗値を全て抵抗Ｒｒとすると、ＤＡコンバータのフル
スケール電圧は （ＶｒｅｆＨ―ＶｒｅｆＬ）×Ｒｒ×Ｎ／（Ｒｒ×Ｎ） ・・・（２） で、オン抵抗の抵抗値Ｒｒに関わらず一定となる。これ
は集積回路の製造ばらつきを考慮しても、ＭＯＳトラン
ジスタ特性を揃え、それぞれのオン抵抗を略同じにする
ことはそれ程難しいことではないので、変わらない。
【００３７】以上述べたように、実施形態１の構成で
は、ＭＯＳトランジスタのオン抵抗を敢えて小さくしな
くても、ＤＡコンバータの精度に影響するフルスケール
電圧を一定にできるので、アナログ電圧値出力１３の精
度を高くできる。
は、ＭＯＳトランジスタのオン抵抗を敢えて小さくしな
くても、ＤＡコンバータの精度に影響するフルスケール
電圧を一定にできるので、アナログ電圧値出力１３の精
度を高くできる。
【００３８】なお、本実施形態１では、ＤＡコンバータ
の非使用時に、全てのＭＯＳトランジスタＭ１〜ＭＮ
に、パワーダウン信号ＰＤＢを与えて、全てのＭＯＳト
ランジスタをオフさせる構成を例示したが、いずれかひ
とつのＭＯＳトランジスタだけにパワーダウン信号ＰＤ
Ｂを与えるようにしても、電流を遮断できるので、同様
の効果を得ることができる。
の非使用時に、全てのＭＯＳトランジスタＭ１〜ＭＮ
に、パワーダウン信号ＰＤＢを与えて、全てのＭＯＳト
ランジスタをオフさせる構成を例示したが、いずれかひ
とつのＭＯＳトランジスタだけにパワーダウン信号ＰＤ
Ｂを与えるようにしても、電流を遮断できるので、同様
の効果を得ることができる。
【００３９】以上述べたように、実施形態１の構成によ
れば、高電位参照電圧ＶｒｅｆＨと低電位参照電圧Ｖｒ
ｅｆＬの間に直列に配置される分圧用の抵抗として、線
形領域で特定の抵抗値を持つＭＯＳトランジスタＭ１〜
ＭＮを採用したため、これらの全てまたは一部にパワー
ダウン時の電流遮断機能を持たせることが可能となり、
低オン抵抗を実現するためチップ面積のかなりの部分を
占めていたパワーダウン用のＭＯＳトランジスタが不要
となり、素子数低減とチップ面積の低減の上で効果的で
ある。また、ＤＡコンバータの動作周波数を高くする場
合も、ＭＯＳトランジスタＭ１〜ＭＮのオン抵抗だけを
考慮して回路自体の時定数を小さくすれば良く、相対的
にオン抵抗を下げる必要のあったパワーダウン用のＭＯ
Ｓトランジスタを考慮する必要が無いので、周波数向上
に向けてのチップ面積増大要因を低減することができ
る。
れば、高電位参照電圧ＶｒｅｆＨと低電位参照電圧Ｖｒ
ｅｆＬの間に直列に配置される分圧用の抵抗として、線
形領域で特定の抵抗値を持つＭＯＳトランジスタＭ１〜
ＭＮを採用したため、これらの全てまたは一部にパワー
ダウン時の電流遮断機能を持たせることが可能となり、
低オン抵抗を実現するためチップ面積のかなりの部分を
占めていたパワーダウン用のＭＯＳトランジスタが不要
となり、素子数低減とチップ面積の低減の上で効果的で
ある。また、ＤＡコンバータの動作周波数を高くする場
合も、ＭＯＳトランジスタＭ１〜ＭＮのオン抵抗だけを
考慮して回路自体の時定数を小さくすれば良く、相対的
にオン抵抗を下げる必要のあったパワーダウン用のＭＯ
Ｓトランジスタを考慮する必要が無いので、周波数向上
に向けてのチップ面積増大要因を低減することができ
る。
【００４０】さらに、高圧側と低圧側の電源（高電位及
び低電位参照電圧ＶｒｅｆＨ，ＶｒｅｆＬ）間を遮断す
るに際しては、任意の位置にあるＭＯＳトランジスタＭ
１〜ＭＮを用いることができる。さらに、その遮断に
は、１つだけでなく任意数のトランジスタＭ１〜ＭＮを
用いることもできる。このようにすることにより、高圧
側と低圧側の電源の電位差の大小に拘らず、その遮断を
確実に行うことができる。即ち、トランジスタ列をＮｃ
ｈ型のＭＯＳトランジスタで構成した場合には、高圧側
に近いトランジスタを遮断用に用いればよく、Ｐｃｈ型
のＭＯＳトランジスタで構成した場合には、低圧側に近
いトランジスタを遮断用に用いればよく、これにより、
確実な遮断が期待できる。さらに、１つだけでなく複数
のトランジスタを遮断用に用いて遮断をより完全に近づ
けることもできる。また、図１の回路を他の回路に組み
込む場合において、遮断用のトランジスタとしてどこの
位置にあるものを用いるかは、配線の引き廻しを、でき
るだけ短かいものとし、スペース的に優位なものとし、
さらに寄生容量などができるだけ少ないものとするなど
の観点から重要である。而して、図１の回路では、いず
れの位置にあるトランジスタも遮断用として用いること
ができるので、上記の観点から有用である。このような
利点は、以下に説明する図２、図３の回路においても同
様である。
び低電位参照電圧ＶｒｅｆＨ，ＶｒｅｆＬ）間を遮断す
るに際しては、任意の位置にあるＭＯＳトランジスタＭ
１〜ＭＮを用いることができる。さらに、その遮断に
は、１つだけでなく任意数のトランジスタＭ１〜ＭＮを
用いることもできる。このようにすることにより、高圧
側と低圧側の電源の電位差の大小に拘らず、その遮断を
確実に行うことができる。即ち、トランジスタ列をＮｃ
ｈ型のＭＯＳトランジスタで構成した場合には、高圧側
に近いトランジスタを遮断用に用いればよく、Ｐｃｈ型
のＭＯＳトランジスタで構成した場合には、低圧側に近
いトランジスタを遮断用に用いればよく、これにより、
確実な遮断が期待できる。さらに、１つだけでなく複数
のトランジスタを遮断用に用いて遮断をより完全に近づ
けることもできる。また、図１の回路を他の回路に組み
込む場合において、遮断用のトランジスタとしてどこの
位置にあるものを用いるかは、配線の引き廻しを、でき
るだけ短かいものとし、スペース的に優位なものとし、
さらに寄生容量などができるだけ少ないものとするなど
の観点から重要である。而して、図１の回路では、いず
れの位置にあるトランジスタも遮断用として用いること
ができるので、上記の観点から有用である。このような
利点は、以下に説明する図２、図３の回路においても同
様である。
【００４１】実施形態２．図２は、本発明の実施形態２
のＤＡコンバータの回路図であり、特にディジタル入力
信号を上位ビットと下位ビットに分割し、上位ビット用
と下位ビット用の２系統のＤＡコンバータブロックを組
み合わせた構成を例示するものである。
のＤＡコンバータの回路図であり、特にディジタル入力
信号を上位ビットと下位ビットに分割し、上位ビット用
と下位ビット用の２系統のＤＡコンバータブロックを組
み合わせた構成を例示するものである。
【００４２】図２の構成において、抵抗ＲＭ１〜ＲＭＮ
は高電位参照電圧ＶｒｅｆＨと低電位参照電圧Ｖｒｅｆ
Ｌの間の電圧を分圧してアナログ電圧Ｖ１〜ＶＮを発生
する機能を有し、ＭＯＳトランジスタＭ１は、ＤＡコン
バータが非動作の時に、高電位参照電圧ＶｒｅｆＨから
低電位参照電圧ＶｒｅｆＬに電流が流れて消費電力が無
駄に消費されるのを防止するスイッチの役割を果たす。
つまりＤＡコンバータの非使用時には、パワーダウン信
号ＰＤＢによりＭＯＳトランジスタＭ１のドレイン電流
を略ゼロとして、電流の消費を抑制する。
は高電位参照電圧ＶｒｅｆＨと低電位参照電圧Ｖｒｅｆ
Ｌの間の電圧を分圧してアナログ電圧Ｖ１〜ＶＮを発生
する機能を有し、ＭＯＳトランジスタＭ１は、ＤＡコン
バータが非動作の時に、高電位参照電圧ＶｒｅｆＨから
低電位参照電圧ＶｒｅｆＬに電流が流れて消費電力が無
駄に消費されるのを防止するスイッチの役割を果たす。
つまりＤＡコンバータの非使用時には、パワーダウン信
号ＰＤＢによりＭＯＳトランジスタＭ１のドレイン電流
を略ゼロとして、電流の消費を抑制する。
【００４３】各抵抗ＲＭ１〜ＲＭＮ−１の低電位側の各
端子には選択信号Ｖｇ１〜ＶｇＮ−１によって選択的に
オンされるＭＯＳトランジスタＭＡ１〜ＭＡＮ−１が接
続されており、ドレイン出力が二次高電位参照電圧ＶＨ
とされる。
端子には選択信号Ｖｇ１〜ＶｇＮ−１によって選択的に
オンされるＭＯＳトランジスタＭＡ１〜ＭＡＮ−１が接
続されており、ドレイン出力が二次高電位参照電圧ＶＨ
とされる。
【００４４】一方、各抵抗ＲＭ２〜ＲＭＮの低電位側の
各端子には選択信号Ｖｇ１〜ＶｇＮ−１によって選択的
にオンされるＭＯＳトランジスタＭＢ１〜ＭＢＮ−１が
接続されており、ドレイン出力が二次低電位参照電圧Ｖ
Ｌとされる。
各端子には選択信号Ｖｇ１〜ＶｇＮ−１によって選択的
にオンされるＭＯＳトランジスタＭＢ１〜ＭＢＮ−１が
接続されており、ドレイン出力が二次低電位参照電圧Ｖ
Ｌとされる。
【００４５】上位ビット側のディジタル入力２３はデコ
ーダ２１によりディジタルデータに対応する選択信号Ｖ
ｇ１〜ＶｇＮ−１に変換され、ＭＯＳトランジスタＭＡ
１〜ＭＡＮ−１とＭＯＳトランジスタＭＢ１〜ＭＢＮ−
１に与えられる。その結果、対応するＭＯＳトランジス
タがオンされる。その結果、抵抗ＲＭ２〜ＲＭＮの中の
ひとつの高電位側の電圧が二次高電位参照電圧ＶＨとし
て、低電位側の電圧が二次低電位参照電圧ＶＬとしてそ
れぞれ選択され出力されることになる。
ーダ２１によりディジタルデータに対応する選択信号Ｖ
ｇ１〜ＶｇＮ−１に変換され、ＭＯＳトランジスタＭＡ
１〜ＭＡＮ−１とＭＯＳトランジスタＭＢ１〜ＭＢＮ−
１に与えられる。その結果、対応するＭＯＳトランジス
タがオンされる。その結果、抵抗ＲＭ２〜ＲＭＮの中の
ひとつの高電位側の電圧が二次高電位参照電圧ＶＨとし
て、低電位側の電圧が二次低電位参照電圧ＶＬとしてそ
れぞれ選択され出力されることになる。
【００４６】ＭＯＳトランジスタＭＬ２〜ＭＬＭ−１は
二次高電位参照電圧ＶＨと二次低電位参照電圧ＶＬの間
の電圧を分圧してアナログ電圧ＶＬ１〜ＶＬＭ−１を発
生する機能を有する。各ＭＯＳトランジスタＭＬ２〜Ｍ
ＬＭ−１のゲートにはこれらが線形領域で動作するよう
な制御電圧ＶｇＬ２〜ＶｇＬＭ−１が与えられる。
二次高電位参照電圧ＶＨと二次低電位参照電圧ＶＬの間
の電圧を分圧してアナログ電圧ＶＬ１〜ＶＬＭ−１を発
生する機能を有する。各ＭＯＳトランジスタＭＬ２〜Ｍ
ＬＭ−１のゲートにはこれらが線形領域で動作するよう
な制御電圧ＶｇＬ２〜ＶｇＬＭ−１が与えられる。
【００４７】下位ビット側のディジタル入力２４はデコ
ーダ２２によりディジタルデータに対応する選択信号に
変換され、アナログ電圧ＶＬ１〜ＶＬＭ−１毎に対応し
て設けられたスイッチＳＷ１〜ＳＷＭ−１のひとつが選
択される。その結果、アナログ電圧ＶＬ１〜ＶＬＭ−１
のひとつが選択され、アナログ電圧値出力２５として出
力される。ちなみに、スイッチＳＷ１〜ＳＷＭ−１は、
ＭＯＳトランジスタにより実現可能である。
ーダ２２によりディジタルデータに対応する選択信号に
変換され、アナログ電圧ＶＬ１〜ＶＬＭ−１毎に対応し
て設けられたスイッチＳＷ１〜ＳＷＭ−１のひとつが選
択される。その結果、アナログ電圧ＶＬ１〜ＶＬＭ−１
のひとつが選択され、アナログ電圧値出力２５として出
力される。ちなみに、スイッチＳＷ１〜ＳＷＭ−１は、
ＭＯＳトランジスタにより実現可能である。
【００４８】つまり、図２の構成のＤＡコンバータは、
上位ビットのデータである電圧範囲を選択し、下位ビッ
トのデータで、選択された電圧範囲を更に細かく分解し
たアナログ電圧値を選択して、アナログ出力２５に出力
されるように構成される。
上位ビットのデータである電圧範囲を選択し、下位ビッ
トのデータで、選択された電圧範囲を更に細かく分解し
たアナログ電圧値を選択して、アナログ出力２５に出力
されるように構成される。
【００４９】なお、この回路では、制御信号Ｖｇ１〜Ｖ
ｇＮ−１により制御されるＭＯＳトランジスタＭＡ１〜
ＭＡＮ−１とＭＯＳトランジスタＭＢ１〜ＭＢＮ−１
が、いずれも線形領域で動作する、つまりある抵抗値を
持ってオンするように構成される。このため、従来二次
高電位参照電圧ＶＨや二次低電位参照電圧ＶＬ側に設け
られていたスイッチに相当するＭＯＳトランジスタが不
要となり、チップ面積の低減が可能となっている。
ｇＮ−１により制御されるＭＯＳトランジスタＭＡ１〜
ＭＡＮ−１とＭＯＳトランジスタＭＢ１〜ＭＢＮ−１
が、いずれも線形領域で動作する、つまりある抵抗値を
持ってオンするように構成される。このため、従来二次
高電位参照電圧ＶＨや二次低電位参照電圧ＶＬ側に設け
られていたスイッチに相当するＭＯＳトランジスタが不
要となり、チップ面積の低減が可能となっている。
【００５０】また、アナログ出力２５に出力電圧ＶＬ１
〜ＶＬＭ−１の電圧を出力する場合は、ＭＯＳトランジ
スタＭＬ２〜ＭＬＭ−１を線形領域で動作させ、アナロ
グ出力２５に電圧Ｖ２〜ＶＮの電圧を出力する場合は、
スイッチＳＷＭ−１をオンにして、ＭＯＳトランジスタ
のＭＬ２〜ＭＬＭ−１の少なくともひとつをオフとする
ことで、所望のアナログ出力電圧Ｖ２〜ＶＮを得ること
が可能である。
〜ＶＬＭ−１の電圧を出力する場合は、ＭＯＳトランジ
スタＭＬ２〜ＭＬＭ−１を線形領域で動作させ、アナロ
グ出力２５に電圧Ｖ２〜ＶＮの電圧を出力する場合は、
スイッチＳＷＭ−１をオンにして、ＭＯＳトランジスタ
のＭＬ２〜ＭＬＭ−１の少なくともひとつをオフとする
ことで、所望のアナログ出力電圧Ｖ２〜ＶＮを得ること
が可能である。
【００５１】さて、実施形態２の回路では、ＭＯＳトラ
ンジスタのオン抵抗で電圧を分圧する回路にかかる電圧
が比較的小さいため、ＤＡコンバータとしてのフルスケ
ール電圧に比較して、下位ビット部分のフルスケール電
圧は必ず小さくなる。このため、ＭＯＳトランジスタＭ
Ｌ２〜ＭＬＭ−１や、ＭＯＳトランジスタＭＡ１〜ＭＡ
Ｎ−１、ＭＯＳトランジスタＭＢ１〜ＭＢＮ−１のゲー
トとソースの間の電圧の差を小さくすることができる。
ンジスタのオン抵抗で電圧を分圧する回路にかかる電圧
が比較的小さいため、ＤＡコンバータとしてのフルスケ
ール電圧に比較して、下位ビット部分のフルスケール電
圧は必ず小さくなる。このため、ＭＯＳトランジスタＭ
Ｌ２〜ＭＬＭ−１や、ＭＯＳトランジスタＭＡ１〜ＭＡ
Ｎ−１、ＭＯＳトランジスタＭＢ１〜ＭＢＮ−１のゲー
トとソースの間の電圧の差を小さくすることができる。
【００５２】本実施形態でも、従来、大型化が避けられ
なかったＭＯＳトランジスタＭＡ１〜ＭＡＮ−１やＭＯ
ＳトランジスタＭＢ１〜ＭＢＮ−１を小さくできるた
め、ＤＡコンバータとしての精度を高く維持しながら、
チップ面積を低減することができる。
なかったＭＯＳトランジスタＭＡ１〜ＭＡＮ−１やＭＯ
ＳトランジスタＭＢ１〜ＭＢＮ−１を小さくできるた
め、ＤＡコンバータとしての精度を高く維持しながら、
チップ面積を低減することができる。
【００５３】なお、本実施形態２では、抵抗ＲＭ１〜Ｒ
ＭＮおよび、パワーダウン用のＭＯＳトランジスタＭ１
がそのまま残っているが、実施形態１と同様に、抵抗列
をＭＯＳトランジスタに置き換え、パワーダウン用のト
ランジスタを廃することで、更なるチップ面積の低減が
可能であることはもちろんである。
ＭＮおよび、パワーダウン用のＭＯＳトランジスタＭ１
がそのまま残っているが、実施形態１と同様に、抵抗列
をＭＯＳトランジスタに置き換え、パワーダウン用のト
ランジスタを廃することで、更なるチップ面積の低減が
可能であることはもちろんである。
【００５４】なお、図２においては、第１段目を抵抗列
とし、第２段目をＭＯＳトランジスタ列とした例を示し
たが、これに限らず、分圧用のトランジスタ列を任意数
段設け、これらを直列に接続することもできる。
とし、第２段目をＭＯＳトランジスタ列とした例を示し
たが、これに限らず、分圧用のトランジスタ列を任意数
段設け、これらを直列に接続することもできる。
【００５５】実施形態３．図３は、本発明の実施形態３
のＤＡコンバータの回路図であり、特にＲ−２−Ｒ型の
構成を例示するものである。
のＤＡコンバータの回路図であり、特にＲ−２−Ｒ型の
構成を例示するものである。
【００５６】図３からも明らかなように、このＤＡコン
バータは、ゲート制御電圧ＶｇＥを与えられる直列ＭＯ
ＳトランジスタＭＦ０，ＭＥ１〜ＭＥＮ−１を線形領域
で動作するように構成すると共に、ディジタル入力３１
により制御されるＭＯＳトランジスタＭＦ１〜ＭＦＮ、
ＭＦ１Ｂ〜ＭＦＮＢについてもオン時にそれぞれ線形領
域で動作するように構成している。
バータは、ゲート制御電圧ＶｇＥを与えられる直列ＭＯ
ＳトランジスタＭＦ０，ＭＥ１〜ＭＥＮ−１を線形領域
で動作するように構成すると共に、ディジタル入力３１
により制御されるＭＯＳトランジスタＭＦ１〜ＭＦＮ、
ＭＦ１Ｂ〜ＭＦＮＢについてもオン時にそれぞれ線形領
域で動作するように構成している。
【００５７】ＭＯＳトランジスタＭＦ１〜ＭＦＮはディ
ジタル入力３１に対応する信号ＶｇＦ１〜ＶｇＦＮによ
り制御される。一方、ＭＯＳトランジスタＭＦ１Ｂ〜Ｍ
ＦＮＢは、信号ＶｇＦ１〜ＶｇＦＮの反転信号である信
号ＶｇＦ１Ｂ〜ＶｇＦＮＢにより制御される。つまり、
ＭＯＳトランジスタＭＦ１〜ＭＦＮとＭＯＳトランジス
タＭＦ１Ｂ〜ＭＦＮＢは対応する組み合わせ同士で、一
方がオンの時は、他方はオフ、一方がオフの時は、他方
がオンというように制御される。
ジタル入力３１に対応する信号ＶｇＦ１〜ＶｇＦＮによ
り制御される。一方、ＭＯＳトランジスタＭＦ１Ｂ〜Ｍ
ＦＮＢは、信号ＶｇＦ１〜ＶｇＦＮの反転信号である信
号ＶｇＦ１Ｂ〜ＶｇＦＮＢにより制御される。つまり、
ＭＯＳトランジスタＭＦ１〜ＭＦＮとＭＯＳトランジス
タＭＦ１Ｂ〜ＭＦＮＢは対応する組み合わせ同士で、一
方がオンの時は、他方はオフ、一方がオフの時は、他方
がオンというように制御される。
【００５８】ＭＯＳトランジスタＭＦ１〜ＭＦＮは高電
位参照電圧ＶｒｅｆＨに接続されており、ＭＯＳトラン
ジスタＭＦ１Ｂ〜ＭＦＮＢは低電位参照電圧ＶｒｅｆＬ
に接続されている。そして、ディジタル入力３１に対応
したオン、オフの組み合わせに応じて、高電位参照電圧
ＶｒｅｆＨまたは低電位参照電圧ＶｒｅｆＬを、それぞ
れのオン抵抗をもって、直列接続されるＭＯＳトランジ
スタＭＦ０、ＭＥ１〜ＭＥＮ−１の接続点に供給する。
位参照電圧ＶｒｅｆＨに接続されており、ＭＯＳトラン
ジスタＭＦ１Ｂ〜ＭＦＮＢは低電位参照電圧ＶｒｅｆＬ
に接続されている。そして、ディジタル入力３１に対応
したオン、オフの組み合わせに応じて、高電位参照電圧
ＶｒｅｆＨまたは低電位参照電圧ＶｒｅｆＬを、それぞ
れのオン抵抗をもって、直列接続されるＭＯＳトランジ
スタＭＦ０、ＭＥ１〜ＭＥＮ−１の接続点に供給する。
【００５９】さて、図３の回路において、ＭＯＳトラン
ジスタＭＦ０〜ＭＦＮ、ＭＯＳトランジスタＭＦ１Ｂ〜
ＭＦＮＢのオン抵抗値を、ＭＯＳトランジスタＭＥ１〜
ＭＥＮ−１のオン抵抗の２倍に設定すれば、計算上、ア
ナログ出力３２には、ディジタル入力３１からのディジ
タルデータに線形に対応するアナログ値が出力される。
ジスタＭＦ０〜ＭＦＮ、ＭＯＳトランジスタＭＦ１Ｂ〜
ＭＦＮＢのオン抵抗値を、ＭＯＳトランジスタＭＥ１〜
ＭＥＮ−１のオン抵抗の２倍に設定すれば、計算上、ア
ナログ出力３２には、ディジタル入力３１からのディジ
タルデータに線形に対応するアナログ値が出力される。
【００６０】なお、本実施形態３では、全てのＭＯＳト
ランジスタのオン抵抗の比だけで特性が決まるため、従
来のように、ＭＯＳトランジスタを大型化してオン抵抗
を低減する必要がない。また、ディジタル入力３１によ
って制御されるＭＯＳトランジスタが全てスイッチと抵
抗を兼ねているため、従来と比較して素子数が低減で
き、総体的なチップ面積の低減の上で効果的である。
ランジスタのオン抵抗の比だけで特性が決まるため、従
来のように、ＭＯＳトランジスタを大型化してオン抵抗
を低減する必要がない。また、ディジタル入力３１によ
って制御されるＭＯＳトランジスタが全てスイッチと抵
抗を兼ねているため、従来と比較して素子数が低減で
き、総体的なチップ面積の低減の上で効果的である。
【００６１】また、同じ特性のＭＯＳトランジスタのみ
で回路を構成することが可能であるため、ＤＡコンバー
タとしての精度を向上できる効果もある。
で回路を構成することが可能であるため、ＤＡコンバー
タとしての精度を向上できる効果もある。
【００６２】なお、第１、第２の実施形態においても、
トランジスタＭ１〜ＭＮ（図１）、トランジスタＭＬ２
〜ＭＬＭ−１（図２）を、分圧電圧が各トランジスタの
特性の比に依存するようにすることもできる。
トランジスタＭ１〜ＭＮ（図１）、トランジスタＭＬ２
〜ＭＬＭ−１（図２）を、分圧電圧が各トランジスタの
特性の比に依存するようにすることもできる。
【００６３】
【発明の効果】以上述べたように、本発明のＤＡコンバ
ータは、従来抵抗とＭＯＳトランジスタの組み合わせで
構成していた抵抗列やスイッチング用の素子を、全てま
たは一部、線形領域で動作するトランジスタで置換する
ように構成したので、集積回路プロセスで比較的容易に
特性を揃えることが可能となり、大型のオン抵抗の小さ
なトランジスタを用いなくても精度を確保することが可
能となり、またトランジスタの持つスイッチ機能と抵抗
機能を活用することで、従来別々に設けていたスイッチ
素子と抵抗素子の機能をひとつのトランジスタに集約で
きるので、素子数やチップ面積の低減の上で、効果的で
ある。さらに、上述のように、分圧用の抵抗列をＭＯＳ
トランジスタによって構成するようにしたので、これら
のトランジスタは高圧側と低圧側の分圧対象電位の遮断
にも用いることができる。この遮断に用いるトランジス
タは、上記トランジスタ列のいずれの位置にあるもので
も良いため、遮断制御用の信号を加えるための配線を形
成、接続するに際しても、配線引き廻しが一番短かくな
るトランジスタを遮断用のものとして用いることができ
る。これにより、回路設計のマージンを大きくすること
ができるだけでなく、寄生容量などを小さくして、特性
の向上も図ることができる。さらに、遮断用に１つだけ
でなく任意数のトランジスタを用いることもでき、これ
により遮断をより確実なものとすることができる。
ータは、従来抵抗とＭＯＳトランジスタの組み合わせで
構成していた抵抗列やスイッチング用の素子を、全てま
たは一部、線形領域で動作するトランジスタで置換する
ように構成したので、集積回路プロセスで比較的容易に
特性を揃えることが可能となり、大型のオン抵抗の小さ
なトランジスタを用いなくても精度を確保することが可
能となり、またトランジスタの持つスイッチ機能と抵抗
機能を活用することで、従来別々に設けていたスイッチ
素子と抵抗素子の機能をひとつのトランジスタに集約で
きるので、素子数やチップ面積の低減の上で、効果的で
ある。さらに、上述のように、分圧用の抵抗列をＭＯＳ
トランジスタによって構成するようにしたので、これら
のトランジスタは高圧側と低圧側の分圧対象電位の遮断
にも用いることができる。この遮断に用いるトランジス
タは、上記トランジスタ列のいずれの位置にあるもので
も良いため、遮断制御用の信号を加えるための配線を形
成、接続するに際しても、配線引き廻しが一番短かくな
るトランジスタを遮断用のものとして用いることができ
る。これにより、回路設計のマージンを大きくすること
ができるだけでなく、寄生容量などを小さくして、特性
の向上も図ることができる。さらに、遮断用に１つだけ
でなく任意数のトランジスタを用いることもでき、これ
により遮断をより確実なものとすることができる。
【図１】本発明の実施形１のＤＡコンバータの回路図で
ある。
ある。
【図２】本発明の実施形２のＤＡコンバータの回路図で
ある。
ある。
【図３】本発明の実施形３のＤＡコンバータの回路図で
ある。
ある。
【図４】従来の一例のＤＡコンバータの回路図である。
【図５】従来の他の例のＤＡコンバータの回路図であ
る。
る。
【図６】従来の更に他の例のＤＡコンバータの回路図で
ある。
ある。
【図７】ＭＯＳトランジスタによって構成されるスイッ
チの例を示す回路図である。
チの例を示す回路図である。
１１、２１、２２ デコーダ １２、２３、２４ ディジタル入力 １３、２５、３２ アナログ出力 Ｒ１〜ＲＮ 抵抗 Ｍ１〜ＭＮ ＭＯＳトランジスタ ＳＷ１〜ＳＷＮ スイッチ ＭＡ１〜ＭＡＮ−１、ＭＢ１〜ＭＢＮ−１ ＭＯＳトラ
ンジスタ ＲＬ１〜ＲＬＭ 抵抗 ＶｒｅｆＨ 高電位参照電圧 ＶｒｅｆＬ 低電位参照電圧 ＶＨ 二次高電位参照電圧 ＶＬ 二次低電位参照電圧 ＲＤ０〜ＲＤＮ 抵抗 ＲＣ１〜ＲＣＮ−１ 抵抗 ＭＤ１〜ＭＤＮ、ＭＤ１Ｂ〜ＭＤＮＢ ＭＯＳトランジ
スタ ＭＦ０、ＭＦ１〜ＭＦＮ、ＭＦ１Ｂ、ＭＦＮＢ ＭＯＳ
トランジスタ
ンジスタ ＲＬ１〜ＲＬＭ 抵抗 ＶｒｅｆＨ 高電位参照電圧 ＶｒｅｆＬ 低電位参照電圧 ＶＨ 二次高電位参照電圧 ＶＬ 二次低電位参照電圧 ＲＤ０〜ＲＤＮ 抵抗 ＲＣ１〜ＲＣＮ−１ 抵抗 ＭＤ１〜ＭＤＮ、ＭＤ１Ｂ〜ＭＤＮＢ ＭＯＳトランジ
スタ ＭＦ０、ＭＦ１〜ＭＦＮ、ＭＦ１Ｂ、ＭＦＮＢ ＭＯＳ
トランジスタ
Claims (3)
- 【請求項１】入力デジタルデータに応じて動作して、基
準電圧を分圧してそのデジタルデータに応じた分圧電圧
を出力するＤＡコンバータであって、 前記基準電圧を分圧する、複数の抵抗成分からなる抵抗
成分列を、複数のトランジスタからなるものとして構成
し、さらにこれらのトランジスタの任意の位置にある任
意数のものを回路遮断用のものとして使用可能とした、
ことを特徴とするＤＡコンバータ。 - 【請求項２】入力デジタルデータに応じて動作して、基
準電圧を分圧してそのデジタルデータに応じた分圧電圧
を出力するＤＡコンバータであって、 前記基準電圧を分圧する、複数の抵抗成分からなる第１
の抵抗成分列を、複数のトランジスタからなるものとし
て構成し、さらにこれらのトランジスタの任意の位置に
ある任意数のものを回路遮断用のものとして使用可能と
し、 前記第１の抵抗成分列の次段に任意数の第２〜第ｎの抵
抗成分列を順次直列に接続し、前記第２〜第ｎの抵抗成
分列を前記第１の抵抗成分列と同様に構成すると共に、
これらの各抵抗成分列を前記入力デジタルデータのそれ
ぞれ異なるビット部分で動作させるようにした、ことを
特徴とするＤＡコンバータ。 - 【請求項３】複数ビットの入力デジタルデータに応じて
動作して、基準電圧を分圧してそのデジタルデータに応
じた分圧電圧を出力端から出力するＤＡコンバータであ
って、 前記基準電圧の一方の電圧端と前記出力端の間に、複数
の抵抗成分用トランジスタを直列に接続し、これらのト
ランジスタの制御端子にはそれぞれ独立に制御信号を印
加可能に構成されており、前記入力デジタルデータのう
ちの各１ビット分に対応して第１及び第２の２つの対応
トランジスタが設けられており、これらの各２つの対応
トランジスタのそれぞれの一端は共通に接続されて共通
点となっており、これらの各共通点は前記抵抗成分用ト
ランジスタの２つのものの間の各中点に接続され、前記
２つの対応トランジスタのうちの一方のトランジスタの
他端は前記基準電圧の前記一方の電圧端に接続され、他
方のトランジスタの他端は前記基準電圧の他方の電圧端
に接続されており、前記２つの対応トランジスタのうち
の一方及び他方のトランジスタのそれぞれの制御端に
は、前記デジタルデータのうちのある１ビットの論理及
び反転論理に応じた制御信号がそれぞれ加えられるもの
として構成されている、ことを特徴とするＤＡコンバー
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259232A JP2002076897A (ja) | 2000-08-29 | 2000-08-29 | Ｄａコンバータ |
| US09/942,433 US6570520B2 (en) | 2000-08-29 | 2001-08-29 | DA converter |
| EP01120619A EP1184989A3 (en) | 2000-08-29 | 2001-08-29 | DA converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259232A JP2002076897A (ja) | 2000-08-29 | 2000-08-29 | Ｄａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076897A true JP2002076897A (ja) | 2002-03-15 |
Family
ID=18747431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000259232A Pending JP2002076897A (ja) | 2000-08-29 | 2000-08-29 | Ｄａコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6570520B2 (ja) |
| EP (1) | EP1184989A3 (ja) |
| JP (1) | JP2002076897A (ja) |
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| JP2008122895A (ja) * | 2006-11-09 | 2008-05-29 | Samsung Sdi Co Ltd | 駆動回路及びこれを利用した有機電界発光表示装置 |
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| JP2013150119A (ja) * | 2012-01-18 | 2013-08-01 | Tokyo Electron Ltd | デジタル／アナログコンバータ |
| US9275606B2 (en) | 2012-07-04 | 2016-03-01 | Samsung Display Co., Ltd. | Display device, control device for driving the display device, and drive control method thereof |
| JP7353512B2 (ja) | 2020-10-05 | 2023-09-29 | 三菱電機株式会社 | デジタルアナログ変換器 |
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| DE602005019457D1 (de) * | 2004-11-12 | 2010-04-01 | Mediatek Inc | System und verfahren für einen ausgeglichenen digital-analog-wandler mit zweifacher widerstandsfolge |
| JP4751122B2 (ja) * | 2005-07-28 | 2011-08-17 | 株式会社東芝 | Ａ／ｄ変換器 |
| JP4625739B2 (ja) * | 2005-09-05 | 2011-02-02 | 株式会社東芝 | 抵抗分圧型ディジタル／アナログ変換回路 |
| KR100671648B1 (ko) * | 2005-12-08 | 2007-01-19 | 삼성에스디아이 주식회사 | 데이터 구동부 및 이를 이용한 유기 발광 표시장치와 그의구동방법 |
| US7385545B2 (en) * | 2006-08-31 | 2008-06-10 | Ati Technologies Inc. | Reduced component digital to analog decoder and method |
| US7372387B2 (en) * | 2006-09-01 | 2008-05-13 | Texas Instruments Incorporated | Digital-to-analog converter with triode region transistors in resistor/switch network |
| US9118238B2 (en) * | 2007-11-21 | 2015-08-25 | O2Micro, Inc. | Charge pump systems with adjustable frequency control |
| US8344790B2 (en) * | 2007-11-21 | 2013-01-01 | O2Micro Inc. | Circuits and methods for controlling a charge pump system |
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| KR20110025649A (ko) * | 2008-05-05 | 2011-03-10 | 노비뮨 에스 에이 | 항-ｉｌ-１７ａ／ｉｌ-１７ｆ 교차-반응성 항체 및 그의 사용 방법 |
| CN102458437B (zh) * | 2009-05-05 | 2015-06-10 | 诺维莫尼公司 | 抗il-17f抗体及其使用方法 |
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|---|---|---|---|---|
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| IT1289207B1 (it) * | 1996-10-24 | 1998-09-29 | Sgs Thomson Microelectronics | Stringa potenziometrica mos-resistiva compensata e convertitore digitale/analogico impiegante tale stringa |
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2000
- 2000-08-29 JP JP2000259232A patent/JP2002076897A/ja active Pending
-
2001
- 2001-08-29 EP EP01120619A patent/EP1184989A3/en not_active Withdrawn
- 2001-08-29 US US09/942,433 patent/US6570520B2/en not_active Expired - Fee Related
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| US6570520B2 (en) | 2003-05-27 |
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