JP2001144618A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
- Publication number
- JP2001144618A JP2001144618A JP32665599A JP32665599A JP2001144618A JP 2001144618 A JP2001144618 A JP 2001144618A JP 32665599 A JP32665599 A JP 32665599A JP 32665599 A JP32665599 A JP 32665599A JP 2001144618 A JP2001144618 A JP 2001144618A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- source
- circuit
- gate
- active load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】入力されるデジタルデータが切り換えられる時
に生じるノイズを低減できるＤ／Ａコンバータを提供す
る。 【解決手段】直列に接続された複数の抵抗素子（Ｒ１〜
Ｒｎ＋１）と、該複数の抵抗素子の各接続点（Ｔ１〜Ｔ
ｎ）に対応して設けられ、各々は内蔵された電流源が活
性化されることにより前記接続点からの電圧を出力する
複数の差動回路（Ｍ１１、Ｍ１２及びＩ１、Ｍ２１、Ｍ
２２及びＩ２、・・・、Ｍｎ１、Ｍｎ２及びＩｎ）と、
外部からのデジタルデータに応答して前記複数の差動回
路の中の何れか１つの電流源を活性化するデコーダ（１
０）、とを備えている。
に生じるノイズを低減できるＤ／Ａコンバータを提供す
る。 【解決手段】直列に接続された複数の抵抗素子（Ｒ１〜
Ｒｎ＋１）と、該複数の抵抗素子の各接続点（Ｔ１〜Ｔ
ｎ）に対応して設けられ、各々は内蔵された電流源が活
性化されることにより前記接続点からの電圧を出力する
複数の差動回路（Ｍ１１、Ｍ１２及びＩ１、Ｍ２１、Ｍ
２２及びＩ２、・・・、Ｍｎ１、Ｍｎ２及びＩｎ）と、
外部からのデジタルデータに応答して前記複数の差動回
路の中の何れか１つの電流源を活性化するデコーダ（１
０）、とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｄ／Ａ（デジタル
・アナログ）コンバータに関し、特にデジタル信号をア
ナログ信号に変換する際に発生するノイズを抑制する技
術に関する。
・アナログ）コンバータに関し、特にデジタル信号をア
ナログ信号に変換する際に発生するノイズを抑制する技
術に関する。
【０００２】
【従来の技術】従来、例えば情報処理、通信といった分
野で使用される基本的な回路の１つとしてＤ／Ａコンバ
ータが知られている。この従来のＤ／Ａコンバータは、
その一例を図３に示すように、抵抗ラダーＲ、ｎ個（ｎ
は２以上の整数であり、以下においても同じ）のＭＯＳ
トランジスタＭ１〜Ｍｎ、オペアンプＡＭＰ及びデコー
ダ５０から構成されている。
野で使用される基本的な回路の１つとしてＤ／Ａコンバ
ータが知られている。この従来のＤ／Ａコンバータは、
その一例を図３に示すように、抵抗ラダーＲ、ｎ個（ｎ
は２以上の整数であり、以下においても同じ）のＭＯＳ
トランジスタＭ１〜Ｍｎ、オペアンプＡＭＰ及びデコー
ダ５０から構成されている。
【０００３】抵抗ラダーＲは、直列に接続されたｎ＋１
個の抵抗素子Ｒ１〜Ｒｎ＋１から構成されている。この
抵抗ラダーＲの一端には第１基準電位ＶＲＴが、他端に
は第２基準電位ＶＲＢがそれぞれ供給される。各抵抗素
子Ｒ１〜Ｒｎ＋１の接続点（以下、「抵抗タップ」とい
う）は、ＭＯＳトランジスタＭ１〜Ｍｎのそれぞれのド
レインに接続されている。
個の抵抗素子Ｒ１〜Ｒｎ＋１から構成されている。この
抵抗ラダーＲの一端には第１基準電位ＶＲＴが、他端に
は第２基準電位ＶＲＢがそれぞれ供給される。各抵抗素
子Ｒ１〜Ｒｎ＋１の接続点（以下、「抵抗タップ」とい
う）は、ＭＯＳトランジスタＭ１〜Ｍｎのそれぞれのド
レインに接続されている。
【０００４】ＭＯＳトランジスタＭ１〜Ｍｎはスイッチ
として機能する。各ＭＯＳトランジスタＭ１〜Ｍｎのソ
ースは、オペアンプＡＭＰの正相入力端子（＋）に共通
に接続されている。また、各ＭＯＳトランジスタＭ１〜
Ｍｎのゲートには、デコーダ５０からのデコード信号が
供給されるように構成されている。
として機能する。各ＭＯＳトランジスタＭ１〜Ｍｎのソ
ースは、オペアンプＡＭＰの正相入力端子（＋）に共通
に接続されている。また、各ＭＯＳトランジスタＭ１〜
Ｍｎのゲートには、デコーダ５０からのデコード信号が
供給されるように構成されている。
【０００５】デコーダ５０は、外部から入力されたデジ
タルデータをデコードする。このデコーダ５０はｎ個の
デコード出力端子を有し、各デコード出力端子は、ＭＯ
ＳトランジスタＭ１〜Ｍｎのゲートにそれぞれ接続され
ている。また、オペアンプＡＭＰはボルテージフォロア
として動作し、このオペアンプＡＭＰから出力される電
圧信号がＤ／Ａコンバータの出力として外部に送出され
る。
タルデータをデコードする。このデコーダ５０はｎ個の
デコード出力端子を有し、各デコード出力端子は、ＭＯ
ＳトランジスタＭ１〜Ｍｎのゲートにそれぞれ接続され
ている。また、オペアンプＡＭＰはボルテージフォロア
として動作し、このオペアンプＡＭＰから出力される電
圧信号がＤ／Ａコンバータの出力として外部に送出され
る。
【０００６】次に、上記のように構成される従来のＤ／
Ａコンバータの動作を説明する。外部からデジタルデー
タが入力されると、デコーダ５０は、デコード出力端子
から出力されるデコード信号の中の何れか１つをオンに
する。これにより、ＭＯＳトランジスタＭ１〜Ｍｎの何
れか１つがオンにされる。
Ａコンバータの動作を説明する。外部からデジタルデー
タが入力されると、デコーダ５０は、デコード出力端子
から出力されるデコード信号の中の何れか１つをオンに
する。これにより、ＭＯＳトランジスタＭ１〜Ｍｎの何
れか１つがオンにされる。
【０００７】オンにされたＭＯＳトランジスタは、その
ドレインに供給されている電圧信号を通過させる。この
オンにされたＭＯＳトランジスタを通過する電圧信号
は、入力されたデジタルデータに対応する抵抗タップか
らの電圧信号、換言すれば該抵抗タップにおいてラダー
抵抗Ｒにより抵抗分割された電圧信号である。このＭＯ
Ｓトランジスタを通過した電圧信号は、オペアンプＡＭ
Ｐを介して外部に出力される。これにより、Ｄ／Ａコン
バータは、入力されたデジタルデータに応じた電圧信号
を出力し、以てデジタル−アナログ変換が行われる。
ドレインに供給されている電圧信号を通過させる。この
オンにされたＭＯＳトランジスタを通過する電圧信号
は、入力されたデジタルデータに対応する抵抗タップか
らの電圧信号、換言すれば該抵抗タップにおいてラダー
抵抗Ｒにより抵抗分割された電圧信号である。このＭＯ
Ｓトランジスタを通過した電圧信号は、オペアンプＡＭ
Ｐを介して外部に出力される。これにより、Ｄ／Ａコン
バータは、入力されたデジタルデータに応じた電圧信号
を出力し、以てデジタル−アナログ変換が行われる。
【０００８】
【発明が解決しようとする課題】上記のように構成され
る従来のＤ／Ａコンバータにおいて、入力されるデジタ
ルデータを増加する方向に切り換えながら順次デジタル
−アナログ変換を行った結果を図４に示す。この図４を
参照すると、デジタルデータの切換時にグリッジが発生
していることがわかる。
る従来のＤ／Ａコンバータにおいて、入力されるデジタ
ルデータを増加する方向に切り換えながら順次デジタル
−アナログ変換を行った結果を図４に示す。この図４を
参照すると、デジタルデータの切換時にグリッジが発生
していることがわかる。
【０００９】このグリッジは、ＭＯＳトランジスタのオ
ンとオフが切り換えられる際に、両方のＭＯＳトランジ
スタが瞬時オンにされる状態が生じ、これにより、或る
抵抗タップと他の抵抗タップとが瞬時短絡することによ
り発生する。
ンとオフが切り換えられる際に、両方のＭＯＳトランジ
スタが瞬時オンにされる状態が生じ、これにより、或る
抵抗タップと他の抵抗タップとが瞬時短絡することによ
り発生する。
【００１０】なお、従来のＤ／Ａコンバータの一例とし
て、特開平５−１７５８３８号公報に「Ｄ／Ａ変換回
路」が開示されている。このＤ／Ａ変換回路は、差動回
路の基準電圧として、抵抗ラダーによる抵抗分割された
電圧を使用することにより、抵抗ラダーを構成する各抵
抗素子の劣化により生じるオフセット電圧を低減する。
しかしながら、抵抗ラダーの各抵抗タップからの電圧を
スイッチング素子を介して取り出すという構成は、上述
した従来のＤ／Ａコンバータと同じであり、デジタルデ
ータの切換時にグリッジが発生するという問題は解消さ
れていない。
て、特開平５−１７５８３８号公報に「Ｄ／Ａ変換回
路」が開示されている。このＤ／Ａ変換回路は、差動回
路の基準電圧として、抵抗ラダーによる抵抗分割された
電圧を使用することにより、抵抗ラダーを構成する各抵
抗素子の劣化により生じるオフセット電圧を低減する。
しかしながら、抵抗ラダーの各抵抗タップからの電圧を
スイッチング素子を介して取り出すという構成は、上述
した従来のＤ／Ａコンバータと同じであり、デジタルデ
ータの切換時にグリッジが発生するという問題は解消さ
れていない。
【００１１】本発明は、上述した問題を解消するために
なされたものであり、その目的は、入力されるデジタル
データが切り換えられる時に生じるノイズを低減できる
Ｄ／Ａコンバータを提供することにある。
なされたものであり、その目的は、入力されるデジタル
データが切り換えられる時に生じるノイズを低減できる
Ｄ／Ａコンバータを提供することにある。
【００１２】
【課題を解決するための手段】本発明に係るＤ／Ａコン
バータは、上記目的を達成するために、直列に接続され
た複数の抵抗素子と、該複数の抵抗素子の各接続点に対
応して設けられ、各々は内蔵された電流源が活性化され
ることにより前記接続点からの電圧を出力する複数の差
動回路と、外部からのデジタルデータに応答して前記複
数の差動回路の中の何れか１つの電流源を活性化するデ
コーダ、とを備えている。
バータは、上記目的を達成するために、直列に接続され
た複数の抵抗素子と、該複数の抵抗素子の各接続点に対
応して設けられ、各々は内蔵された電流源が活性化され
ることにより前記接続点からの電圧を出力する複数の差
動回路と、外部からのデジタルデータに応答して前記複
数の差動回路の中の何れか１つの電流源を活性化するデ
コーダ、とを備えている。
【００１３】このＤ／Ａコンバータでは、差動回路は能
動負荷を備えて構成できる。この場合、能動負荷として
ＭＯＳトランジスタを使用することができる。
動負荷を備えて構成できる。この場合、能動負荷として
ＭＯＳトランジスタを使用することができる。
【００１４】また、複数の差動回路のそれぞれは、接続
点に接続された第１回路と出力端子に接続される第２回
路とを備えて構成することができる。この場合、第１回
路は、ドレインが前記能動負荷に接続され、ゲートが前
記接続点に接続され、ソースが前記電流源に接続された
ＭＯＳトランジスタから構成し、前記第２回路は、ドレ
インが前記能動負荷に接続され、ゲートが前記アナログ
出力端子に接続され、ソースが前記電流源に接続された
ＭＯＳトランジスタから構成することができる。
点に接続された第１回路と出力端子に接続される第２回
路とを備えて構成することができる。この場合、第１回
路は、ドレインが前記能動負荷に接続され、ゲートが前
記接続点に接続され、ソースが前記電流源に接続された
ＭＯＳトランジスタから構成し、前記第２回路は、ドレ
インが前記能動負荷に接続され、ゲートが前記アナログ
出力端子に接続され、ソースが前記電流源に接続された
ＭＯＳトランジスタから構成することができる。
【００１５】更に、本発明に係るＤ／Ａコンバータは、
ドレインが電源に接続され、ソースが前記アナログ出力
端子に接続され、ゲートが前記能動負荷に接続されたＭ
ＯＳトランジスタと、ドレインが前記アナログ出力端子
に接続され、ソースが接地され、ゲートに所定電圧が供
給されるＭＯＳトランジスタとから成る出力回路を更に
備えて構成することができる。
ドレインが電源に接続され、ソースが前記アナログ出力
端子に接続され、ゲートが前記能動負荷に接続されたＭ
ＯＳトランジスタと、ドレインが前記アナログ出力端子
に接続され、ソースが接地され、ゲートに所定電圧が供
給されるＭＯＳトランジスタとから成る出力回路を更に
備えて構成することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【００１７】図１は本発明の実施の形態に係るＤ／Ａコ
ンバータの構成を示す回路図である。このＤ／Ａコンバ
ータは、抵抗ラダーＲ、能動負荷、第１〜第ｎ差動回
路、出力回路及びデコーダ１０から構成されている。な
お、以下において、ｎ個の構成要素の１つを説明すると
きは、ｉ（ｉ＝１、２、・・・、ｉ−１、ｉ、ｉ＋１・
・・、ｎ−１、ｎ）で代表して行う。
ンバータの構成を示す回路図である。このＤ／Ａコンバ
ータは、抵抗ラダーＲ、能動負荷、第１〜第ｎ差動回
路、出力回路及びデコーダ１０から構成されている。な
お、以下において、ｎ個の構成要素の１つを説明すると
きは、ｉ（ｉ＝１、２、・・・、ｉ−１、ｉ、ｉ＋１・
・・、ｎ−１、ｎ）で代表して行う。
【００１８】抵抗ラダーＲは、直列に接続されたｎ＋１
個の抵抗素子Ｒ１〜Ｒｎ＋１から構成されている。この
抵抗ラダーＲの一端には第１基準電位ＶＲＴが、他端に
は第２基準電位ＶＲＢがそれぞれ供給される。以下で
は、抵抗素子Ｒｉと抵抗素子Ｒｉ＋１との接続点を抵抗
タップＴｉと呼ぶ。この抵抗タップＴｉは、第ｉ差動回
路に接続されている。
個の抵抗素子Ｒ１〜Ｒｎ＋１から構成されている。この
抵抗ラダーＲの一端には第１基準電位ＶＲＴが、他端に
は第２基準電位ＶＲＢがそれぞれ供給される。以下で
は、抵抗素子Ｒｉと抵抗素子Ｒｉ＋１との接続点を抵抗
タップＴｉと呼ぶ。この抵抗タップＴｉは、第ｉ差動回
路に接続されている。
【００１９】能動負荷は、ＰＭＯＳトランジスタＭ０１
及びＭ０２から構成されている。ＰＭＯＳトランジスタ
Ｍ０１のドレインは電源Ｖｄｄに接続され、ゲートはＰ
ＭＯＳトランジスタＭ０２のソースに接続され、ソース
は第１〜第ｎ差動回路に共通に接続されている。同様
に、ＰＭＯＳトランジスタＭ０２のドレインは電源Ｖｄ
ｄに接続され、ゲートはＰＭＯＳトランジスタＭ０２の
ソースに接続され、ソースは第１〜第ｎ差動回路に共通
に接続されている。
及びＭ０２から構成されている。ＰＭＯＳトランジスタ
Ｍ０１のドレインは電源Ｖｄｄに接続され、ゲートはＰ
ＭＯＳトランジスタＭ０２のソースに接続され、ソース
は第１〜第ｎ差動回路に共通に接続されている。同様
に、ＰＭＯＳトランジスタＭ０２のドレインは電源Ｖｄ
ｄに接続され、ゲートはＰＭＯＳトランジスタＭ０２の
ソースに接続され、ソースは第１〜第ｎ差動回路に共通
に接続されている。
【００２０】第ｉ差動回路は、ＮＭＯＳトランジスタＭ
ｉ１、ＮＭＯＳトランジスタＭｉ２及び電流源Ｉｉから
構成されている。ＮＭＯＳトランジスタＭｉ１とＮＭＯ
Ｓトランジスタとは、略同一特性を有するように構成さ
れる。Ｍｉ２ＮＭＯＳトランジスタＭ１ｉは本発明の第
１回路に、ＮＭＯＳトランジスタＭ２ｉは本発明の第２
回路にそれぞれ対応する。なお、この実施の形態では、
第１及び第２回路としてＰＭＯＳトランジスタを用いた
例を説明するが、その他のタイプのトランジスタを用い
てもよい。
ｉ１、ＮＭＯＳトランジスタＭｉ２及び電流源Ｉｉから
構成されている。ＮＭＯＳトランジスタＭｉ１とＮＭＯ
Ｓトランジスタとは、略同一特性を有するように構成さ
れる。Ｍｉ２ＮＭＯＳトランジスタＭ１ｉは本発明の第
１回路に、ＮＭＯＳトランジスタＭ２ｉは本発明の第２
回路にそれぞれ対応する。なお、この実施の形態では、
第１及び第２回路としてＰＭＯＳトランジスタを用いた
例を説明するが、その他のタイプのトランジスタを用い
てもよい。
【００２１】ＮＭＯＳトランジスタＭｉ１のドレインは
能動負荷を構成するＰＭＯＳトランジスタＭ０１のソー
スに接続され、ゲートは抵抗タップＴｉに接続され、ソ
ースは電流源Ｉｉに接続されている。また、ＮＭＯＳト
ランジスタＭｉ２のドレインは能動負荷を構成するＰＭ
ＯＳトランジスタＭ０２のソースに接続され、ゲートは
アナログ出力端子Ｔｏｕｔに接続され、ソースは電流源
Ｉｉに接続されている。
能動負荷を構成するＰＭＯＳトランジスタＭ０１のソー
スに接続され、ゲートは抵抗タップＴｉに接続され、ソ
ースは電流源Ｉｉに接続されている。また、ＮＭＯＳト
ランジスタＭｉ２のドレインは能動負荷を構成するＰＭ
ＯＳトランジスタＭ０２のソースに接続され、ゲートは
アナログ出力端子Ｔｏｕｔに接続され、ソースは電流源
Ｉｉに接続されている。
【００２２】電流源Ｉｉの一方の端子は、上記ＮＭＯＳ
トランジスタＭｉ１及びＮＭＯＳトランジスタＭｉ２の
それぞれのソースに共通に接続され、他方の端子は接地
されている。また、この電流源Ｉｉは、デコーダ１０に
接続されており、このデコーダ１０からのデコード信号
がオンにされた場合に活性化される。
トランジスタＭｉ１及びＮＭＯＳトランジスタＭｉ２の
それぞれのソースに共通に接続され、他方の端子は接地
されている。また、この電流源Ｉｉは、デコーダ１０に
接続されており、このデコーダ１０からのデコード信号
がオンにされた場合に活性化される。
【００２３】デコーダ１０は、外部から入力されたデジ
タルデータをデコードする。このデコーダ１０はｎ個の
デコード出力端子ＤＴｉを有し、デコード出力端子ＤＴ
ｉは、第ｉ差動回路の電流源Ｉｉに接続されている。こ
のデコーダ１０は、デジタルデータが入力された場合
に、該デジタルデータに対応する１つのデコード出力端
子へ出力する信号のみをオンにする。従って、ｎ個の電
流源Ｉ１〜Ｉｎのうち１つのみが排他的に活性化される
ことになる。
タルデータをデコードする。このデコーダ１０はｎ個の
デコード出力端子ＤＴｉを有し、デコード出力端子ＤＴ
ｉは、第ｉ差動回路の電流源Ｉｉに接続されている。こ
のデコーダ１０は、デジタルデータが入力された場合
に、該デジタルデータに対応する１つのデコード出力端
子へ出力する信号のみをオンにする。従って、ｎ個の電
流源Ｉ１〜Ｉｎのうち１つのみが排他的に活性化される
ことになる。
【００２４】出力回路は、ＰＭＯＳトランジスタＭｏｕ
ｔ１及びＮＭＯＳトランジスタＭｏｕｔ２から構成され
ている。ＰＭＯＳトランジスタＭｏｕｔ１のドレインは
電源Ｖｄｄに接続され、ゲートはＰＭＯＳトランジスタ
Ｍ０１のソースとＮＭＯＳトランジスタＭｉ１のソース
との接続点に接続され、ソースはアナログ出力端子Ｔｏ
ｕｔに接続されている。また、このＰＭＯＳトランジス
タＭｏｕｔ１のゲートとソースとの間には容量素子Ｃが
接続されている。
ｔ１及びＮＭＯＳトランジスタＭｏｕｔ２から構成され
ている。ＰＭＯＳトランジスタＭｏｕｔ１のドレインは
電源Ｖｄｄに接続され、ゲートはＰＭＯＳトランジスタ
Ｍ０１のソースとＮＭＯＳトランジスタＭｉ１のソース
との接続点に接続され、ソースはアナログ出力端子Ｔｏ
ｕｔに接続されている。また、このＰＭＯＳトランジス
タＭｏｕｔ１のゲートとソースとの間には容量素子Ｃが
接続されている。
【００２５】また、ＮＭＯＳトランジスタＭｏｕｔ２の
ソースはアナログ出力端子Ｔｏｕｔに接続され、ソース
は接地され、ゲートには所定の電圧Ｖｂが供給されるよ
うになっている。
ソースはアナログ出力端子Ｔｏｕｔに接続され、ソース
は接地され、ゲートには所定の電圧Ｖｂが供給されるよ
うになっている。
【００２６】次に、上記のように構成される本発明の実
施の形態に係るＤ／Ａコンバータの動作を説明する。外
部からデジタルデータが入力されると、デコーダ１０
は、デコード出力端子ＤＴ１〜ＤＴｎから出力されるデ
コード信号の中の何れか１つをオンにする。これによ
り、電流源Ｉ１〜Ｉｎの何れか１つが活性化される。
施の形態に係るＤ／Ａコンバータの動作を説明する。外
部からデジタルデータが入力されると、デコーダ１０
は、デコード出力端子ＤＴ１〜ＤＴｎから出力されるデ
コード信号の中の何れか１つをオンにする。これによ
り、電流源Ｉ１〜Ｉｎの何れか１つが活性化される。
【００２７】今、デジタルデータに応じて電流源Ｉ２が
活性化されたと仮定する。この場合、電流源Ｉ２を含む
差動回路のＮＭＯＳトランジスタＭ２１及びＮＭＯＳト
ランジスタＭ２２の双方に電流が流れる。この場合、Ｎ
ＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２
２の特性は略同一であるので、ＮＭＯＳトランジスタＭ
２１のゲート電圧はＮＭＯＳトランジスタＭ２２のゲー
ト電圧に略等しくなりる。これにより、ＮＭＯＳトラン
ジスタＭ２１及びＮＭＯＳトランジスタＭ２２を含む差
動回路はボルテージフォロアとして動作し、抵抗タップ
Ｔ２の電圧に応じた電圧信号がアナログ出力端子Ｔｏｕ
ｔから出力される。以上のようにして、Ｄ／Ａコンバー
タは、入力されたデジタルデータに応じた電圧を出力す
るというデジタル−アナログ変換が行われる。
活性化されたと仮定する。この場合、電流源Ｉ２を含む
差動回路のＮＭＯＳトランジスタＭ２１及びＮＭＯＳト
ランジスタＭ２２の双方に電流が流れる。この場合、Ｎ
ＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２
２の特性は略同一であるので、ＮＭＯＳトランジスタＭ
２１のゲート電圧はＮＭＯＳトランジスタＭ２２のゲー
ト電圧に略等しくなりる。これにより、ＮＭＯＳトラン
ジスタＭ２１及びＮＭＯＳトランジスタＭ２２を含む差
動回路はボルテージフォロアとして動作し、抵抗タップ
Ｔ２の電圧に応じた電圧信号がアナログ出力端子Ｔｏｕ
ｔから出力される。以上のようにして、Ｄ／Ａコンバー
タは、入力されたデジタルデータに応じた電圧を出力す
るというデジタル−アナログ変換が行われる。
【００２８】上記のように構成される本発明の実施の形
態に係るＤ／Ａコンバータにおいて、入力されるデジタ
ルデータを増加する方向に切り換えながら順次デジタル
−アナログ変換を行った結果を図２に示す。この図２を
参照すると、デジタルデータの切換時にグリッジが発生
していないことがわかる。
態に係るＤ／Ａコンバータにおいて、入力されるデジタ
ルデータを増加する方向に切り換えながら順次デジタル
−アナログ変換を行った結果を図２に示す。この図２を
参照すると、デジタルデータの切換時にグリッジが発生
していないことがわかる。
【００２９】以上説明した本発明の実施の形態に係るＤ
／Ａコンバータによれば、従来のＤ／Ａコンバータのよ
うに、抵抗タップを切り替えるためのスイッチとしてＭ
ＯＳトランジスタを用いていないため、入力されるデジ
タルデータを切り替えるといった過渡状態においても抵
抗タップ間が短絡することがない。従って、従来のＤ／
Ａコンバータのようにグリッジを生じることもない。
／Ａコンバータによれば、従来のＤ／Ａコンバータのよ
うに、抵抗タップを切り替えるためのスイッチとしてＭ
ＯＳトランジスタを用いていないため、入力されるデジ
タルデータを切り替えるといった過渡状態においても抵
抗タップ間が短絡することがない。従って、従来のＤ／
Ａコンバータのようにグリッジを生じることもない。
【００３０】
【発明の効果】以上詳述したように、本発明によれば、
入力されるデジタルデータが切り換えられる時に生じる
ノイズを低減できるＤ／Ａコンバータを提供できる。
入力されるデジタルデータが切り換えられる時に生じる
ノイズを低減できるＤ／Ａコンバータを提供できる。
【図１】本発明の実施の形態に係るＤ／Ａコンバータの
構成を示す回路図である。
構成を示す回路図である。
【図２】本発明の実施の形態に係るＤ／Ａコンバータの
デジタル−アナログ変換動作を示す説明図である。
デジタル−アナログ変換動作を示す説明図である。
【図３】従来のＤ／Ａコンバータの構成を示す回路図で
ある。
ある。
【図４】従来のＤ／Ａコンバータのデジタル−アナログ
変換動作を示す説明図である。
変換動作を示す説明図である。
１０ デコーダ Ｒ 抵抗ダラー Ｒ１〜Ｒｎ 抵抗素子 Ｃ 容量素子 Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２、〜、Ｍｎ１、Ｍｎ
２、Ｍｏｕｔ１ ＮＭＯＳトランジスタ Ｍ０１、Ｍ０２、Ｍｏｕｔ１ ＰＭＯＳトランジスタ Ｉ１〜Ｉｎ 電流源 Ｔ１〜Ｔｎ 抵抗タップ Ｔｏｕｔ アナログ出力端子
２、Ｍｏｕｔ１ ＮＭＯＳトランジスタ Ｍ０１、Ｍ０２、Ｍｏｕｔ１ ＰＭＯＳトランジスタ Ｉ１〜Ｉｎ 電流源 Ｔ１〜Ｔｎ 抵抗タップ Ｔｏｕｔ アナログ出力端子
Claims (6)
- 【請求項１】直列に接続された複数の抵抗素子と、 該複数の抵抗素子の各接続点に対応して設けられ、各々
は内蔵された電流源が活性化されることにより前記接続
点からの電圧を出力する複数の差動回路と、 外部からのデジタルデータに応答して前記複数の差動回
路の中の何れか１つの電流源を活性化するデコーダ、と
を備えたＤ／Ａコンバータ。 - 【請求項２】前記差動回路は能動負荷を備えている請求
項１に記載のＤ／Ａコンバータ。 - 【請求項３】前記複数の差動回路のそれぞれは、前記接
続点に接続された第１回路とアナログ出力端子に接続さ
れる第２回路とを含む請求項１又は２に記載のＤ／Ａコ
ンバータ。 - 【請求項４】前記第１回路は、ドレインが前記能動負荷
に接続され、ゲートが前記接続点に接続され、ソースが
前記電流源に接続されたＭＯＳトランジスタから成り、
前記第２回路は、ドレインが前記能動負荷に接続され、
ゲートが前記アナログ出力端子に接続され、ソースが前
記電流源に接続されたＭＯＳトランジスタから成る請求
項１乃至３の何れか１項に記載のＤ／Ａコンバータ。 - 【請求項５】ドレインが電源に接続され、ソースが前記
アナログ出力端子に接続され、ゲートが前記能動負荷に
接続されたＭＯＳトランジスタと、ドレインが前記アナ
ログ出力端子に接続され、ソースが接地され、ゲートに
所定電圧が供給されるＭＯＳトランジスタとから成る出
力回路を更に備えた請求項３又は４に記載のＤ／Ａコン
バータ。 - 【請求項６】前記能動負荷はＭＯＳトランジスタから構
成されている請求項１乃至５の何れか１項に記載のＤ／
Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32665599A JP2001144618A (ja) | 1999-11-17 | 1999-11-17 | Ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32665599A JP2001144618A (ja) | 1999-11-17 | 1999-11-17 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144618A true JP2001144618A (ja) | 2001-05-25 |
Family
ID=18190206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32665599A Pending JP2001144618A (ja) | 1999-11-17 | 1999-11-17 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1653623A1 (en) * | 2004-10-29 | 2006-05-03 | Broadcom Corporation | Method and system for a glitch-free differential current steering switch circuit for high speed, high resolution digital-to-analog conversion |
-
1999
- 1999-11-17 JP JP32665599A patent/JP2001144618A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1653623A1 (en) * | 2004-10-29 | 2006-05-03 | Broadcom Corporation | Method and system for a glitch-free differential current steering switch circuit for high speed, high resolution digital-to-analog conversion |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9407278B1 (en) | Digital to analog converter | |
| JP2993395B2 (ja) | レベルシフト回路 | |
| US5909187A (en) | Current steering circuit for a digital-to-analog converter | |
| JP3073538B2 (ja) | ディジタル・アナログ変換器 | |
| US20120013496A1 (en) | Switched capacitor type d/a converter | |
| US7924198B2 (en) | Digital-to-analog converter | |
| US20110037511A1 (en) | Multiple signal switching circuit, current switching cell circuit, latch circuit, current steering type dac, semiconductor integrated circuit, video device, and communication device | |
| KR960010390B1 (ko) | 스위칭 정전류원회로 | |
| US5706006A (en) | Operational amplifier incorporating current matrix type digital-to-analog converter | |
| WO2010041353A1 (ja) | 差動スイッチ、d/aコンバータ、半導体集積回路、および通信機器 | |
| JPH11251914A (ja) | 電圧選択回路及びｄ／ａ変換器 | |
| US20070024479A1 (en) | Digital-to-analog converter and related level shifter thereof | |
| KR20020059803A (ko) | 디지털/아날로그 변환기 | |
| US6844835B2 (en) | DAC cell circuit | |
| US20010026181A1 (en) | Current comparison type latch | |
| JP2001144618A (ja) | Ｄ／ａコンバータ | |
| JP2002050966A (ja) | Ｄａ変換器 | |
| US7277036B2 (en) | Digital-to-analog converting circuit | |
| JPH09246885A (ja) | 入力回路及びオペアンプ回路並びに半導体集積回路装置 | |
| US7088274B2 (en) | Difference amplifier for digital-to-analog converter | |
| JP2012114610A (ja) | 電子回路 | |
| JPH0677832A (ja) | Ｄーａコンバータ | |
| JP2845192B2 (ja) | 差動スイッチング回路 | |
| US5657018A (en) | Bar graph decoder outputting thermometer code | |
| KR101236523B1 (ko) | 디지털 아날로그 컨버터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020304 |