JP7353512B2 - デジタルアナログ変換器 - Google Patents

Description

本開示は、デジタルアナログ変換器に関する。

Ｒ－２Ｒラダー抵抗回路を用いてデジタルアナログ変換（以下「Ｄ／Ａ（Digital/Analog）変換」と称する。）を行なう、バイナリ型のＲ－２Ｒ型Ｄ／Ａ変換器が知られている。このＤ／Ａ変換器では、高精度なＤ／Ａ変換を実現するために、デジタル入力信号の上位ビットと下位ビットとで変換回路を分けて構成することが行なわれている（例えば特許文献１参照）。

特開２００２－９６２３号公報

特許文献１に記載のＤ／Ａ変換器では、上位ビットの変換回路及び下位ビットの変換回路の双方が、バイナリ型のＲ－２Ｒ型Ｄ／Ａ変換回路（Ｒ－２Ｒラダー方式による重み付け電流分配方式）によって構成されている。しかしながら、このような重み付け電流分配方式による変換回路では、電流を２のべき乗で変化させる必要があるため、回路を構成するトランジスタのサイズも２のべき乗で大きくする必要がある。そのため、上位ビットの変換回路及び下位ビットの変換回路の双方をバイナリ型のＲ－２Ｒ型Ｄ／Ａ変換回路によって構成すると、Ｄ／Ａ変換器全体の回路面積が大きくなる。

本開示は、かかる問題を解決するためになされたものであり、本開示の目的は、回路面積を抑制しつつ高精度なＤ／Ａ変換器を提供することである。

本開示のＤ／Ａ変換器は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、バイナリ型のＲ－２Ｒ型Ｄ／Ａ変換回路を備える。Ｒ－２Ｒ型Ｄ／Ａ変換回路は、Ｒ－２Ｒラダー回路と、複数の電流源トランジスタと、可変電流源とを含む。複数の電流源トランジスタは、デジタル信号の上位ビットのビット毎に設けられ、上位ビットの状態に応じた電流をＲ－２Ｒラダー回路に流す。可変電流源は、デジタル信号の下位ビットの状態に応じた電流をＲ－２Ｒラダー回路に流す。可変電流源は、バイナリ型のＬ－２Ｌ型Ｄ／Ａ変換回路によって構成される。

上記のＤ／Ａ変換器においては、デジタル信号の上位ビットと下位ビットとで変換回路が分けて構成され、下位ビット側の変換回路は、バイナリ型のＬ－２Ｌ型Ｄ／Ａ変換回路によって構成される。このＬ－２Ｌ型Ｄ／Ａ変換回路は、回路を構成するトランジスタのサイズを２のべき乗で大きくする必要がないため、回路面積を抑制しつつ高精度なＤ／Ａ変換器を構成することができる。

実施の形態１に従うＤ／Ａ変換器の回路構成を示す図である。 図１に示す可変電流源の構成を示す図である。 変形例１における可変電流源の構成を示す図である。 実施の形態２に従うＤ／Ａ変換器の回路構成を示す図である。 図４に示す可変電流源の構成を示す図である。 図４に示す制御部により実行される電流補正処理の手順の一例を示すフローチャートである。 変形例２における可変電流源の構成を示す図である。

以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰り返さない。

実施の形態１．
図１，２を参照して、実施の形態１に従うＤ／Ａ変換器の回路構成を説明する。なお、以下では、６ビット精度の重み付けされた電圧出力を得ることができるＤ／Ａ変換器について説明するが、ビット数はこれに限定されるものではない。

Ｄ／Ａ変換器１０は、抵抗回路網２０と、選択トランジスタ３１～３４と、可変電流源４１と、電流源トランジスタ４２～４４，５１と、電流源５２とを備える。抵抗回路網２０は、抵抗値が２Ｒの抵抗素子２２～２４と、抵抗値がＲの抵抗素子２１，２５～２７とを含む。このような抵抗回路網２０は、Ｒ－２Ｒラダー回路と称される。

選択トランジスタ３１～３４及び電流源トランジスタ４２～４４，５１の各々は、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）によって構成される。

選択トランジスタ３１のドレイン端子は、抵抗素子２１，２５の接続ノードに接続され、選択トランジスタ３１のソース端子は、可変電流源４１のドレイン側に接続される。選択トランジスタ３２のドレイン端子は、抵抗素子２２，２５，２６の接続ノードに接続され、選択トランジスタ３２のソース端子は、電流源トランジスタ４２のドレイン端子に接続される。

また、選択トランジスタ３３のドレイン端子は、抵抗素子２３，２６，２７の接続ノードに接続され、選択トランジスタ３３のソース端子は、電流源トランジスタ４３のドレイン端子に接続される。選択トランジスタ３４のドレイン端子は、抵抗素子２４，２７の接続ノードに接続され、選択トランジスタ３４のソース端子は、電流源トランジスタ４４のドレイン端子に接続される。可変電流源４１のソース側、及び電流源トランジスタ４２～４４のソース端子は、接地ノード５５に接続される。

電流源トランジスタ５１のドレイン端子及びソース端子は、それぞれ電流源５２及び接地ノード５５に接続される。電流源トランジスタ５１のゲート端子は、電流源トランジスタ５１のドレイン端子に接続されている。すなわち、電流源トランジスタ５１は、ダイオード接続されている。そして、電流源トランジスタ４２～４４のゲート端子は、電流源トランジスタ５１のゲート端子及びドレイン端子に接続されている。

電流源トランジスタ５１及び電流源５２は、基準電流Ｉ１を生成する基準電流源を構成する。電流源トランジスタ５１及び電流源トランジスタ４２～４４は、カレントミラー回路を構成し、電流源トランジスタ４２～４４の各々を流れる電流は、基準電流源から複製される。

選択トランジスタ３２～３４は、デジタル入力信号の制御ビット（上位側３ビット）に応じて切り替えられる。選択トランジスタ３１は、Ｄ／Ａ変換器１０によるＤ／Ａ変換の実行中、常時オンにされる。したがって、この実施の形態１では、選択トランジスタ３１は無くてもよい。

電流源トランジスタ４２～４４は、デジタル信号の上位ビットのビット毎に設けられる。選択トランジスタ３２～３４によって、それぞれ電流源トランジスタ４２～４４から抵抗回路網２０へ電流を流すか否かを切り替えることができる。可変電流源４１は、デジタル信号の下位ビットの状態に応じた電流を抵抗回路網２０へ流す電流源である。デジタル入力信号の制御ビット（下位側３ビット）に応じて、可変電流源４１の電流が段階的に切り替わる。可変電流源４１の構成については、後ほど図２で説明する。

デジタル入力信号に応じて、選択トランジスタ３２～３４が切り替えられるとともに、可変電流源４１の電流が切り替えられ、デジタル入力信号に応じた電流が抵抗回路網２０に流れる。そして、デジタル入力信号に応じた電流が抵抗回路網２０により電圧に変換され、電圧出力Ｖｏｕｔとして端子２９から出力される。なお、端子２８，２９は、図示しない演算増幅器の入力端子及び出力端子にそれぞれ接続される。

このような回路構成を有するＤ／Ａ変換器１０は、Ｒ－２Ｒ型Ｄ／Ａ変換回路（バイナリ型）と称される。また、ビット毎に電流源トランジスタを有するＤ／Ａ変換器１０は、電流型のＤ／Ａ変換回路とも称される。

なお、図１に示されるＤ／Ａ変換器１０は、Ｎ型ＭＯＳＦＥＴによって構成され、Ｎ型ＭＯＳＦＥＴにより接地ノード５５に電流を引き抜く回路構成であるが、Ｐ型ＭＯＳＦＥＴによってＤ／Ａ変換器１０を構成し、電源から回路内に電流を供給する回路構成としてもよい。或いは、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとの双方を用いた回路構成を採用してもよい。

Ｄ／Ａ変換器１０の動作を説明するにあたり、以下では、まず、可変電流源４１が電流源トランジスタ４２～４４と同様のトランジスタによって構成されると仮定した場合のＤ／Ａ変換動作について説明する。なお、この仮定の回路構成についての以下の説明では、可変電流源４１を電流源トランジスタ４１と称する。

電流源トランジスタ４１は、電流源トランジスタ４２～４４と同一サイズであり、そのゲート端子は、電流源トランジスタ４２～４４と同様に、電流源トランジスタ５１のゲート端子及びドレイン端子に接続される。

電流源トランジスタ４１～４４の各々のサイズが電流源トランジスタ５１のサイズと同一である場合、電流源トランジスタ５１及び電流源５２により生成される基準電流Ｉ１が電流源トランジスタ４１～４４に複製される。選択トランジスタ３１～３４がそれぞれ制御ビットｂ２～ｂ５に応じて駆動されるとすると、抵抗回路網２０による電圧変換により得られる４ビット精度の電圧出力Ｖｏｕｔは、次式にて示される。

Ｖｏｕｔ＝Ｖａ＋Ｒ×Ｉ１×ｂ５＋Ｒ×Ｉ１／２×ｂ４＋Ｒ×Ｉ１／４×ｂ３＋Ｒ×Ｉ１／８×ｂ２ …（１）
次に、電流源トランジスタ４１が可変電流源であり、可変電流源の電流を可変とする場合について考える。可変電流源の電流をＩｖとし、選択トランジスタ３１がオンで固定されているとすると（ｂ２＝１）、上記の式（１）は以下のように変形される。

Ｖｏｕｔ＝Ｖａ＋Ｒ×Ｉ１×ｂ５＋Ｒ×Ｉ１／２×ｂ４＋Ｒ×Ｉ１／４×ｂ３＋Ｒ×Ｉｖ／８ …（２）
ここで、可変電流源が電流型のＤ／Ａ変換回路（バイナリ型）によって構成されるものとし、制御ビットｂ０～ｂ２に応じて可変電流源が電流Ｉｖを３ビット精度で可変するものとすると、電流Ｉｖは、次式によって示される。

Ｉｖ＝Ｉ１×ｂ２＋Ｉ１／２×ｂ１＋Ｉ１／４×ｂ０ …（３）
式（３）を式（２）に代入すると、次式が得られる。

Ｖｏｕｔ＝Ｖａ＋Ｒ×Ｉ１×ｂ５＋Ｒ×Ｉ１／２×ｂ４＋Ｒ×Ｉ１／４×ｂ３＋Ｒ×Ｉ１／８×ｂ２＋Ｒ×Ｉ１／１６×ｂ１＋Ｒ×Ｉ１／３２×ｂ０ …（４）
この式（４）から、制御ビットｂ０～ｂ５に応じた、６ビット精度の重み付けされた電圧出力Ｖｏｕｔが得られることが理解できる。

図１に示されるＤ／Ａ変換器１０では、デジタル入力信号の上位ビットと下位ビットとで変換回路を分けて構成し、下位ビットについて、可変電流源４１によりＤ／Ａ変換が行なわれる。このように、上位ビットと下位ビットとを分けてＤ／Ａ変換を行なうことにより、高精度なＤ／Ａ変換を実現することができる。

しかしながら、式（３）から分かるように、可変電流源４１は、基準電流Ｉ１よりも小さい電流を生成する必要がある。このような電流を生成するために、仮に可変電流源４１についても重み付け電流分配方式の回路構成とすると、電流を２のべき乗で変化させる必要があるため、回路を構成するトランジスタのサイズも２のべき乗で大きくする必要がある。そのため、Ｄ／Ａ変換器全体の回路面積が大きくなる。

そこで、本実施の形態１に従うＤ／Ａ変換器１０では、可変電流源４１は、バイナリ型のＬ－２Ｌ型Ｄ／Ａ変換回路によって構成される。Ｌ－２Ｌ型Ｄ／Ａ変換回路は、以下に示すように、回路を構成するトランジスタのサイズを２のべき乗で大きくすることなく、電流を段階的に可変とすることができる。

図２を参照して、可変電流源４１の回路構成を説明する。可変電流源４１は、トランジスタ６１，７１～７６と、電流源６２と、選択スイッチ８１～８３とを備える。

トランジスタ６１，７１～７６の各々は、Ｎ型ＭＯＳＦＥＴによって構成される。トランジスタ７１のドレイン端子は、選択スイッチ８１に接続され、トランジスタ７１のソース端子は、接地ノード８５に接続される。トランジスタ７２のドレイン端子は、選択スイッチ８２に接続され、トランジスタ７２のソース端子は、トランジスタ７５，７６の接続ノードに接続される。

また、トランジスタ７３のドレイン端子は、選択スイッチ８３に接続され、トランジスタ７３のソース端子は、トランジスタ７４，７６の接続ノードに接続される。トランジスタ７４のドレイン端子は、端子９１に接続され、トランジスタ７４のソース端子は、トランジスタ７６のドレイン端子に接続される。トランジスタ７５は、トランジスタ７１，７２のソース端子間に接続され、トランジスタ７６は、トランジスタ７２，７３のソース端子間に接続される。

トランジスタ６１のドレイン端子及びソース端子は、それぞれ電流源６２及び接地ノード８５に接続される。トランジスタ６１のゲート端子は、トランジスタ６１のドレイン端子に接続されている。すなわち、トランジスタ６１は、ダイオード接続されている。そして、トランジスタ７１～７４のゲート端子は、トランジスタ６１のゲート端子及びドレイン端子に接続されている。

トランジスタ６１及び電流源６２は、基準電流Ｉ２を生成する基準電流源を構成する。トランジスタ６１及びトランジスタ７１～７４は、カレントミラー回路を構成し、トランジスタ７１～７４の各々を流れる電流は、基準電流源から複製される。

選択スイッチ８１～８３は、デジタル入力信号の制御ビット（下位側３ビット）に応じて切り替えられ、端子９０に流す出力電流Ｉｏｕｔを制御する。具体的には、選択スイッチ８１は、対応の制御ビットが１である場合に、トランジスタ７１のドレイン端子を端子９０に接続する。また、選択スイッチ８２は、対応の制御ビットが１である場合に、トランジスタ７２のドレイン端子を端子９０に接続し、選択スイッチ８３は、対応の制御ビットが１である場合に、トランジスタ７３のドレイン端子を端子９０に接続する。

なお、端子９１及びその出力電流Ｉｃａｌは、後述の実施の形態２で用いられ、本実施の形態１では用いられないため、本実施の形態１では、端子９１は、図示しない適当な抵抗素子を通じて電源に接続される。

トランジスタ７５，７６の各々は、トランジスタ７１～７４の各々に対して、２倍のゲート幅（Ｗ）若しくは１／２のゲート長（Ｌ）、又は２倍のトランジスタ数（並列接続）を有する。このような回路構成を有するＤ／Ａ変換回路は、Ｌ－２Ｌ型Ｄ／Ａ変換回路（バイナリ型）と称される。

ゲート幅Ｗ及びゲート長Ｌのトランジスタを流れる電流Ｉは、次式によって表される。
Ｉ＝μ×Ｃｏｘ×Ｗ／Ｌ（Ｖｇｓ－Ｖｔｈ）² …（５）
なお、μは移動度、Ｃｏｘはゲート容量、Ｖｇｓはゲート－ソース間電位、Ｖｔｈはしきい値電圧である。式（５）から分かるように、同一サイズのトランジスタを２つ並列に接続すると、トランジスタのゲート幅（Ｗ）が加算されたトランジスタと同等とみなせるため、流れる電流は２倍となる。したがって、例えば、ゲート幅Ｗ及びゲート長Ｌ（以下「Ｗ／Ｌ」と称する。）のトランジスタ７３，７４は、並列に接続されていることから、ゲート幅２Ｗ及びゲート長Ｌ（以下「２Ｗ／Ｌ」と称する。）のトランジスタと同等とみなすことができる。

他方、同一サイズのトランジスタを２つ直列に接続すると、トランジスタのゲート長（Ｌ）が加算されたトランジスタと同等とみなせるため、流れる電流は１／２倍となる。したがって、例えば、並列接続されたトランジスタ７３，７４は、２Ｗ／Ｌのトランジスタ７６と直列に接続されていることから、３つのトランジスタ７３，７４，７６は、Ｗ／Ｌのサイズを有する１つのトランジスタと同等とみなすことができる。

なお、上記の関係は、トランジスタに電流が流れている場合に成立するため、トランジスタ７１～７６には、常に電流を流す必要がある。そのため、選択スイッチ８１～８３は、トランジスタ７１～７６に常に電流が流れ続けるように制御される。

上記のような回路構成により、トランジスタ６１及び電流源６２により生成される基準電流をＩ２として、可変電流源４１の出力電流Ｉｏｕｔは、次式によって示される。

Ｉｏｕｔ＝Ｉ２×ｂ２＋Ｉ２／２×ｂ１＋Ｉ２／４×ｂ０ …（６）
ｂ２～ｂ０は、それぞれ選択スイッチ８１～８３の制御ビットである。基準電流Ｉ２が基準電流Ｉ１（図１）に等しいとすると、式（６）は、上記の式（３）と同じになる。したがって、基準電流Ｉ２が基準電流Ｉ１に等しくなるようにトランジスタ６１及び電流源６２を構成することにより、図１に示したＤ／Ａ変換器１０によって、６ビット精度の重み付けされた電圧出力Ｖｏｕｔを得ることができる。

このようなＬ－２Ｌ型Ｄ／Ａ変換回路によって構成される可変電流源４１は、電流を２のべき乗で変化させるためにトランジスタのサイズを２のべき乗で大きくする必要がないため、回路面積を抑制することができる。

以上のように、この実施の形態１においては、デジタル信号の上位ビットと下位ビットとでＤ／Ａ変換部が分けて構成され、下位ビット側のＤ／Ａ変換を行なう可変電流源４１がバイナリ型のＬ－２Ｌ型Ｄ／Ａ変換回路によって構成される。このＬ－２Ｌ型Ｄ／Ａ変換回路は、回路を構成するトランジスタのサイズを２のべき乗で大きくする必要がないため、この実施の形態１によれば、回路面積を抑制しつつ高精度なＤ／Ａ変換器１０を構成することができる。

変形例１．
上記の実施の形態１では、可変電流源４１において、基準電流Ｉ２が基準電流Ｉ１に等しくなるように基準電流源のトランジスタ６１及び電流源６２を構成するものとしたが、図３に示される可変電流源４１Ａのように、トランジスタ７１～７４のサイズを電流源トランジスタ５１のサイズと揃えたうえで、電流源トランジスタ５１及び電流源５２（図１）により生成されるバイアス電圧をトランジスタ７１～７４のバイアス電圧として受けるようにしてもよい。

これにより、可変電流源において、電流源トランジスタ５１及び電流源５２とは別に基準電流源を別途設ける必要がないので、回路面積をさらに抑制することができる。

実施の形態２．
上記のＤ／Ａ変換器１０では、抵抗回路網２０の抵抗素子や、可変電流源４１、電流源トランジスタ４２～４４，５１等の製造ばらつきにより、Ｄ／Ａ変換精度が悪化する可能性がある。特に、Ｄ／Ａ変換器１０は、上位ビットと下位ビットとを分けてＤ／Ａ変換を行なうため、下位ビットが全て１から全て０（又は全て０から全て１）に変化する場合に、上位ビットと下位ビットとの境界において変換精度に対する影響が大きい。

すなわち、各種素子の製造ばらつきにより、下位ビットのＤ／Ａ変換を行なう可変電流源４１（図２）における基準電流Ｉ２と、電流源トランジスタ５１及び電流源５２（図１）により生成される基準電流Ｉ１とに誤差が生じると、上記の式（６）に示した電流Ｉｏｕｔと、式（３）に示した電流Ｉｖとに誤差が生じる。そうすると、式（４）の出力Ｖｏｕｔに誤差が生じ、その誤差が大きくなると、デジタル入力信号に対する電圧出力Ｖｏｕｔの単調増加性（或いは単調減少性）が損なわれる可能性がある。

そこで、本実施の形態２では、下位ビットの変換を行なう可変電流源４１の電流出力を用いて、上位ビットの変換に用いる基準電流Ｉ１が補正される。これにより、上位ビットと下位ビットとの境界において変換精度が悪化するのを抑制する。

図４，図５を参照して、実施の形態２に従うＤ／Ａ変換器の回路構成を説明する。実施の形態２に従うＤ／Ａ変換器１０Ａは、図１に示したＤ／Ａ変換器１０の構成において、電流源５２に代えて可変電流源１０２を備え、電流比較器１０４と、制御部１０６とをさらに備える。

電流比較器１０４の入力端子の一方は、可変電流源４１の端子９１（図２）に接続され、電流比較器１０４の入力端子の他方は、電流源トランジスタ４２のドレイン端子に接続される。

電流比較器１０４は、選択トランジスタ３１，３２がオフであるときに、可変電流源４１の端子９１から出力される電流Ｉｃａｌと、電流源トランジスタ４２に流れる電流とを比較し、その比較結果を制御部１０６へ出力する。このとき、可変電流源４１（図２）では、電流Ｉｃａｌが最大となるように選択スイッチ８１～８３の制御ビットが設定される。下位ビットの変換を行なう可変電流源４１の最大電流と、上位ビットの変換部における最小電流（電流源トランジスタ４２に流れる電流）とが同じになるように、可変電流源１０２を調整するためである。

電流比較器１０４の比較結果は、制御部１０６へ出力される。制御部１０６は、電流比較器１０４の比較結果に基づいて可変電流源１０２を制御する。具体的には、電流源トランジスタ４２のゲート端子は、電流源トランジスタ５１のゲート端子及び可変電流源１０２に接続されているため、可変電流源１０２の出力電流を調整（補正）することで、電流源トランジスタ４２に流れる電流を調整することができる。

そして、制御部１０６は、可変電流源４１からの電流Ｉｃａｌ（可変電流源４１の最大電流）と電流源トランジスタ４２に流れる電流との差が小さくなるように、電流比較器１０４の出力に基づいて可変電流源１０２を制御する。これにより、上位ビットと下位ビットとの境界においてＤ／Ａ変換精度が悪化するのを抑制することができる。

図５を参照して、図４に示した可変電流源１０２の回路構成を説明する。可変電流源１０２は、可変電流源１１０と、トランジスタ１５２，１５４とを備える。可変電流源１１０は、トランジスタ１２１，１３１～１３６と、電流源１２２と、スイッチ１４１～１４３とを備える。

可変電流源１１０は、図２に示した可変電流源４１と同様の回路構成を有する。すなわち、可変電流源１１０も、バイナリ型のＬ－２Ｌ型Ｄ／Ａ変換回路である。

この可変電流源１１０では、スイッチ１４１～１４３は、制御部１０６によって切り替えられ、電流源トランジスタ５１（図４）に流す電流Ｉｏｕｔ２を制御する。スイッチ１４１～１４３は、対応の制御ビットが１である場合に、それぞれトランジスタ１３１～１３３のドレイン端子をトランジスタ１５２のドレイン端子に接続する。

トランジスタ１５２，１５４の各々は、Ｐ型ＭＯＳＦＥＴによって構成される。トランジスタ１５２のドレイン端子には、スイッチ１４１～１４３の各出力が接続される。トランジスタ１５２のゲート端子は、トランジスタ１５２のドレイン端子に接続される。すなわち、トランジスタ１５２は、ダイオード接続されている。

トランジスタ１５４のゲート端子は、トランジスタ１５２のゲート端子及びドレイン端子に接続される。トランジスタ１５２，１５４は、ＰＭＯＳ型のカレントミラー回路を構成し、可変電流源１１０で生成される電流は、トランジスタ１５２，１５４により複製されて、端子１５６から電流Ｉｏｕｔ２として出力される。

そして、電流源トランジスタ５１に供給される電流Ｉｏｕｔ２は、電流源トランジスタ４２に複製され、電流源トランジスタ４２に流れる電流が、電流比較器１０４により可変電流源４１の電流Ｉｃａｌと比較される。

図６を参照して、図４に示した制御部１０６により実行される電流補正処理の手順の一例について説明する。制御部１０６は、まず、選択トランジスタ３１，３２（図４）をオフにする（ステップＳ１０）。

次いで、制御部１０６は、可変電流源４１（図４）の選択スイッチ８１～８３（図２）の制御ビットを全て０に設定する（ステップＳ２０）。これにより、トランジスタ７１～７３を流れる電流は、全て端子９１に供給される。すなわち、制御部１０６は、可変電流源４１から出力される電流Ｉｃａｌが最大となるように、選択スイッチ８１～８３を制御する。

そして、制御部１０６は、電流比較器１０４の比較結果に基づいて、可変電流源１０２のスイッチ１４１～１４３（図５）を制御する（ステップＳ３０）。具体的には、制御部１０６は、電流比較器１０４の比較結果に基づいて、可変電流源４１からの電流Ｉｃａｌと電流源トランジスタ４２に流れる電流との差が小さくなるように、スイッチ１４１～１４３を制御する。

このように、下位ビットのＤ／Ａ変換を行なう可変電流源４１の最大電流と、上位ビットのＤ／Ａ変換における最小電流（電流源トランジスタ４２に流れる電流）との差が小さくなるように、制御部１０６により可変電流源１０２を制御することで、上位ビットと下位ビットとの境界におけるＤ／Ａ変換精度の悪化を抑制することができる。

変形例２．
上記の実施の形態２では、可変電流源１０２において、可変電流源１１０は、トランジスタ１２１及び電流源１２２によりバイアス電圧を内部で生成しているが、図７に示される可変電流源１０２Ａのように、可変電流源４１（図２）の基準電流源を構成するトランジスタ６１及び電流源６２により生成されるバイアス電圧を可変電流源１１０Ａのトランジスタ１３１～１３４のバイアス電圧として受けるようにしてもよい。

これにより、可変電流源において、トランジスタ６１及び電流源６２とは別に基準電流源を別途設ける必要がないので、回路面積をさらに抑制することができる。

なお、上記の実施の形態２及び変形例２では、可変電流源１１０，１１０Ａは、Ｎ型ＭＯＳＦＥＴで構成されるものとしたが、Ｐ型ＭＯＳＦＥＴで構成してもよい。可変電流源１１０，１１０ＡをＰ型ＭＯＳＦＥＴで構成することにより、トランジスタ１５２，１５４で電流を複製することなく、電流源トランジスタ５１へ電流Ｉｏｕｔ２を供給することができる。

今回開示された各実施の形態は、技術的に矛盾しない範囲で適宜組合わせて実施することも予定されている。そして、今回開示された実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本開示により示される技術的範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

１０，１０Ａ Ｄ／Ａ変換器、２０ 抵抗回路網、２１～２７ 抵抗素子、２８，２９，９０，９１，１５６ 端子、３１～３４ 選択トランジスタ、４１，４１Ａ，１０２，１０２Ａ，１１０，１１０Ａ 可変電流源、４２～４４，５１ 電流源トランジスタ、５２，６２，１２２ 電流源、５５，８５ 接地ノード、６１，７１～７６，１２１，１３１～１３６，１５２，１５４ トランジスタ、８１～８３ 選択スイッチ、１０４ 電流比較器、１０６ 制御部、１４１～１４３ スイッチ。

Claims (3)

1. デジタル信号をアナログ信号に変換するデジタルアナログ変換器であって、
   バイナリ型のＲ－２Ｒ型Ｄ／Ａ変換回路を備え、
   前記Ｒ－２Ｒ型Ｄ／Ａ変換回路は、
   Ｒ－２Ｒラダー回路と、
   前記デジタル信号の上位ビットのビット毎に設けられ、前記上位ビットの状態に応じた電流を前記Ｒ－２Ｒラダー回路に流す複数の第１の電流源トランジスタと、
   前記デジタル信号の下位ビットの状態に応じた電流を前記Ｒ－２Ｒラダー回路に流す第１の可変電流源とを含み、
   前記第１の可変電流源は、バイナリ型の第１のＬ－２Ｌ型Ｄ／Ａ変換回路によって構成され、
   前記Ｒ－２Ｒ型Ｄ／Ａ変換回路は、基準電流源である第２の可変電流源を含み、
   前記複数の第１の電流源トランジスタを流れる電流は、前記第２の可変電流源から複製され、
   前記デジタルアナログ変換器は、さらに、前記上位ビットの最下位ビットに対応する第１の電流源トランジスタを流れる電流と、前記第１の可変電流源の最大電流との差が小さくなるように、前記第２の可変電流源を制御する制御部を備える、デジタルアナログ変換器。
2. 前記上位ビットの最下位ビットに対応する第１の電流源トランジスタを流れる電流と、前記第１の可変電流源の最大電流とを比較する比較器をさらに備え、
   前記制御部は、前記比較器の比較結果に基づいて前記第２の可変電流源を制御する、請求項１に記載のデジタルアナログ変換器。
3. 前記第１のＬ－２Ｌ型Ｄ／Ａ変換回路は、
   基準電流源と、
   前記デジタル信号の下位ビットのビット毎に設けられる複数の第２の電流源トランジスタとを含み、
   前記複数の第２の電流源トランジスタを流れる電流は、前記基準電流源から複製され、
   前記第２の可変電流源は、バイナリ型の第２のＬ－２Ｌ型Ｄ／Ａ変換回路によって構成され、
   前記第２のＬ－２Ｌ型Ｄ／Ａ変換回路は、複数の第３の電流源トランジスタを含み、
   前記複数の第３の電流源トランジスタを流れる電流は、前記基準電流源から複製される、請求項１又は請求項２に記載のデジタルアナログ変換器。

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