JP3967774B2 - R/2rディジタル―アナログ変換器のための改良されたスイッチ・アーキテクチャ - Google Patents
R/2rディジタル―アナログ変換器のための改良されたスイッチ・アーキテクチャ Download PDFInfo
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Description
1.発明の分野
本発明は、一般的に、ディジタル−アナログ変換器(DAC)に関し、更に特定すればDACのための改良されたスイッチ・アーキテクチャに関するものである。
2.関連技術の検討
ディジタル−アナログ変換器(DAC)は、入力二進ワードからアナログ信号(即ち、電圧または電流)を発生する。公知のDACアーキテクチャに、R/2R型がある。図1は、R/2R型のDAC11の構造を示す。この構造は、重み付け抵抗DACアーキテクチャと共に実施することも可能であり、その場合、図1の回路は、DACの一連の非区分ビット(unsegmented bit)を表す。DAC11は、数個の単極2投スイッチS1,S2,・・・Snを含む。各スイッチSi(i=1,・・・n)の一端(throw)は、電圧Vref+の第1電圧基準を受けるように接続され、他端は電圧Vref−の第2電圧基準を受けるように接続され、各スイッチSiの入力Iiは、二進入力biに接続され、各スイッチSiの出力極Piは、対応する分路抵抗素子12−iの一端において、各梯子脚(ladder leg)に接続されている。梯子の中間脚(即ち、ラング(rung))は不明瞭を回避するために省略してあるため、例えば、分路抵抗素子12−2と分路抵抗素子12−nとの間の中間分路抵抗素子は、図面上では示されていない。R/2R梯子は、分路抵抗素子12−1,・・・、12−nおよび中間分路抵抗素子、および抵抗値が2RLの終端脚抵抗素子16から構成され、各々抵抗値2RLを有する。分路抵抗素子の隣接する対は、各々抵抗値がRLの直列抵抗素子14−1,・・・14−(n−1)によって互いに結合されている。直列抵抗素子14−1および14−2に直列な中間直列抵抗素子も、図面では示されていない。各梯子脚i(i=1,・・・n−1)は、直列梯子抵抗素子14−1,・・・14−(n−1)を介して、出力端子Voutに重み付け電流を与え、一方抵抗素子12−nを通過した電流は、出力端子に直接与えられる。各スイッチSiは、二進入力biを受け取る。これは、スイッチSiを制御し、biの値に応じて、その出力極Piを、第1基準ソースVref−または第2基準ソースVref+のいずれかに接続する。動作の間、図1のDAC11は、二進入力b1,b2,・・・bnの値に応じて、Vref−ないしVref+の範囲の出力電圧Voutを発生する。理想的なDACの伝達関数は、代数的に以下によって表すことができる。
Vout=Vref−+(Vref+−Vref−)*Σbi/2i
ここで、i=1・・n (1)
DACには、積分非線形性(INL:integral non-linearity)および微分非線形性(DNL:differential non-linearity)という2つの重要な特性がある。INLは、DACの伝達関数のあらゆる点における、その理想値からの実際の出力レベルの最大偏差である。DNLは、隣接する入力コード(即ち、二進入力b1,b2,・・・bnの二進値)間の実際のアナログ出力ステップの、特定のDACの利得に基づく理想的なステップ・サイズからの最大偏差である。(これ以上の詳細な説明については、Analog Devices Staff, Analog-Digital Conversion Handbook(第3版、1986年)、300−07を参照のこと。尚、その内容はこの言及により本願にも含まれるものとする)。
実際には、単極二投スイッチSiの各々は、典型的に、1対の相補駆動MOSFET素子として実施される。NMOS/NMOS DACは、各スイッチSiの双方のMOSFET素子が、NMOS型MOSFETであるDACであり、PMOS/NMOS DACは、NMOS MOSFET素子が第1負基準Vref−に結合され、PMOS MOSFET素子が第2正基準Vref+に結合されているDACである。同様に、PMOS/PMOS DACは、各スイッチSi内に2つのPMOS MOSFET素子を含む。理想的なのは、NMOS/NMOS DAC、PMOS/NMOS DAC、PMOS/PMOS DACのいずれであっても、各MOSFET素子は「オン」抵抗がゼロであり、R/2R DACの隣接するスイッチ間に、理想的な2:1出力比が保持されることである。理想的な2:1出力比とは、次に上位の各スイッチSiの活性化の結果、次に下位の隣接スイッチSi-1の活性化によって寄与される電圧の2倍の出力が追加されることを意味する。これは、式(1)に表す通りである。
しかしながら、理想的なMOSFETを製造することは不可能であり、各MOSFET素子は、ゼロ抵抗ではなく、有限のオン抵抗を有する。この抵抗は小さいが、影響がない訳ではなく、その有限値がDACの精度に影響を及ぼす場合がある。終端脚13に単一の永久的にオンのMOSFET素子15を有する、図1に示すような構造を有するDAC11において、これら非理想的なMOSFET素子を用いて、誤差を最少に抑え、高精度のDACを提供するためには、隣接するスイッチSi-1およびSi+1のMOSFET素子の対に対して、スイッチSiのMOSFET素子の各対のオン抵抗を二進的にスケーリングし、各スイッチSi内の2つのMOSFET素子のオン抵抗を一致させることが望ましい。
図2は、MOSFET素子のオン抵抗の二進スケーリング(binary scaling)に対する代替案を示す。図2では、図1の単一の永久的にオンのMOSFET素子15がDAC10内になく、R/2R抵抗梯子の終端脚13は、値RLを有する負荷抵抗素子17を介して、直接Vref−に結合されている。かかる配列では、DACの隣接するスイッチ間に2:1の比率を維持するためには、各スイッチSiのMOSFET素子のオン抵抗を、二進関係以外の関係とすればよい。図2に示すような代替スケーリング方式は、MOSFET素子の相互作用の悪影響を減少させるという利点を得ることができる。これについて、以下で更に詳しく論ずる。
各ビットのオン抵抗のスケーリングを行うためには、二進スケーリングまたは別のスケーリングのいずれについても、多数のMOSFET素子を、直列、並列、または直列および並列の組み合わせで備えると共に、多数のMOSFET素子の各ゲートを互いに連結することが知られている。例えば、LSB(最下位ビット)スイッチS1は、かかる素子を4つ有し、S2はかかる素子を2つ有し、S3は単一の素子を有すればよい。他の手法として、異なるスイッチSのMOSFET素子の、各素子の有効チャネル幅の有効チャネル長に対する比率を異なるものとし、各MOSFET素子の有効オン抵抗を調節することがあげられる。しかしながら、これらの手法で製作される素子は、MOSFET素子の相互作用(interaction)を発生する虞れがある。
通常、MOSFET素子の相互作用とは、MOSFET素子間のオン抵抗のばらつきを意味し、直列効果(series effect)、並列効果(parallel effect)、または長チャネル効果(long-channel effect)によって発生する場合がある。直列効果とは、数個のMOSFET素子を2つの電圧間に直列に接続する場合に言及する。理想的なのは、数個のMOSFET素子の各々は、そのゲートが互いに接続され、更に電圧基準に接続され、当該MOSFET素子をオンにする際に、同じオン抵抗を正確に有することであろう。しかしながら、各MOSFET素子は、そのオン抵抗がいくらかの有限量となるので、直列の各MOSFET素子のドレイン−ソース間電圧Vdsは多少変動し、そのためにゲート−ソース間電圧Vgsに変動が生じ、MOSFET素子間のオン抵抗に変動が生ずる原因となる。
オン抵抗が変動する態様は、NMOS/NMOS DACでは、PMOS/NMOS DACとは異なる場合がある。例えば、いずれかの形式のDACにおける第2電圧基準Vref−に接続するNMOS素子について、およびPMOS/NMOS DACにおける第1電圧基準Vref+に接続するPMOS素子について、電圧基準Vref−またはVref+から遠く離れる素子程、MOSFET素子のオン抵抗は大きくなる。この効果は、正フィードバック状況の原因となり、そのためにVgsの変動が更に大きくなり、更にオン抵抗の変動が増々大きくなる。しかしながら、NMOS/NMOS DACにおいて第1電圧基準Vref+に接続するNMOS素子については、状況は逆転し、第1電圧基準Vref+から離れる素子程、MOSFET素子のオン抵抗は小さくなる。この状況では、オン抵抗の変動は少なくなるが、第1電圧基準Vref+に接続するNMOS素子と、第2電圧基準Vref−に接続するNMOS素子との間の変動が大きくなる。
並列効果とは、二進入力b1,b2,・・・bnの異なるコード間の切り替えの結果としての、基準電圧(Vref+またはVref−)の変動による、MOSFET素子のソース−ドレイン間電圧の変動のことである。この効果は、並列なMOSFET素子、例えば、図1および図2のVref+またはVref−に接続されているもの、または直列および並列の組み合わせで接続されているMOSFET素子のオン抵抗の変動の原因となる。例えば、1101(b4,b3,b2,b1に対応する)という二進入力コードがDACのスイッチS1-4に供給された場合、3つの「1」のために、Vref+電圧基準から電圧が引き出され、これがスイッチS2のMOSFET素子のドレイン−ソース間電圧Vdsに影響を及ぼすことになる。このために、スイッチS2のMOSFET素子の駆動電圧Vgsおよびスレシホルド電圧Vtが変化することになり、更に、これらの素子のオン抵抗の変動を引き起こす。次の二進コード1110では、上位側ビットのスイッチがVref+から一緒に電流を引き出すが、下位側ビットのスイッチはこの場合一緒に電流をVref−に供給するので、スイッチは異なる相互作用モードとなる。この下位側ビットのスイッチ間の相互作用の変化のために、スイッチの抵抗が変動する。このために、特に隣接する入力コードに、大きな線形性の誤差が発生する可能性がある。並列効果は、R/2R梯子のLSB端(b1,b2付近)に向かうに連れて、特に重要となる。
長チャネル効果と呼ばれる、第3の種類のMOSFET素子の相互作用は、DACのLSB端に向かって使用されるもののように、幅対長さ(W/L)比が小さいMOSFET素子程多く発生する。これらのMOSFETは、長チャネル効果の影響を受け、基準電源付近のチャネルの部分は飽和状態にないのにも拘らず、チャネルの他端では飽和状態となる。チャネルの異なる部分は異なる特性を有するので、オン抵抗は通常変動する。
各種のMOSFET素子の相互作用は、他の種類のMOSFET素子の相互作用の効果と複合し、オン抵抗の変動を更に大きなものとする。このオン抵抗の変動は、INLおよびDNL性能双方に悪影響を及ぼす。
したがって、MOSFET素子の相互作用の影響を受けにくい、R/2R DACスイッチ・アーキテクチャを提供することができれば、望ましいであろう。
発明の概要
本発明の代表的な実施形態は、ディジタル−アナログ変換器のR/2R抵抗梯子の抵抗脚を、第1電圧基準および第2電圧基準に切り替える回路を対象とする。かかる実施形態では、前述の回路は複数のスイッチを含み、複数のスイッチの各々が、第2電圧基準を抵抗脚のそれぞれに結合するように動作可能な第1MOSFET素子を含む。更に、この回路は、複数のスイッチの第1スイッチを、抵抗脚の第1の脚に結合する単位抵抗素子と、第1ゲート電圧を発生し、複数のスイッチの第1スイッチの第1MOSFETと、複数のスイッチの第2スイッチの第1MOSFET素子とにこれを供給し、第1および第2スイッチの第1MOSFET素子の各々のオン抵抗を、基準値に関して制御するようにした制御回路とを備える。制御回路は、更に、第2ゲート電圧を発生し、複数のスイッチの第1スイッチの第2MOSFET素子と、複数のスイッチの第2スイッチの第2MOSFET素子とにこれを供給し、第1および第2のスイッチのMOSFET素子の各々のオン抵抗を、基準値に関して制御するようにした。
更に、制御回路は、基準値を、第1MOSFET素子と同一種類であるMOSFET素子のオン抵抗と比較する比較回路と、この比較回路に結合され、基準値を比較回路に供給する基準抵抗素子とを含む。加えて、制御回路は、比較回路に結合され、第1ゲート電圧を制御する第2基準抵抗素子と、比較回路に結合され、第2ゲート電圧を制御する第3基準抵抗素子とを含んでもよい。第1、第2、および第3基準抵抗素子は、回路の製造の間に調整可能とすることや、あるいはユーザによって調整可能とすることができる。
R/2R抵抗梯子は、終端脚を含み、終端脚を第2基準電圧に結合するトランジスタを有し、第1および第2のMOSFET素子のオン抵抗を制御し、複数のスイッチの各スイッチの全抵抗を、複数のスイッチの他のものに関して、二進的に重み付けするようにしてもよい。
いずれの実施例においても、第1および第2MOSFET素子は、NMOS素子、PMOS素子、トランスミッション・ゲート、または他の同等物とすることができる。
本発明の他の実施形態は、複数のスイッチにおいて抵抗に重み付けする方法を対象とし、該スイッチの各々が、R/2R抵抗梯子の対応するそれぞれの抵抗脚を、第1MOSFET素子を介して、第1電圧基準に結合し、かつ対応するそれぞれの抵抗脚を、第2MOSFET素子を介して、第2電圧基準に結合する。この方法は、複数のスイッチの第1スイッチと対応するそれぞれの抵抗脚間に単位抵抗素子を用意するステップと、単位抵抗素子の抵抗に依存するように、第1スイッチのMOSFET素子の各々のオン抵抗を制御するステップと、単位抵抗素子の抵抗に依存するように、複数のスイッチの第2スイッチのMOSFET素子の各々のオン抵抗を制御するステップとから成る。
一実施形態では、制御する第1ステップは、少なくとも1つの基準抵抗素子間に単位抵抗基準電圧を発生するステップと、少なくとも1つの基準MOSFET素子間に単位MOSFET基準電圧を発生するステップと、少なくとも1つの基準MOSFET素子のゲート電圧を調節し、単位抵抗基準電圧が単位MOSFET基準電圧に実質的に等しくなるようにするステップと、ゲート電圧を、第1スイッチのMOSFET素子の各々のゲートに供給するステップとを含む。
本発明の他の実施形態は、複数のスイッチにおいて抵抗に重み付けする装置を対象とし、該スイッチの各々が、R/2R抵抗梯子の対応するそれぞれの抵抗脚を、第1MOSFET素子を介して、第1電圧基準に結合し、かつ対応するそれぞれの抵抗脚を、第2MOSFET素子を介して、第2電圧基準に結合するものであり、前述の装置は、複数のスイッチの第1スイッチと対応するそれぞれの抵抗脚との間に結合された単位抵抗素子と、単位抵抗素子の抵抗に依存するように、第1スイッチのMOSFET素子の各々のオン抵抗を制御する第1手段と、単位抵抗素子の抵抗に依存するように、複数のスイッチの第2スイッチのMOSFET素子の各々のオン抵抗を制御する第2手段とから成る。
一実施形態では、前述の第1手段は、少なくとも1つの基準抵抗素子間に単位抵抗基準電圧を発生する手段と、少なくとも1つの基準MOSFET素子間に単位MOSFET基準電圧を発生する手段と、少なくとも1つの基準MOSFET素子のゲート電圧を調節し、単位抵抗基準電圧が単位MOSFET基準電圧に実質的に等しくなるようにする手段と、ゲート電圧を、第1スイッチのMOSFET素子の各々のゲートに供給する手段とを含む。
本発明の他の実施形態は、ビット選択信号に応じて、R/2R抵抗梯子の抵抗脚を第1電圧基準および第2電圧基準に結合するスイッチを対象とする。この実施形態では、スイッチは、第1電圧基準に結合された第1エレメントと、第2エレメントと、抵抗脚に結合された第3エレメントとを有する第1トランジスタと、第2電圧基準に接続された第1エレメントと、第2エレメントと、第1トランジスタの第3エレメントに接続された第3エレメントとを有する第2トランジスタと、ビット選択信号を受け取る入力と第1トランジスタの第2エレメントに接続された出力とを有する第1ドライバと、ビット選択信号を受け取る入力と、第2トランジスタの第2エレメントに接続された出力とを有する第2ドライバとから成る。この実施形態では、第1ドライバは、第1トランジスタを制御し、そのオン抵抗が基準値に依存するように制御し、第2ドライバは、第2トランジスタを制御し、そのオン抵抗が基準値に依存するように制御する。
【図面の簡単な説明】
本発明のその他の特徴および利点は、以下の代表的実施形態の説明から明らかとなろう。説明は、添付図面を参照しながら行う。図面において、
図1は、二進スケーリングを用いた従来技術のR/2R DACの構造を示す。
図2は、代わりのスケーリングを用いた従来技術のR/2R DACの構造を示す。
図3は、R/2R DAC内において切り替えを実施する従来技術の回路を示す。
図4は、図3の回路の素子の1つに負ゲート電圧を発生する従来技術の回路を示す。
図5は、R/2R DACのスイッチの各MOSFETのオン抵抗を制御する、本発明の実施例の全体回路図を示す。
図6は、PMOs/NMOS DACのための、図5に示す形式の回路の図である。
図7は、NMOS/NMOS DACのための、図5に示す形式の回路の図である。
図8は、トランスミッション・ゲートを用いたDACのための、図5に示す形式の回路の図である。
図9は、図5ないし図8の回路のオン抵抗を制御するゲート電圧を発生する回路を示す。
図10は、図5ないし図8のMOSFETの各々のオン抵抗を別個に制御する、図9の回路に代わる回路を示す。
図11は、R/2R DACの異なる脚の抵抗を一致させる抵抗素子を有する、本発明の一実施形態を示す。
図12は、図11に示す実施形態に代わる回路を示す。
図13は、DACが、R/2R抵抗梯子の異なる脚の各スイッチのスケーリングのための抵抗スケーリング技法、抵抗素子、およびオン抵抗の制御の組み合わせを含む、本発明の一実施形態を示す。
詳細な説明
図3は、図1および図2に示したような、R/2R DACにおけるi番目のビット位置のスイッチ21iの一例を示す。スイッチ21iは、ソースがVrefに接続されているp−チャネルMOSFET22i、およびソースが接地に接続されているn−チャネルMOSFET24iを有する。p−チャネルMOSFET22iのゲート端子は、第1ドライバ26iによって駆動され、第1ドライバ26iの出力は、ディジタル入力biの状態に応じて、接地に近づく電圧とVrefに近づく電圧との間で切り替わる。ディジタル入力biは、DACに入力されるディジタル・ワードを構成する二進入力のいずれか(即ちi番目)を表すものとして理解し、通常では接地電圧レベルとVDD電圧レベルとの間で切り替わる。n−チャネルMOSFET24iのゲートは、第2ドライバ28iによって駆動され、第2ドライバ28iの出力は、接地に近づく電圧とVgn電圧レベルとの間で切り替わる。p−チャネルMOSFET22iは、ゲートに0Vが印加されると、即ちVgs=−(Vref)のときに「オン」となる。n−チャネルMOSFET24iは、ゲートに高電圧が印加されると、即ちVgs=Vgnのときに「オン」になる。
図4は、ドライバ28iに給電するために用いられる電圧Vgnを発生する回路31を示す。電圧Vrefと接地との間の分割回路が、抵抗素子34および35によって構成され、これらは、正確な許容度(tolerance)に一致している。Vrefトランジスタ36に接続されたトランジスタ32,抵抗素子36に接続された抵抗素子37,および接地と抵抗素子37との間に接続されたトランジスタ33の直列接続によって、別の分割回路が形成されている。演算増幅器38は、抵抗素子36を抵抗素子37に接続するノードに接続された非反転入力と、抵抗素子34を抵抗素子35に接続するノードに接続された反転入力とを有する。演算増幅器38の出力は、トランジスタ33のゲートに接続されている。トランジスタ32のゲートは、接地に接続されている。トランジスタ32は、p−チャネルMOSFET22iと同様のプロセス制御によって作られ、トランジスタ33は、n−チャネルMOSFET24iと同様のプロセス制御によって作られる。したがって、演算増幅器38は、トランジスタ33のオン抵抗がトランジスタ32のオン抵抗と一致することを保証する出力Vgnを与える。この出力Vgnは、ドライバ28にも供給されるので、pチャネルMOSFET22iのオン抵抗は、nチャネルMOSFET24iのオン抵抗と一致する。図3および図4の回路は、米国特許第5,075,677号に記載されており、その内容はこの言及によって本願にも含まれるものとする。
図5は、本発明の一実施例を示す。図5において、DACのスイッチ41iは、Vref+に結合された高基準MOSFET42i、およびVref−に結合された低基準MOSFET44iを含む。MOSFET42i,44iに関する「高基準」および「低基準」という用語は、MOSFETが接続されている電圧基準に言及するものであり、素子自体の高特性または低特性を示唆することは全く意図していない。高基準MOSFET42iのゲートは、ドライバ46iによって駆動される。ドライバ46iの出力は、Vgpに近づく電圧と、MOSFET42iのオフ電圧Voffに近づく電圧との間で切り替わる。低基準MOSFET44iのゲートは、ドライバ48iによって駆動される。ドライバ48iの出力は、Vgnに近づく電圧と、MOSFET44iのオフ電圧Voffに近づく電圧との間で切り替わる。かかる構成によって、高基準MOSFET42iおよび低基準MOSFET44i双方のオン抵抗を、独立して制御することが可能となる。
図6は、図5に示したものと同様の回路を示すが、ここでは、例えば、スイッチ101iは、PMOS/NMOS DACのためのものである。かかる構成では、PMOS素子102iおよびNMOS素子104iは、Vref+とVref−との間に直列に接続される。PMOSドライバ106iは、入力としてビット信号biを受け取り、その出力がPMOS素子102iのゲートに接続されている。PMOS素子102iは、Vgpに近づく電圧とVDDに近づく電圧との間で切り替わる。NMOSドライバ108iは、入力としてビット信号biを受け取り、その出力がNMOS素子104iのゲートに接続されている。NMOS素子104iは、Vgnに近づく電圧と、VSSに近づく電圧との間で切り替わる。VDDの代わりに、Vref+より高いいずれかの電圧のような、いずれかの適切なオフ電圧にPMOSドライバ106iを接続してもよい。同様に、VSSの代わりに、Vref−より低い電圧のような、いずれかの適切なオフ電圧にNMOSドライバ108iを接続してもよい。
図7は、図5に示したものと同様の回路を示すが、ここでは、例えば、スイッチ111iはNMOS/NMOS DACのためのものである。かかる構成では、高基準NMOS素子112iおよび低基準NMOS素子114iは、Vref+とVref−との間に直列に接続されている。高基準ドライバ116iは、入力としてビット信号biを受け取り、その出力は高基準NMOS素子112iのゲートに接続されている。NMOS素子112iは、Vgnに近づく電圧とVSSに近づく電圧との間で切り替わる。低基準ドライバ118iは、入力としてビット信号biを受け取り、その出力は高基準NMOS素子114iのゲートに接続されている。NMOS素子114iは、Vgnに近づく電圧とVSSに近づく電圧との間で切り替わる。VSSの代わりに、Vref−よりも低い電圧のような、いずれかの適切なオフ電圧に高基準ドライバ116iおよび低基準ドライバ118iを接続してもよい。
図8は、図5に示したものと同様の他の回路を示すが、ここでは、例えば、スイッチ121iは、トランスミッション・ゲートを利用するDACのためのものである。かかる構成では、高基準トランスミッション・ゲート122iおよび低基準トランスミッション・ゲート125iが、Vref+とVref−との間に直列に接続される。高基準トランスミッション・ゲート122iは、PMOS素子123iおよびNMOS素子124iを含む並列接続対を含み、一方低基準トランスミッション・ゲート125iは、NMOS素子126iおよびPMOS素子127iを含む並列接続対を含む。かかる構成では、4つの基準ドライバを備えて、高PMOSドライバ128i,高NMOSドライバ129i、低NMOSドライバ120i,および低NMOSドライバ119iを含む、トランスミッション・ゲートを駆動すればよい。図6および図7の回路の場合と同様、各基準ドライバ128i,129i,120i,119iは、入力として、ビット信号biを受け取り、駆動対象の素子に適した出力を供給する。また、VDDおよびVSSの代わりに、駆動対象素子に適したオフ電圧であればそのいずれに基準ドライバを接続してもよい。図8に示す回路では、4つの異なる基準オン電圧(Vgp(PMOS),Vgp(NMOS),Vgn(PMOS),およびVgn(NMOS))を発生し、それぞれの基準ドライバを介して、トランスミッション・ゲート122i,125iの素子各々を別個に制御する。
図9は、図5ないし図8の回路のドライバ46i,48iに供給される電圧VgpおよびVgnを発生する回路51を示す。図9において、回路の第1基準脚155は、直列に配列された数個の単位抵抗素子52と、これらに接続され、直列に配列された更に数個の単位抵抗素子53と、基準抵抗素子54とを含む。回路51の単位抵抗脚156は、直列に接続され、数個の単位トランジスタ56に接続された数個の単位トランジスタ55と、基準抵抗素子57とを含む。単位抵抗素子52の数は、単位トランジスタ55の数と関連があり、単位抵抗素子53の数は、単位トランジスタ56の数と関連がある。一実施形態では、単一の抵抗素子52、単一の抵抗素子53、および各々4つの単位トランジスタ55および単位トランジスタ56がある。加えて、単位トランジスタ55の各々は、同様のプロセス制御で作られ、高基準MOSFET42iの特性と一致し、単位トランジスタ53の各々は同様のプロセス制御で作られ、低基準MOSFET44iの特性と一致する。基準抵抗素子54,57は、緊密に一致した値の抵抗値を有するように製造することができ、更に、製造プロセスの間またはユーザによる使用の間のいずれかにおいて更に調整し(trim)、緊密に一致した抵抗値を有することができ、あるいはその他の方法でINL誤差を低減することができる。例えば、MOSFET素子の相互作用以外にINL誤差の原因(source)が他にもある場合、基準抵抗素子54,57の抵抗の調節によって、これらの誤差を低減または解消することができる。他の誤差が殆どない場合、基準抵抗素子54,57の抵抗を調節し、中間目盛りの状態で、梯子抵抗素子RLの抵抗を一致させることができる。図9は、基準抵抗素子54と並列な可調節抵抗素子151、および基準抵抗素子57と並列な可調節抵抗素子152も示し、これは、ユーザがINL誤差を調節可能な実施形態を対象とする。
動作において、第1演算増幅器58は、正のゲート電圧Vgpを与えることによって、単位抵抗素子55のゲート電圧を制御し、各々、各単位抵抗素子52の抵抗にしたがって制御されるオン抵抗を有するようにする。加えて、第2演算増幅器59は、単位トランジスタ56のゲート電圧を制御し、負のゲート電圧Vgnを与えることによって、各単位抵抗素子53の抵抗に関連するオン抵抗を各々が有するようにする。更に、電圧VgpおよびVgnをバッファし、過渡動作(transient performance)を改善することも可能である。ゲート電圧VgpおよびVgnは、バッファしてもバッファしなくても、各々図5のスイッチ41Iに供給される。単位抵抗素子52と単位トランジスタ55の数が等しく、単位抵抗素子53と単位トランジスタ56の数が等しい一実施形態では、高基準MOSFET42iのオン抵抗を、単位抵抗素子52の抵抗と実質的に等しくなるように制御し、高基準MOSFET42iのオン抵抗を、単位抵抗素子53の抵抗に実質的に等しくなるように制御する。その結果、この実施形態では、MOSFET42i,44iの切り替え相互作用を補償する技法が得られる。単位抵抗素子52および単位トランジスタ55を別の数量とし、異なるスケーリング効果を達成することも実施可能である。これは、単位抵抗素子53および単位トランジスタ56の数量にも当てはまる。
一実施形態では、単位抵抗素子52の抵抗は、単位抵抗素子53の抵抗と一致するため、高基準MOSFET42iのオン抵抗が、低基準MOSFET44iのオン抵抗と一致する。MOSFET素子よりも温度および電圧に対する独立性が高い抵抗特性を有する多くの種類の抵抗素子があるので、この構成は、温度および電圧変動に対して安定性が高いオン抵抗を与えるものである。加えて、抵抗素子は、DAC性能における非線形性の原因となる、先に述べた同じ種類のMOSFET素子の相互作用の影響は受けない。
他の実施形態では、基準抵抗素子54および57の各々は薄膜抵抗素子であり、所望であれば、レーザ制御プロセスによって、製造中に調整することも可能である。製造した抵抗素子54および57の抵抗値が十分に一致している場合、所望であれば、調整(trimming)を回避してもよい。あるいは、基準抵抗素子54および57は、ユーザによる調整が可能な、ポテンショメータやディジタル的に調和させた抵抗素子(digitally-tuned resistor)のような、可調整抵抗素子151および152として図9に示した、多数の公知の種類の可調整抵抗素子のいずれかとすることも可能である。
ディジタル的に調和させた抵抗素子の一例は、並列、直列、または組み合わせ配列に構成した抵抗素子を有する抵抗網であり、抵抗網の各抵抗素子も、MOSFET素子のようなスイッチに並列に接続する。選択した抵抗素子を短絡させる(short-circuiting)ことにより、これらのスイッチを制御し、選択的に抵抗素子の加入および除去を行って抵抗網全体の抵抗を様々に変化させる。
加えて、基準抵抗素子54および57を薄膜抵抗素子とする代わりに、拡散抵抗素子としてもよい。拡散抵抗素子は、MOSFETとほぼ同じ温度特性を有し、DACチップ上で使用する空間は少ない。かかる実施例は、例えば、DACチップのサイズを縮小し、温度変動の間、MOSFETの抵抗と単位抵抗素子との間の一致を更に緊密にさせるためには、望まれしい場合がある。
図10は、図9の回路に代わる回路であり、図5ないし図8のMOSFETの各々のオン抵抗を別個に制御する実施形態を対象とする。図10の回路61は、図9の回路51と同様であるが、1つ抵抗脚の代わりに、2つの抵抗脚165,166がある。一方の抵抗脚165は、直列に配列された複数の単位抵抗素子62と、同様に直列に配列され、単位抵抗素子62に接続された基準抵抗素子64および複数の単位抵抗素子63とを含む。他方の抵抗脚166は、直列に配列された複数の単位抵抗素子65と、直列に配列され、単位抵抗素子65に接続された基準抵抗素子67および複数の単位抵抗素子66とを含む。単位トランジスタ脚156は、直列に配列された単位トランジスタ55,56および基準抵抗素子57を含む、回路51の単位トランジスタ脚156と同様である。この構造では、基準抵抗素子64を調整し、低基準MOSFET44iのオン抵抗を調節し、更に基準抵抗素子67を基準抵抗素子64とは別個に調整し、高基準MOSFET42iのオン抵抗を調節することができる。図9の回路の場合と同様、基準抵抗素子は薄膜または拡散型とすることができ、更に製造の間またはユーザによる使用の間に調節することができる。加えて、単位抵抗素子62,63および単位抵抗素子65,66の数は、単位トランジスタ55,56の数に関して選択し、単位抵抗素子62,63,65,66と単位トランジスタ55,56との間に所望のスケーリング・ファクタ(scaling factor)を達成することも可能である。
図9の回路または図10の回路のいずれかに、追加の脚を付け加え、追加の電圧を供給して、図8に示したようなトランスミッション・ゲートを制御するようにしてもよい。したがって、単位トランジスタ55,56は、一方の脚においてPMOS素子、そして他方の脚においてNMOS素子とすることが可能である。
図11は、本発明の別の実施形態を示し、スイッチ回路41iと同様のスイッチ回路71iを含むが、更に、高基準MOSFET42iを低基準MOSFET44iに接続するノードの間に、追加の単位抵抗素子72,74が配されている。これらの単位抵抗素子72,74は、関連技術において公知のように、抵抗梯子に接続された各スイッチSiの抵抗を適正にスケーリングするために使用された単位トランジスタの代わりに、またはそれらと共に用いることができる。図11には2つの単位抵抗素子を示すが、あらゆる数を備えてもよく、各スイッチSiの所望の全オン抵抗を達成することができる。加えて、多数の単位トランジスタを、同様に直列、並列または直列および配列の組み合わせに配列可能な単位抵抗素子72,74と共に、直列、並列、または直列および並列の組み合わせに配することも可能である。単位抵抗素子72,74は、拡散型または薄膜とすることができる。
一実施形態では、ドライバ46i,48iは、回路61と共に、高基準MOSFET42iおよび低基準MOSFET44iのオン抵抗が、単位抵抗素子72,74と等しいことを保証する。したがって、スイッチSi・・・nのオン抵抗を制御することができ、更に、INLおよびDNL性能を改善したDACを製造することが可能となる。
単位抵抗素子の抵抗のような基準値に関してMOSFETのオン抵抗を制御するために、具体的に示したもの以外の技法も考えることができ、例えば、電流源またはその他の回路が電圧または電流の基準値を与えてもよい。かかる場合、同様に電流源またはその他の回路の基準値に関係する抵抗値を有する他の素子を、必要に応じて各スイッチSiに備え、スイッチのオン抵抗のスケーリングを行うことができる。図11の回路は、図6に示したもののような、PMOS/NMOS DACとして、図7に示したようなNMOS/NMOS DACとして、図8に示したようもののようなトランスミッション・ゲートを用いたDACとして、またはこれらの形式のDACの組み合わせとして実施することができる。
図12は、スイッチ131iの一実施形態を示し、図11と比較すると、異なる単位抵抗素子の配列を有する。図12の回路では、高基準MOSFET42iは、低基準MOSFET44iに直接接続されていない。代わりに、単位抵抗素子76,77は、高基準MOSFET42iの出力を、スイッチ131iの出力Piに接続し、基準抵抗素子78,79は、低基準MOSFET44iの出力を、スイッチ131iの出力Piに接続する。
本発明の一実施形態では、図13に示すように、DAC80を構築する。図13は、数段の梯子スイッチ81,82,83,84,85,86を含む、R/2R梯子DAC80を示す。LSBスイッチ81は、イン・スイッチ71として構成され、単位抵抗素子RU1およびRU2を含み、更に、単位抵抗素子RU1およびRU2と直列または並列に、複数のスケーリングしたMOSFET素子および多数のMOSFET素子を含み、適切な抵抗のスケーリングを行うことも可能である。次のLSBスイッチ82は、LSBスイッチ81と同様に構成すればよいが、単一の単位抵抗素子RU3のみを有する。中間スイッチ83,84は、複数のスケーリングしたスイッチのみ、または単位抵抗素子を有しスケーリングしないスイッチ(non-scaled switch)を含むことができる。MSB(最上位ビット)スイッチ85,86は、当技術分野において公知の、単純なMOSFETトランジスタとすればよい。図13では、明確化のために、高基準MOSFET421および低基準MOSFET441のゲートのみが接続された状態を示す。高基準MOSFET422ないし426および低基準MOSFET442ないし446のゲートも、同様に駆動する。
例えば、スイッチ81は、2つの単位抵抗素子RU1,RU2、および直列の2つのMOSFETを含み、各々を、回路51または61のような回路で制御することができる。スイッチ83は、単一の単位抵抗素子RU3および2つのゲート制御MOSFETを含むことができる。スイッチ83は、2つのゲート制御MOSFETを含むことができ、スイッチ84は単一のゲート制御MOSFETを含むことができる。かかる手法では、ゲート制御MOSFETの各々のW/L特性は実質的に同一であるので、スイッチ81ないし84間に二進重み付けが行われる。したがって、MSBスイッチ85,86は、W/Lスケーリング技法、または上述の技法のあらゆる組み合わせを用いることによって、実施することができる。また、当技術分野では公知のように、MSB側終端では、直列抵抗素子RL4およびRL5を除去してDACを区分してもよく、それに応じて、スイッチのオン抵抗のスケーリングを行う。
本発明の一実施形態によれば、MOSFET素子の相互作用の逆効果が低減した。したがって、図1に示したような、MOSFET素子のオン抵抗の二進スケーリングの技法を、非常に効果的に実施することができ、しかも他のスケーリング技法を必要としなくてよい。しかしながら、対数スケーリングまたはいずれかの所望のスケーリング・ファクタのような、種々のスケールを達成するために、抵抗素子、ゲート制御MOSFET、およびスケーリング技法のあらゆる組み合わせを実施することも可能である。
以上本発明の実施形態をいくつか説明したが、当業者には種々の変形、変更、および改良が容易に想起されよう。かかる変形、変更および改良は、本発明の精神および範囲内にあることを意図するものである。例えば、このアーキテクチャは、重み付け抵抗のような他の構造と組み合わせたR/2R構造を用いるDAC、R/3R DAC、またはいずれかの切り替え抵抗装置(switched resistor device)との組み合わせで用いることが可能である。したがって、前述の説明は単なる一例に過ぎず、限定を意図するものではない。本発明は、以下の請求の範囲およびその均等物に規定される通りにのみ限定されるものとする。
Claims (23)
- ディジタル−アナログ変換器のR/2R抵抗梯子の抵抗脚を、第1電圧基準および第2電圧基準に切り替える回路であって、
複数のスイッチであって、該複数のスイッチの各々が、前記第1電圧基準に結合され該第1電圧基準を前記抵抗脚の各1つに結合するように動作可能な第1MOSFET素子と、前記第2電圧基準に結合され該第2電圧基準を前記抵抗脚の前記各1つに結合するように動作可能な第2MOSFET素子とを含む複数のスイッチと、
第1ゲート電圧を発生し、前記複数のスイッチの第1スイッチの前記第1MOSFETと、前記複数のスイッチの第2スイッチの前記第1MOSFET素子とにこの第1ゲート電圧を供給し、前記第1および第2スイッチの前記第1MOSFET素子の各々のオン抵抗を、基準値に関して制御するようにした制御回路であって、該制御回路が、更に、第2ゲート電圧を発生し、前記複数のスイッチの前記第1スイッチの前記第2MOSFET素子と、前記複数のスイッチの前記第2スイッチの前記第2MOSFET素子とにこの第2ゲート電圧を供給し、前記第1および第2のスイッチの前記第2MOSFET素子の各々のオン抵抗を、前記基準値に関して制御するようにした制御回路と、
から成り、
前記第1MOSFET素子が、第1MOS型であり、
前記制御回路が、
前記基準値を示す抵抗を有する基準抵抗素子と、
前記第1MOS型である基準MOSFET素子と、
前記基準抵抗素子および前記基準MOSFET素子とに結合された比較回路であって、前記第1ゲート電圧を供給する出力を有する比較回路と、を含む
ことを特徴とする回路。 - 請求項1記載の回路において、前記第2MOSFET素子が第2MOS型であり、前記制御回路が、更に
前記基準値を示す抵抗を有する第2基準抵抗素子と、
前記第2MOS型である第2基準MOSFET素子と、
前記第2基準抵抗素子および前記第2基準MOSFET素子とに結合された第2比較回路であって、前記第2ゲート電圧を供給する出力を有する第2比較回路と、
を含むことを特徴とする回路。 - 請求項2記載の回路において、前記第1および第2基準抵抗素子の少なくとも1つが、前記ディジタル−アナログ変換器の積分非線形性を調節するために調整可能であることを特徴とする回路。
- 請求項2記載の回路において、前記第1および第2基準抵抗素子の少なくとも1つが、前記ディジタル−アナログ変換器の積分非線形性を調節するために、ユーザによって外部から調整可能であることを特徴とする回路。
- 複数のスイッチにおいて抵抗に重み付けする方法であって、該スイッチの各々が、(a)R/2R抵抗梯子の対応する抵抗脚を、第1MOSFET素子を介して、第1電圧基準に結合し、かつ(b)前記対応する抵抗脚を、第2MOSFET素子を介して、第2電圧基準に結合し、前記方法が、
前記複数のスイッチの第1スイッチを対応する抵抗脚に結合する単位抵抗を用意するステップと、
前記単位抵抗に依存するように、前記第1スイッチの前記MOSFET素子の各々のオン抵抗を制御するステップと、
前記単位抵抗に依存するように、前記複数のスイッチの第2スイッチの前記MOSFET素子の各々のオン抵抗を制御するステップと、
から成ることを特徴とする方法。 - 請求項5記載の方法において、前記制御する第1ステップが、
基準抵抗を有する少なくとも1つの基準抵抗を用意するステップと、
単位MOSFET基準抵抗を有する前記少なくとも1つの基準MOSFET素子を用意し、前記単位MOSFET基準抵抗を前記少なくとも1つのMOSFET素子のゲート電圧にしたがって制御するステップと、
前記少なくとも1つの基準MOSFET素子の前記ゲート電圧を調節し、前記単位MOSFET基準抵抗が、前記基準抵抗に実質的に等しくなるようにするステップと、
前記ゲート電圧を、前記第1スイッチの前記MOSFET素子の各々のゲートに供給するステップと、
を含むことを特徴とする方法。 - 請求項6記載の方法において、前記調節するステップを、製造プロセスの間に行うことを特徴とする方法。
- 請求項6記載の方法において、前記調節するステップが、ユーザによって行われることを特徴とする方法。
- 請求項5記載の方法において、前記単位抵抗が薄膜抵抗素子を含むことを特徴とする方法。
- 請求項5記載の方法において、前記単位抵抗が、拡散抵抗素子を含むことを特徴とする方法。
- 請求項5記載の方法において、前記単位抵抗を用意するステップが、直列配列、並列配列、ならびに直列および並列配列の組み合わせの1つに配列された複数の抵抗素子を用意するステップを含むことを特徴とする方法。
- 複数のスイッチにおいて抵抗に重み付けする装置であって、該スイッチの各々が、(a)R/2R抵抗梯子の対応する抵抗脚を、第1MOSFET素子を介して、第1電圧基準に結合し、かつ(b)前記対応するそれぞれの抵抗脚を、第2MOSFET素子を介して、第2電圧基準に結合し、前記装置が、
前記複数のスイッチの第1スイッチと対応する抵抗脚との間に結合された単位抵抗素子と、
前記単位抵抗素子の抵抗に依存するように、前記第1スイッチの前記MOSFET素子の各々のオン抵抗を制御する第1手段と、
前記単位抵抗素子の抵抗に依存するように、前記複数のスイッチの第2スイッチの前記MOSFET素子の各々のオン抵抗を制御する第2手段と、
から成ることを特徴とする装置。 - 請求項12記載の装置において、前記第1手段が、
基準抵抗を有する少なくとも1つの基準抵抗素子と、
前記少なくとも1つのMOSFET素子のゲート電圧にしたがって制御される単位MOSFET基準抵抗を有する少なくとも1つの基準MOSFET素子と、
前記少なくとも1つの基準MOSFET素子の前記ゲート電圧を調節し、前記単位MOSFET基準抵抗が、前記単位抵抗に実質的に等しくなるようにする手段と、
前記ゲート電圧を、前記第1スイッチの前記MOSFET素子の各々のゲートに供給する手段と、
を含むことを特徴とする装置。 - 請求項13記載の装置において、前記調節する手段が、製造プロセスの間に調節を行う手段を含むことを特徴とする装置。
- 請求項14記載の装置において、前記調節する手段が、ユーザによって調節を行う手段を含むことを特徴とする装置。
- 請求項12記載の装置において、前記単位抵抗素子が薄膜抵抗素子を含むことを特徴とする装置。
- 請求項12記載の方法において、前記単位抵抗素子が、拡散抵抗素子を含むことを特徴とする装置。
- 請求項12記載の装置において、前記単位抵抗素子が、直列配列、並列配列、ならびに直列および並列配列の組み合わせの1つに配列された複数の抵抗素子を含むことを特徴とする装置。
- ビット選択信号に応じて、R/2R抵抗梯子の抵抗脚を第1電圧基準および第2電圧基準に結合するスイッチであって、
前記第1電圧基準に結合された第1端子と、第2端子と、前記抵抗脚に結合された第3端子とを有する第1トランジスタと、
前記第2電圧基準に接続された第端子と、第2端子と、前記第1トランジスタの前記第3端子に接続された第3端子とを有する第2トランジスタと、
前記ビット選択信号を受け取る入力と、前記第1トランジスタの前記第2端子に接続された出力とを有する第1ドライバであって、前記第1トランジスタを制御し、そのオン抵抗が基準値に依存するように制御する第1ドライバと、
前記ビット選択信号を受け取る入力と、前記第2トランジスタの前記第2端子に接続された出力とを有する第2ドライバであって、前記第2トランジスタを制御し、そのオン抵抗が前記基準値に依存するように制御する第2ドライバと、
前記第1トランジスタの前記第3端子を前記抵抗脚に結合する単位抵抗素子と、
を備えることを特徴とするスイッチ。 - 請求項19記載のスイッチにおいて、前記単位抵抗素子が薄膜抵抗素子であることを特徴とするスイッチ。
- 請求項19記載のスイッチにおいて、前記単位抵抗素子が拡散抵抗素子であることを特徴とするスイッチ。
- 請求項1記載の回路であって、更に、前記複数のスイッチの第1スイッチの前記第1MOSFET素子と前記抵抗脚の第1脚との間に結合された直列抵抗素子列を備えることを特徴とする回路。
- 請求項22記載の回路において、前記基準値が、前記直列抵抗素子の抵抗に実質的に等しいことを特徴とする回路。
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