JPH0884078A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH0884078A JPH0884078A JP21637894A JP21637894A JPH0884078A JP H0884078 A JPH0884078 A JP H0884078A JP 21637894 A JP21637894 A JP 21637894A JP 21637894 A JP21637894 A JP 21637894A JP H0884078 A JPH0884078 A JP H0884078A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- resistance
- digital input
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】本発明は抵抗値の精度を容易に向上させて、高
精度化が容易なＲ−２Ｒ型Ｄ／Ａ変換器を提供すること
を目的とする。 【構成】複数ビットのデジタル入力信号Ｄ１〜Ｄn に基
づいて複数のスイッチ回路Ｓ１〜Ｓn が開閉され、スイ
ッチ回路の開閉に基づいて該スイッチ回路Ｓ１〜Ｓn を
介してはしご型抵抗網４に基準電圧ＶP ，ＶM を供給す
るか否かを選択することにより、デジタル入力信号Ｄ１
〜Ｄn がアナログ信号Ａout に変換されて出力される。
スイッチ回路Ｓn は、デジタル入力信号Ｄ１〜Ｄn に基
づいてオンあるいはオフされるトランジスタＲP ，ＲN
と、制御信号Ｃに基づいてトランジスタＲP ，ＲN のオ
ン抵抗を調整する抵抗値調整装置５とから構成される。
精度化が容易なＲ−２Ｒ型Ｄ／Ａ変換器を提供すること
を目的とする。 【構成】複数ビットのデジタル入力信号Ｄ１〜Ｄn に基
づいて複数のスイッチ回路Ｓ１〜Ｓn が開閉され、スイ
ッチ回路の開閉に基づいて該スイッチ回路Ｓ１〜Ｓn を
介してはしご型抵抗網４に基準電圧ＶP ，ＶM を供給す
るか否かを選択することにより、デジタル入力信号Ｄ１
〜Ｄn がアナログ信号Ａout に変換されて出力される。
スイッチ回路Ｓn は、デジタル入力信号Ｄ１〜Ｄn に基
づいてオンあるいはオフされるトランジスタＲP ，ＲN
と、制御信号Ｃに基づいてトランジスタＲP ，ＲN のオ
ン抵抗を調整する抵抗値調整装置５とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル信号をアナ
ログ信号に変換するＤ／Ａ変換器に関するものである。
ログ信号に変換するＤ／Ａ変換器に関するものである。
【０００２】Ｄ／Ａ変換器の一種類として、はしご型抵
抗網を用いたＲ−２Ｒ型Ｄ／Ａ変換器がある。近年のＤ
／Ａ変換器の高精度化の要請により、Ｒ−２Ｒ型Ｄ／Ａ
変換器においても、その精度を向上させることが必要と
なっている。
抗網を用いたＲ−２Ｒ型Ｄ／Ａ変換器がある。近年のＤ
／Ａ変換器の高精度化の要請により、Ｒ−２Ｒ型Ｄ／Ａ
変換器においても、その精度を向上させることが必要と
なっている。
【０００３】
【従来の技術】Ｒ−２Ｒ型Ｄ／Ａ変換器は、はしご型抵
抗網と、多数のスイッチ回路から構成される。そして、
複数ビットのデジタル入力信号により、スイッチ回路の
開閉が制御され、その制御によりはしご型抵抗網の合成
抵抗が選択され、その合成抵抗の変化に基づいて、デジ
タル入力信号に応じたアナログ信号が出力される。
抗網と、多数のスイッチ回路から構成される。そして、
複数ビットのデジタル入力信号により、スイッチ回路の
開閉が制御され、その制御によりはしご型抵抗網の合成
抵抗が選択され、その合成抵抗の変化に基づいて、デジ
タル入力信号に応じたアナログ信号が出力される。
【０００４】このようなＲ−２Ｒ型Ｄ／Ａ変換器では、
半導体基板上に、ポリＳi 等による多数の抵抗と、スイ
ッチ回路とが形成され、その抵抗及びスイッチ回路に基
づいてＤ／Ａ変換器が構成される。
半導体基板上に、ポリＳi 等による多数の抵抗と、スイ
ッチ回路とが形成され、その抵抗及びスイッチ回路に基
づいてＤ／Ａ変換器が構成される。
【０００５】このような構成により、チップ面積が比較
的小さくなり、回路構成が簡単で、かつ比較的良好な精
度が得られる。
的小さくなり、回路構成が簡単で、かつ比較的良好な精
度が得られる。
【０００６】
【発明が解決しようとする課題】上記のようなＲ−２Ｒ
型Ｄ／Ａ変換器の精度を向上させるには、はしご型抵抗
網を構成する抵抗の抵抗値の精度を向上させる必要があ
る。
型Ｄ／Ａ変換器の精度を向上させるには、はしご型抵抗
網を構成する抵抗の抵抗値の精度を向上させる必要があ
る。
【０００７】ところが、製造工程のばらつきにより、各
抵抗の抵抗値の精度を向上させることは容易ではない。
従って、高精度のＲ−２Ｒ型Ｄ／Ａ変換器を構成するた
めには、トリミングにより各抵抗の抵抗値を精度よく調
整する必要があるが、このようなＤ／Ａ変換器はコスト
が上昇するという問題点がある。
抵抗の抵抗値の精度を向上させることは容易ではない。
従って、高精度のＲ−２Ｒ型Ｄ／Ａ変換器を構成するた
めには、トリミングにより各抵抗の抵抗値を精度よく調
整する必要があるが、このようなＤ／Ａ変換器はコスト
が上昇するという問題点がある。
【０００８】この発明の目的は、抵抗値の精度を容易に
向上させて、高精度化が容易なＲ−２Ｒ型Ｄ／Ａ変換器
を提供することにある。
向上させて、高精度化が容易なＲ−２Ｒ型Ｄ／Ａ変換器
を提供することにある。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、複数ビットのデジタル入力信号Ｄ
１〜Ｄn に基づいて複数のスイッチ回路Ｓ１〜Ｓn が開
閉され、前記スイッチ回路の開閉に基づいて該スイッチ
回路Ｓ１〜Ｓn を介してはしご型抵抗網４に基準電圧Ｖ
P ，ＶM を供給するか否かを選択することにより、前記
デジタル入力信号Ｄ１〜Ｄn がアナログ信号Ａout に変
換されて出力される。前記スイッチ回路Ｓn は、前記デ
ジタル入力信号Ｄ１〜Ｄn に基づいてオンあるいはオフ
されるトランジスタＲP ，ＲN と、制御信号Ｃに基づい
て前記トランジスタＲP ，ＲN のオン抵抗を調整する抵
抗値調整装置５とから構成される。
図である。すなわち、複数ビットのデジタル入力信号Ｄ
１〜Ｄn に基づいて複数のスイッチ回路Ｓ１〜Ｓn が開
閉され、前記スイッチ回路の開閉に基づいて該スイッチ
回路Ｓ１〜Ｓn を介してはしご型抵抗網４に基準電圧Ｖ
P ，ＶM を供給するか否かを選択することにより、前記
デジタル入力信号Ｄ１〜Ｄn がアナログ信号Ａout に変
換されて出力される。前記スイッチ回路Ｓn は、前記デ
ジタル入力信号Ｄ１〜Ｄn に基づいてオンあるいはオフ
されるトランジスタＲP ，ＲN と、制御信号Ｃに基づい
て前記トランジスタＲP ，ＲN のオン抵抗を調整する抵
抗値調整装置５とから構成される。
【００１０】また、前記スイッチ回路は、複数のトラン
ジスタが並列に接続され、前記抵抗値調整装置により前
記制御信号に基づいてオンさせるトランジスタが選択さ
れる。
ジスタが並列に接続され、前記抵抗値調整装置により前
記制御信号に基づいてオンさせるトランジスタが選択さ
れる。
【００１１】また、前記スイッチ回路は、前記トランジ
スタのゲートにアナログ制御信号が入力されて、該トラ
ンジスタのオン抵抗が調整される。また、前記スイッチ
回路は、少なくとも最上位ビットに設けられる。
スタのゲートにアナログ制御信号が入力されて、該トラ
ンジスタのオン抵抗が調整される。また、前記スイッチ
回路は、少なくとも最上位ビットに設けられる。
【００１２】また、前記複数のトランジスタのオン抵抗
値は等比の関係でそれぞれ異なる値とされる。
値は等比の関係でそれぞれ異なる値とされる。
【００１３】
【作用】スイッチ回路Ｓn を構成するトランジスタＲP
，ＲN は、制御信号Ｃにより、そのオン抵抗が調整さ
れ、この結果、はしご型抵抗網を構成する抵抗の抵抗値
が調整される。
，ＲN は、制御信号Ｃにより、そのオン抵抗が調整さ
れ、この結果、はしご型抵抗網を構成する抵抗の抵抗値
が調整される。
【００１４】また、前記スイッチ回路は、並列に接続さ
れた複数のトランジスタを制御信号で選択してオンさせ
ることにより、そのオン抵抗が調整される。また、前記
スイッチ回路は、トランジスタのゲートにアナログ値を
入力してオンさせることにより、そのオン抵抗が調整さ
れる。
れた複数のトランジスタを制御信号で選択してオンさせ
ることにより、そのオン抵抗が調整される。また、前記
スイッチ回路は、トランジスタのゲートにアナログ値を
入力してオンさせることにより、そのオン抵抗が調整さ
れる。
【００１５】また、前記スイッチ回路を少なくとも最上
位ビットに設けると、はしご型抵抗網内で最上位ビット
のＤ／Ａ変換に関わる抵抗の抵抗値が調整可能となる。
また、前記スイッチ回路で並列に接続される複数のトラ
ンジスタのオン抵抗値を等比の関係とすると、同トラン
ジスタを適宜に選択することにより、オン抵抗値を細か
く調整可能となる。
位ビットに設けると、はしご型抵抗網内で最上位ビット
のＤ／Ａ変換に関わる抵抗の抵抗値が調整可能となる。
また、前記スイッチ回路で並列に接続される複数のトラ
ンジスタのオン抵抗値を等比の関係とすると、同トラン
ジスタを適宜に選択することにより、オン抵抗値を細か
く調整可能となる。
【００１６】
【実施例】図２はこの発明を具体化した第一の実施例を
示す。この実施例は４ビットのＲ−２Ｒ型Ｄ／Ａ変換器
であり、４ビットのデジタル入力信号Ｄ１〜Ｄ４が入力
される。なお、デジタル入力信号Ｄ４が最上位ビットで
ある。
示す。この実施例は４ビットのＲ−２Ｒ型Ｄ／Ａ変換器
であり、４ビットのデジタル入力信号Ｄ１〜Ｄ４が入力
される。なお、デジタル入力信号Ｄ４が最上位ビットで
ある。
【００１７】はしご型抵抗網は１３本の抵抗Ｒ１〜Ｒ１
１，ＲA ，ＲB とから構成され、各抵抗Ｒ１〜Ｒ１１は
同一抵抗値Ｒで形成され、抵抗ＲA ，ＲB は抵抗Ｒ１〜
Ｒ１１より若干低い抵抗値に設定される。
１，ＲA ，ＲB とから構成され、各抵抗Ｒ１〜Ｒ１１は
同一抵抗値Ｒで形成され、抵抗ＲA ，ＲB は抵抗Ｒ１〜
Ｒ１１より若干低い抵抗値に設定される。
【００１８】アナログ出力信号Ａout を出力する出力端
子Ｔo には、直列に接続された前記抵抗Ｒ１〜Ｒ３，Ｒ
１０，Ｒ１１を介して、低電位側基準電圧ＶM が供給さ
れる。
子Ｔo には、直列に接続された前記抵抗Ｒ１〜Ｒ３，Ｒ
１０，Ｒ１１を介して、低電位側基準電圧ＶM が供給さ
れる。
【００１９】前記抵抗Ｒ３，Ｒ１０間は、直列に接続さ
れた抵抗Ｒ８，Ｒ９を介してスイッチ回路Ｓ１の出力端
子に接続される。前記スイッチ回路Ｓ１は、Ｐチャネル
ＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジス
タＮ１とからなるインバータ回路で構成され、その入力
端子に前記デジタル入力信号Ｄ１が入力される。
れた抵抗Ｒ８，Ｒ９を介してスイッチ回路Ｓ１の出力端
子に接続される。前記スイッチ回路Ｓ１は、Ｐチャネル
ＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジス
タＮ１とからなるインバータ回路で構成され、その入力
端子に前記デジタル入力信号Ｄ１が入力される。
【００２０】また、トランジスタＰ１のソースに高電位
側基準電圧ＶP が供給され、トランジスタＮ１のソース
に低電位側基準電圧ＶM が供給される。前記抵抗Ｒ２，
Ｒ３間は、直列に接続された抵抗Ｒ６，Ｒ７を介してス
イッチ回路Ｓ２の出力端子に接続される。前記スイッチ
回路Ｓ２は、ＰチャネルＭＯＳトランジスタＰ２とＮチ
ャネルＭＯＳトランジスタＮ２とからなるインバータ回
路で構成され、その入力端子に前記デジタル入力信号Ｄ
２が入力される。
側基準電圧ＶP が供給され、トランジスタＮ１のソース
に低電位側基準電圧ＶM が供給される。前記抵抗Ｒ２，
Ｒ３間は、直列に接続された抵抗Ｒ６，Ｒ７を介してス
イッチ回路Ｓ２の出力端子に接続される。前記スイッチ
回路Ｓ２は、ＰチャネルＭＯＳトランジスタＰ２とＮチ
ャネルＭＯＳトランジスタＮ２とからなるインバータ回
路で構成され、その入力端子に前記デジタル入力信号Ｄ
２が入力される。
【００２１】また、トランジスタＰ２のソースに高電位
側基準電圧ＶP が供給され、トランジスタＮ２のソース
に低電位側基準電圧ＶM が供給される。前記抵抗Ｒ１，
Ｒ２間は、直列に接続された抵抗Ｒ５，ＲB を介してス
イッチ回路Ｓ３の出力端子に接続される。前記スイッチ
回路Ｓ３は、ＰチャネルＭＯＳトランジスタＲP1〜ＲP4
と、ＮチャネルＭＯＳトランジスタＲN1〜ＲN4と、ＯＲ
回路１ａ〜１ｄと、ＡＮＤ回路２ａ〜２ｄ及びインバー
タ回路３ａ〜３ｄとから構成される。
側基準電圧ＶP が供給され、トランジスタＮ２のソース
に低電位側基準電圧ＶM が供給される。前記抵抗Ｒ１，
Ｒ２間は、直列に接続された抵抗Ｒ５，ＲB を介してス
イッチ回路Ｓ３の出力端子に接続される。前記スイッチ
回路Ｓ３は、ＰチャネルＭＯＳトランジスタＲP1〜ＲP4
と、ＮチャネルＭＯＳトランジスタＲN1〜ＲN4と、ＯＲ
回路１ａ〜１ｄと、ＡＮＤ回路２ａ〜２ｄ及びインバー
タ回路３ａ〜３ｄとから構成される。
【００２２】前記トランジスタＲP1，ＲN1と、同ＲP2，
ＲN2と、同ＲP3，ＲN3と、同ＲP4，ＲN4とは、高電位側
基準電圧ＶP と、低電位側基準電圧ＶM との間で直列に
接続される。
ＲN2と、同ＲP3，ＲN3と、同ＲP4，ＲN4とは、高電位側
基準電圧ＶP と、低電位側基準電圧ＶM との間で直列に
接続される。
【００２３】外部から入力される制御信号ＣＴＬ１は、
ＡＮＤ回路２ａの一方の入力端子に入力され、インバー
タ回路３ａを介してＯＲ回路１ａの一方の入力端子に入
力される。
ＡＮＤ回路２ａの一方の入力端子に入力され、インバー
タ回路３ａを介してＯＲ回路１ａの一方の入力端子に入
力される。
【００２４】ＯＲ回路１ａとＡＮＤ回路２ａの他方の入
力端子には、デジタル入力信号Ｄ３が入力される。そし
て、ＯＲ回路１ａの出力信号がトランジスタＲP1のゲー
トに入力され、ＡＮＤ回路２ａの出力信号がトランジス
タＲN1のゲートに入力される。
力端子には、デジタル入力信号Ｄ３が入力される。そし
て、ＯＲ回路１ａの出力信号がトランジスタＲP1のゲー
トに入力され、ＡＮＤ回路２ａの出力信号がトランジス
タＲN1のゲートに入力される。
【００２５】従って、制御信号ＣＴＬ１がＬレベルとな
ると、トランジスタＲP1，ＲN1はともにオフされ、制御
信号ＣＴＬ１がＨレベルとなると、デジタル入力信号Ｄ
３に基づいてトランジスタＲP1，ＲN1のいずれか一方が
オンされる。
ると、トランジスタＲP1，ＲN1はともにオフされ、制御
信号ＣＴＬ１がＨレベルとなると、デジタル入力信号Ｄ
３に基づいてトランジスタＲP1，ＲN1のいずれか一方が
オンされる。
【００２６】外部から入力される制御信号ＣＴＬ２は、
ＡＮＤ回路２ｂの一方の入力端子に入力され、インバー
タ回路３ｂを介してＯＲ回路１ｂの一方の入力端子に入
力される。
ＡＮＤ回路２ｂの一方の入力端子に入力され、インバー
タ回路３ｂを介してＯＲ回路１ｂの一方の入力端子に入
力される。
【００２７】ＯＲ回路１ｂとＡＮＤ回路２ｂの他方の入
力端子には、デジタル入力信号Ｄ３が入力される。そし
て、ＯＲ回路１ｂの出力信号がトランジスタＲP2のゲー
トに入力され、ＡＮＤ回路２ｂの出力信号がトランジス
タＲN2のゲートに入力される。
力端子には、デジタル入力信号Ｄ３が入力される。そし
て、ＯＲ回路１ｂの出力信号がトランジスタＲP2のゲー
トに入力され、ＡＮＤ回路２ｂの出力信号がトランジス
タＲN2のゲートに入力される。
【００２８】従って、制御信号ＣＴＬ２がＬレベルとな
ると、トランジスタＲP2，ＲN2はともにオフされ、制御
信号ＣＴＬ２がＨレベルとなると、デジタル入力信号Ｄ
３に基づいてトランジスタＲP2，ＲN2のいずれか一方が
オンされる。
ると、トランジスタＲP2，ＲN2はともにオフされ、制御
信号ＣＴＬ２がＨレベルとなると、デジタル入力信号Ｄ
３に基づいてトランジスタＲP2，ＲN2のいずれか一方が
オンされる。
【００２９】外部から入力される制御信号ＣＴＬ３は、
ＡＮＤ回路２ｃの一方の入力端子に入力され、インバー
タ回路３ｃを介してＯＲ回路１ｃの一方の入力端子に入
力される。
ＡＮＤ回路２ｃの一方の入力端子に入力され、インバー
タ回路３ｃを介してＯＲ回路１ｃの一方の入力端子に入
力される。
【００３０】ＯＲ回路１ｃとＡＮＤ回路２ｃの他方の入
力端子には、デジタル入力信号Ｄ３が入力される。そし
て、ＯＲ回路１ｃの出力信号がトランジスタＲP3のゲー
トに入力され、ＡＮＤ回路２ｃの出力信号がトランジス
タＲN3のゲートに入力される。
力端子には、デジタル入力信号Ｄ３が入力される。そし
て、ＯＲ回路１ｃの出力信号がトランジスタＲP3のゲー
トに入力され、ＡＮＤ回路２ｃの出力信号がトランジス
タＲN3のゲートに入力される。
【００３１】従って、制御信号ＣＴＬ３がＬレベルとな
ると、トランジスタＲP3，ＲN3はともにオフされ、制御
信号ＣＴＬ３がＨレベルとなると、デジタル入力信号Ｄ
３に基づいてトランジスタＲP3，ＲN3のいずれか一方が
オンされる。
ると、トランジスタＲP3，ＲN3はともにオフされ、制御
信号ＣＴＬ３がＨレベルとなると、デジタル入力信号Ｄ
３に基づいてトランジスタＲP3，ＲN3のいずれか一方が
オンされる。
【００３２】外部から入力される制御信号ＣＴＬ４は、
ＡＮＤ回路２ｄの一方の入力端子に入力され、インバー
タ回路３ｄを介してＯＲ回路１ｄの一方の入力端子に入
力される。
ＡＮＤ回路２ｄの一方の入力端子に入力され、インバー
タ回路３ｄを介してＯＲ回路１ｄの一方の入力端子に入
力される。
【００３３】ＯＲ回路１ｄとＡＮＤ回路２ｄの他方の入
力端子には、デジタル入力信号Ｄ３が入力される。そし
て、ＯＲ回路１ｄの出力信号がトランジスタＲP4のゲー
トに入力され、ＡＮＤ回路２ｄの出力信号がトランジス
タＲN4のゲートに入力される。
力端子には、デジタル入力信号Ｄ３が入力される。そし
て、ＯＲ回路１ｄの出力信号がトランジスタＲP4のゲー
トに入力され、ＡＮＤ回路２ｄの出力信号がトランジス
タＲN4のゲートに入力される。
【００３４】従って、制御信号ＣＴＬ４がＬレベルとな
ると、トランジスタＲP4，ＲN4はともにオフされ、制御
信号ＣＴＬ４がＨレベルとなると、デジタル入力信号Ｄ
３に基づいてトランジスタＲP4，ＲN4のいずれか一方が
オンされる。
ると、トランジスタＲP4，ＲN4はともにオフされ、制御
信号ＣＴＬ４がＨレベルとなると、デジタル入力信号Ｄ
３に基づいてトランジスタＲP4，ＲN4のいずれか一方が
オンされる。
【００３５】前記トランジスタＲP1〜ＲP4，ＲN1〜ＲN4
は、そのオン抵抗により前記抵抗ＲB の抵抗値を補正す
るための抵抗素子及びスイッチング素子として動作す
る。そして、直列に接続されたトランジスタＲP1，ＲN1
と、同ＲP2，ＲN2と、同ＲP3，ＲN3と、同ＲP4，ＲN4と
のオン抵抗値はそれぞれ同一に設定され、トランジスタ
ＲP1，ＲP2，ＲP3，ＲP4のオン抵抗値の比は、例えば
１：２：４：８に設定される。
は、そのオン抵抗により前記抵抗ＲB の抵抗値を補正す
るための抵抗素子及びスイッチング素子として動作す
る。そして、直列に接続されたトランジスタＲP1，ＲN1
と、同ＲP2，ＲN2と、同ＲP3，ＲN3と、同ＲP4，ＲN4と
のオン抵抗値はそれぞれ同一に設定され、トランジスタ
ＲP1，ＲP2，ＲP3，ＲP4のオン抵抗値の比は、例えば
１：２：４：８に設定される。
【００３６】従って、トランジスタＲP4だけがオンされ
るとき、抵抗Ｒ５，ＲB と高電位側基準電源ＶP との間
に接続される抵抗値が最も大きくなり、トランジスタＲ
P1〜ＲP4がすべてオンされるとき、抵抗Ｒ５，ＲB と高
電位側基準電源ＶP との間に接続される抵抗値が最も小
さくなる。
るとき、抵抗Ｒ５，ＲB と高電位側基準電源ＶP との間
に接続される抵抗値が最も大きくなり、トランジスタＲ
P1〜ＲP4がすべてオンされるとき、抵抗Ｒ５，ＲB と高
電位側基準電源ＶP との間に接続される抵抗値が最も小
さくなる。
【００３７】そして、抵抗Ｒ５，ＲB と各トランジスタ
による抵抗値の総和の変動範囲の中点が前記抵抗値２Ｒ
となるように設定される。前記出力端子Ｔo には、直列
に接続された抵抗Ｒ４，ＲA を介してスイッチ回路Ｓ４
の出力端子に接続される。前記スイッチ回路Ｓ４は、Ｐ
チャネルＭＯＳトランジスタＲP5〜ＲP8と、Ｎチャネル
ＭＯＳトランジスタＲN5〜ＲN8と、ＯＲ回路１e 〜１h
と、ＡＮＤ回路２e 〜２h 及びインバータ回路３e 〜３
h とから構成される。
による抵抗値の総和の変動範囲の中点が前記抵抗値２Ｒ
となるように設定される。前記出力端子Ｔo には、直列
に接続された抵抗Ｒ４，ＲA を介してスイッチ回路Ｓ４
の出力端子に接続される。前記スイッチ回路Ｓ４は、Ｐ
チャネルＭＯＳトランジスタＲP5〜ＲP8と、Ｎチャネル
ＭＯＳトランジスタＲN5〜ＲN8と、ＯＲ回路１e 〜１h
と、ＡＮＤ回路２e 〜２h 及びインバータ回路３e 〜３
h とから構成される。
【００３８】そして、スイッチ回路Ｓ４は、前記スイッ
チ回路Ｓ３と同様に接続され、制御信号ＣＴＬ５〜ＣＴ
Ｌ８及びデジタル入力信号Ｄ４に基づいて動作する。ト
ランジスタＲP5〜ＲP8，ＲN5〜ＲN8のオン抵抗値の設定
は、前記スイッチ回路Ｓ３と同様である。
チ回路Ｓ３と同様に接続され、制御信号ＣＴＬ５〜ＣＴ
Ｌ８及びデジタル入力信号Ｄ４に基づいて動作する。ト
ランジスタＲP5〜ＲP8，ＲN5〜ＲN8のオン抵抗値の設定
は、前記スイッチ回路Ｓ３と同様である。
【００３９】次に、上記のように構成されたＤ／Ａ変換
器の動作を説明する。デジタル入力信号Ｄ１〜Ｄ４の入
力に先立って、制御信号ＣＴＬ１〜ＣＴＬ８のいずれを
Ｈレベルにするかを選択する。
器の動作を説明する。デジタル入力信号Ｄ１〜Ｄ４の入
力に先立って、制御信号ＣＴＬ１〜ＣＴＬ８のいずれを
Ｈレベルにするかを選択する。
【００４０】例えば制御信号ＣＴＬ４，ＣＴＬ８をＨレ
ベルとし、その他の制御信号をＬレベルとすると、スイ
ッチ回路Ｓ３において、トランジスタＲP1〜ＲP3, ＲN1
〜ＲN3はデジタル入力信号Ｄ３に関わらずオフされる。
ベルとし、その他の制御信号をＬレベルとすると、スイ
ッチ回路Ｓ３において、トランジスタＲP1〜ＲP3, ＲN1
〜ＲN3はデジタル入力信号Ｄ３に関わらずオフされる。
【００４１】また、スイッチ回路Ｓ４において、トラン
ジスタＲP5〜ＲP7, ＲN5〜ＲN7はデジタル入力信号Ｄ４
に関わらずオフされる。この状態で、デジタル入力信号
Ｄ１〜Ｄ４を各スイッチ回路Ｓ１〜Ｓ４に入力すると、
Ｈレベルのデジタル入力信号が入力されるスイッチ回路
ではＮチャネルＭＯＳトランジスタがオンされ、Ｌレベ
ルのデジタル入力信号が入力されるスイッチ回路ではＰ
チャネルＭＯＳトランジスタがオンされる。
ジスタＲP5〜ＲP7, ＲN5〜ＲN7はデジタル入力信号Ｄ４
に関わらずオフされる。この状態で、デジタル入力信号
Ｄ１〜Ｄ４を各スイッチ回路Ｓ１〜Ｓ４に入力すると、
Ｈレベルのデジタル入力信号が入力されるスイッチ回路
ではＮチャネルＭＯＳトランジスタがオンされ、Ｌレベ
ルのデジタル入力信号が入力されるスイッチ回路ではＰ
チャネルＭＯＳトランジスタがオンされる。
【００４２】スイッチ回路Ｓ３ではデジタル入力信号Ｄ
３に基づいて、トランジスタＲP4，ＲN4のいずれかがオ
ンされ、スイッチ回路Ｓ４では、デジタル入力信号Ｄ４
に基づいて、トランジスタＲP8，ＲN8のいずれかがオン
される。
３に基づいて、トランジスタＲP4，ＲN4のいずれかがオ
ンされ、スイッチ回路Ｓ４では、デジタル入力信号Ｄ４
に基づいて、トランジスタＲP8，ＲN8のいずれかがオン
される。
【００４３】デジタル入力信号Ｄ４がＬレベルであれ
ば、トランジスタＲP8がオンされて、高電位側基準電圧
ＶP と出力端子との間に抵抗Ｒ４，ＲA とトランジスタ
ＲP8が直列に接続される。
ば、トランジスタＲP8がオンされて、高電位側基準電圧
ＶP と出力端子との間に抵抗Ｒ４，ＲA とトランジスタ
ＲP8が直列に接続される。
【００４４】そして、この抵抗Ｒ４，ＲA とトランジス
タＲP8のオン抵抗の和が抵抗値２Ｒとなればよい。ま
た、スイッチ回路Ｓ３についても同様である。また、同
様にして制御信号ＣＴＬ１〜ＣＴＬ８を適宜に調整する
ことにより、スイッチ回路Ｓ３，Ｓ４のトランジスタの
オン抵抗値を調整して、実質的に抵抗ＲB ，ＲA の抵抗
値のバラツキを補正することができる。
タＲP8のオン抵抗の和が抵抗値２Ｒとなればよい。ま
た、スイッチ回路Ｓ３についても同様である。また、同
様にして制御信号ＣＴＬ１〜ＣＴＬ８を適宜に調整する
ことにより、スイッチ回路Ｓ３，Ｓ４のトランジスタの
オン抵抗値を調整して、実質的に抵抗ＲB ，ＲA の抵抗
値のバラツキを補正することができる。
【００４５】従って、抵抗Ｒ４，ＲA とスイッチ回路Ｓ
４のトランジスタのオン抵抗値との和及び抵抗Ｒ５，Ｒ
B とスイッチ回路Ｓ３のトランジスタのオン抵抗値との
和を抵抗値２Ｒに容易に調整することができる。
４のトランジスタのオン抵抗値との和及び抵抗Ｒ５，Ｒ
B とスイッチ回路Ｓ３のトランジスタのオン抵抗値との
和を抵抗値２Ｒに容易に調整することができる。
【００４６】この結果、抵抗値の誤差がアナログ出力信
号Ａout の精度に大きく影響する上位ビットについて、
抵抗値の精度を向上させることができるので、Ｄ／Ａ変
換精度を向上させることができる。
号Ａout の精度に大きく影響する上位ビットについて、
抵抗値の精度を向上させることができるので、Ｄ／Ａ変
換精度を向上させることができる。
【００４７】なお、抵抗ＲA ，ＲB の抵抗値のバラツキ
は同一プロセスで形成された他の抵抗の抵抗値のバラツ
キに基づいてあらかじめ把握され、そのばらつきに応じ
て制御信号ＣＴＬ１〜ＣＴＬ８を調整すればよい。
は同一プロセスで形成された他の抵抗の抵抗値のバラツ
キに基づいてあらかじめ把握され、そのばらつきに応じ
て制御信号ＣＴＬ１〜ＣＴＬ８を調整すればよい。
【００４８】スイッチ回路Ｓ３，Ｓ４のトランジスタの
オン抵抗値の比は、１：２：４：８という等比の関係に
設定されているので、オンさせるトランジスタを適宜に
選択することにより、オン抵抗の合成抵抗値を細かく調
整することができる。
オン抵抗値の比は、１：２：４：８という等比の関係に
設定されているので、オンさせるトランジスタを適宜に
選択することにより、オン抵抗の合成抵抗値を細かく調
整することができる。
【００４９】また、制御信号ＣＴＬ１〜ＣＴＬ８は、こ
のＤ／Ａ変換器の外部ピンから入力する構成、あるいは
内部回路として設けたＲＯＭ、ＥＰＲＯＭあるいはＥＥ
ＰＲＯＭから供給する構成とすることができる。
のＤ／Ａ変換器の外部ピンから入力する構成、あるいは
内部回路として設けたＲＯＭ、ＥＰＲＯＭあるいはＥＥ
ＰＲＯＭから供給する構成とすることができる。
【００５０】次に、この発明を具体化した第二の実施例
を図３に従って説明する。前記実施例はスイッチ回路を
構成する複数のトランジスタのオン・オフ動作を制御し
て、そのオン抵抗値を制御する構成であるが、この実施
例は、スイッチ回路を構成するトランジスタをアナログ
信号で駆動して、同トランジスタのオン抵抗値を制御す
る構成である。
を図３に従って説明する。前記実施例はスイッチ回路を
構成する複数のトランジスタのオン・オフ動作を制御し
て、そのオン抵抗値を制御する構成であるが、この実施
例は、スイッチ回路を構成するトランジスタをアナログ
信号で駆動して、同トランジスタのオン抵抗値を制御す
る構成である。
【００５１】最上位ビットのスイッチ回路Ｓn は、Ｐチ
ャネルＭＯＳトランジスタＲPnと、ＮチャネルＭＯＳト
ランジスタＲNnが高電位側基準電圧ＶP と低電位側基準
電圧ＶM との間で直列に接続され、両トランジスタＲP
n, ＲNnのゲートには、アナログ制御信号Ａc がそれぞ
れ転送ゲートＴg1，Ｔg2を介して入力される。
ャネルＭＯＳトランジスタＲPnと、ＮチャネルＭＯＳト
ランジスタＲNnが高電位側基準電圧ＶP と低電位側基準
電圧ＶM との間で直列に接続され、両トランジスタＲP
n, ＲNnのゲートには、アナログ制御信号Ａc がそれぞ
れ転送ゲートＴg1，Ｔg2を介して入力される。
【００５２】前記転送ゲートＴg1のＮチャネル側ゲート
と、前記転送ゲートＴg2のＰチャネル側ゲートには、最
上位ビットのデジタル入力信号Ｄn が入力され、前記転
送ゲートＴg1のＰチャネル側ゲートと、前記転送ゲート
Ｔg2のＮチャネル側ゲートには、デジタル入力信号Ｄn
がインバータ回路３ｉで反転されて入力される。
と、前記転送ゲートＴg2のＰチャネル側ゲートには、最
上位ビットのデジタル入力信号Ｄn が入力され、前記転
送ゲートＴg1のＰチャネル側ゲートと、前記転送ゲート
Ｔg2のＮチャネル側ゲートには、デジタル入力信号Ｄn
がインバータ回路３ｉで反転されて入力される。
【００５３】また、前記デジタル入力信号Ｄn はＮチャ
ネルＭＯＳトランジスタＮ３のゲートに入力され、同ト
ランジスタＮ３のソースはグランドＧＮＤに接続され、
ドレインは前記トランジスタＲNnのゲートに接続され
る。
ネルＭＯＳトランジスタＮ３のゲートに入力され、同ト
ランジスタＮ３のソースはグランドＧＮＤに接続され、
ドレインは前記トランジスタＲNnのゲートに接続され
る。
【００５４】また、前記デジタル入力信号Ｄn はＰチャ
ネルＭＯＳトランジスタＰ３のゲートに入力され、同ト
ランジスタＰ３のソースは電源Ｖccに接続され、ドレイ
ンは前記トランジスタＲPnのゲートに接続される。
ネルＭＯＳトランジスタＰ３のゲートに入力され、同ト
ランジスタＰ３のソースは電源Ｖccに接続され、ドレイ
ンは前記トランジスタＲPnのゲートに接続される。
【００５５】このように構成されたＤ／Ａ変換器では、
デジタル入力信号Ｄn がＨレベルとなると、転送ゲート
Ｔg1がオンされるとともに、転送ゲートＴg2がオフされ
る。また、トランジスタＮ３はオンされ、トランジスタ
Ｐ３はオフされて、トランジスタＲNnはオフされる。
デジタル入力信号Ｄn がＨレベルとなると、転送ゲート
Ｔg1がオンされるとともに、転送ゲートＴg2がオフされ
る。また、トランジスタＮ３はオンされ、トランジスタ
Ｐ３はオフされて、トランジスタＲNnはオフされる。
【００５６】この状態では、アナログ制御信号Ａc が転
送ゲートＴg1を介してトランジスタＲPnのゲートに入力
され、同トランジスタＲPnはアナログ制御信号Ａc に基
づいてオンされる。
送ゲートＴg1を介してトランジスタＲPnのゲートに入力
され、同トランジスタＲPnはアナログ制御信号Ａc に基
づいてオンされる。
【００５７】また、デジタル入力信号Ｄn がＬレベルと
なると、転送ゲートＴg2がオンされるとともに、転送ゲ
ートＴg1がオフされる。また、トランジスタＮ３はオフ
され、トランジスタＰ３はオンされて、トランジスタＲ
Pnはオフされる。
なると、転送ゲートＴg2がオンされるとともに、転送ゲ
ートＴg1がオフされる。また、トランジスタＮ３はオフ
され、トランジスタＰ３はオンされて、トランジスタＲ
Pnはオフされる。
【００５８】この状態では、アナログ制御信号Ａc が転
送ゲートＴg2を介してトランジスタＲNnのゲートに入力
され、同トランジスタＲNnはアナログ制御信号Ａc に基
づいてオンされる。
送ゲートＴg2を介してトランジスタＲNnのゲートに入力
され、同トランジスタＲNnはアナログ制御信号Ａc に基
づいてオンされる。
【００５９】このとき、トランジスタＲPn, ＲNnのオン
抵抗値はアナログ制御信号Ａc の電圧レベルに応じて変
化する。従って、アナログ制御信号Ａc の電圧レベルを
調整することにより、トランジスタＲPn, ＲNnのオン抵
抗値を調整することができるので、抵抗ＲA のバラツキ
を容易に補正して、Ｄ／Ａ変換の精度を容易に向上させ
ることができる。
抵抗値はアナログ制御信号Ａc の電圧レベルに応じて変
化する。従って、アナログ制御信号Ａc の電圧レベルを
調整することにより、トランジスタＲPn, ＲNnのオン抵
抗値を調整することができるので、抵抗ＲA のバラツキ
を容易に補正して、Ｄ／Ａ変換の精度を容易に向上させ
ることができる。
【００６０】
【発明の効果】以上詳述したように、この発明は抵抗値
の精度を容易に向上させて、高精度化が容易なＲ−２Ｒ
型Ｄ／Ａ変換器を提供することができる。
の精度を容易に向上させて、高精度化が容易なＲ−２Ｒ
型Ｄ／Ａ変換器を提供することができる。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第二の実施例を示す回路図である。
４ はしご型抵抗網 ５ 抵抗値調整装置 Ｄ１〜Ｄn デジタル入力信号 Ｓ１〜Ｓn スイッチ回路 Ａout アナログ信号 Ｃ 制御信号 ＶP ，ＶM 基準電圧 ＲP ，ＲN トランジスタ
Claims (5)
- 【請求項１】 複数ビットのデジタル入力信号に基づい
て複数のスイッチ回路を開閉し、前記スイッチ回路の開
閉に基づいて該スイッチ回路を介してはしご型抵抗網に
基準電圧を供給するか否かを選択することにより、前記
デジタル入力信号をアナログ信号に変換して出力するＤ
／Ａ変換器であって、 前記スイッチ回路は、前記デジタル入力信号に基づいて
オンあるいはオフされるトランジスタと、制御信号に基
づいて前記トランジスタのオン抵抗を調整する抵抗値調
整装置とから構成したことを特徴とするＤ／Ａ変換器。 - 【請求項２】 前記スイッチ回路は、複数のトランジス
タを並列に接続し、前記抵抗値調整装置により前記制御
信号に基づいてオンさせるトランジスタを選択すること
を特徴とする請求項１記載のＤ／Ａ変換器。 - 【請求項３】 前記スイッチ回路は、前記トランジスタ
のゲートにアナログ制御信号を入力して、該トランジス
タのオン抵抗を調整することを特徴とする請求項１記載
のＤ／Ａ変換器。 - 【請求項４】 前記スイッチ回路は、少なくとも最上位
ビットに設けたことを特徴とする請求項１記載のＤ／Ａ
変換器。 - 【請求項５】 前記複数のトランジスタのオン抵抗値は
等比の関係でそれぞれ異なる値としたことを特徴とする
請求項２記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21637894A JPH0884078A (ja) | 1994-09-09 | 1994-09-09 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21637894A JPH0884078A (ja) | 1994-09-09 | 1994-09-09 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0884078A true JPH0884078A (ja) | 1996-03-26 |
Family
ID=16687637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21637894A Withdrawn JPH0884078A (ja) | 1994-09-09 | 1994-09-09 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0884078A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997043833A1 (en) * | 1996-05-14 | 1997-11-20 | Analog Devices, Inc. | Improved switch architecture for r/2r digital to analog converters |
| WO1998048318A1 (fr) * | 1997-04-22 | 1998-10-29 | Matsushita Electric Industrial Co., Ltd. | Circuit d'attaque pour afficheur a cristaux liquides a matrice active |
| KR100482515B1 (ko) * | 2002-09-02 | 2005-04-14 | 엘지전자 주식회사 | 디지털/아날로그 변환장치 |
| JP2021507349A (ja) * | 2017-12-13 | 2021-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 抵抗処理ユニット・アレイのクロスポイント・デバイスに重みを記憶するための方法、そのクロスポイント・デバイス、ニューラル・ネットワークを実施するためのクロスポイント・アレイ、そのシステム、およびニューラル・ネットワークを実施するための方法 |
-
1994
- 1994-09-09 JP JP21637894A patent/JPH0884078A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997043833A1 (en) * | 1996-05-14 | 1997-11-20 | Analog Devices, Inc. | Improved switch architecture for r/2r digital to analog converters |
| US5764174A (en) * | 1996-05-14 | 1998-06-09 | Analog Devices, Inc. | Switch architecture for R/2R digital to analog converters |
| WO1998048318A1 (fr) * | 1997-04-22 | 1998-10-29 | Matsushita Electric Industrial Co., Ltd. | Circuit d'attaque pour afficheur a cristaux liquides a matrice active |
| US6411273B1 (en) | 1997-04-22 | 2002-06-25 | Matsushita Electric Industrial Co., Ltd. | Drive circuit for active matrix liquid crystal display |
| KR100482515B1 (ko) * | 2002-09-02 | 2005-04-14 | 엘지전자 주식회사 | 디지털/아날로그 변환장치 |
| JP2021507349A (ja) * | 2017-12-13 | 2021-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 抵抗処理ユニット・アレイのクロスポイント・デバイスに重みを記憶するための方法、そのクロスポイント・デバイス、ニューラル・ネットワークを実施するためのクロスポイント・アレイ、そのシステム、およびニューラル・ネットワークを実施するための方法 |
| US11875249B2 (en) | 2017-12-13 | 2024-01-16 | International Business Machines Corporation | Counter based resistive processing unit for programmable and reconfigurable artificial-neural-networks |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6737905B1 (en) | Clamp circuit | |
| US5764174A (en) | Switch architecture for R/2R digital to analog converters | |
| US20020186158A1 (en) | Method of forming D/A resistor strings with cross coupling switches | |
| US20070222493A1 (en) | Digital-to-time converter | |
| JPH03171812A (ja) | 温度自動補償一定時間遅延回路 | |
| US6317069B1 (en) | Digital-to-analog converter employing binary-weighted transistor array | |
| US7940101B2 (en) | Slew rate control for a load switch | |
| US20210067114A1 (en) | Operational amplifier offset trim | |
| US4366470A (en) | Converter | |
| JPS59125121A (ja) | Ｒ―２ｒラダーデジタル―アナログ変換回路 | |
| JPH0884078A (ja) | Ｄ／ａ変換器 | |
| JPH05206862A (ja) | 調整可能な受動的構成要素を有する集積回路 | |
| US20050116852A1 (en) | Digital-to-analog converting circuit | |
| JPH05160729A (ja) | アナログ−デジタル変換器 | |
| JPH04138725A (ja) | デジタル―アナログ変換装置 | |
| JPH06260884A (ja) | 半導体集積回路 | |
| JP2004235730A (ja) | チョッパ型コンパレータおよびａ／ｄ変換器 | |
| JP3360298B2 (ja) | Ｄ／ａコンバータ | |
| JPH0846515A (ja) | デジタルアナログ変換装置 | |
| JP2970087B2 (ja) | Ａ／ｄ変換器 | |
| JPH01216623A (ja) | 集積回路 | |
| JPS5914795Y2 (ja) | 電圧検出回路 | |
| JPH0514172A (ja) | 入力回路 | |
| JPH0362055B2 (ja) | ||
| JP2546835B2 (ja) | 逐次比較型ａ／ｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |