JP2546835B2 - 逐次比較型ａ／ｄ変換器 - Google Patents
逐次比較型ａ／ｄ変換器Info
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- JP2546835B2 JP2546835B2 JP62074915A JP7491587A JP2546835B2 JP 2546835 B2 JP2546835 B2 JP 2546835B2 JP 62074915 A JP62074915 A JP 62074915A JP 7491587 A JP7491587 A JP 7491587A JP 2546835 B2 JP2546835 B2 JP 2546835B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は逐次比較型A/D変換器に係り、特に逐次比較
型A/D変換器の比較器に関する。
型A/D変換器の比較器に関する。
［従来の技術］ まず、逐次比較型A/D変換器について第４図を参照し
て説明する。図に於て、41はD/A変換器（以下、DACとい
う）、42は比較器、43は逐次比較レジスタ、44は基準ク
ロック発生器、45は基準電源端子を、46はアナログ入力
信号端子をそれぞれ示している。
て説明する。図に於て、41はD/A変換器（以下、DACとい
う）、42は比較器、43は逐次比較レジスタ、44は基準ク
ロック発生器、45は基準電源端子を、46はアナログ入力
信号端子をそれぞれ示している。
上記逐次比較型A/D変換器では、アナログ入力電圧ＶA
Nをディジタル信号に変換するのに、DAC41の出力電圧Ｖ
DACとアナログ入力電圧ＶANとが一致するように複数ビ
ット構成の逐次比較レジスタ43の最上位ビットMSBから
順に１ビットずつ最下位ビットLSBまで比較してディジ
タル信号を発生させる。更に詳述すると、第５図に於
て、FSRは変換可能なアナログ入力信号の最大値であ
り、これは第４図の基準電源端子45に現れる基準電圧Ｖ
REFと同じ値になる。期間Ts,TN、ＴN-1・・・、T0は第
４図のクロック発生器44のクロックにより切り替わる。
最初の期間Tsでは、アナログ入力端子46に現れるアナロ
グ入力信号ＶANの入力レベルをサンプリングし、期間Ｔ
Nで逐次比較レジスタ43のMSBを「０」に、他のビットを
「１」に設定し、この逐次比較レジスタ43のディジタル
出力、すなわち各ビットの値をMSB側から順にｂN、ｂN-
1、・・・、b1とするときに とアナログ入力信号ＶAN＞1/2（ＶREF）ならばMSBを
「１」にし、ＶAN＜1/2（ＶREF）ならばMSBを「０」に
設定する。第５図の例ではMSBは「１」に設定される。
Nをディジタル信号に変換するのに、DAC41の出力電圧Ｖ
DACとアナログ入力電圧ＶANとが一致するように複数ビ
ット構成の逐次比較レジスタ43の最上位ビットMSBから
順に１ビットずつ最下位ビットLSBまで比較してディジ
タル信号を発生させる。更に詳述すると、第５図に於
て、FSRは変換可能なアナログ入力信号の最大値であ
り、これは第４図の基準電源端子45に現れる基準電圧Ｖ
REFと同じ値になる。期間Ts,TN、ＴN-1・・・、T0は第
４図のクロック発生器44のクロックにより切り替わる。
最初の期間Tsでは、アナログ入力端子46に現れるアナロ
グ入力信号ＶANの入力レベルをサンプリングし、期間Ｔ
Nで逐次比較レジスタ43のMSBを「０」に、他のビットを
「１」に設定し、この逐次比較レジスタ43のディジタル
出力、すなわち各ビットの値をMSB側から順にｂN、ｂN-
1、・・・、b1とするときに とアナログ入力信号ＶAN＞1/2（ＶREF）ならばMSBを
「１」にし、ＶAN＜1/2（ＶREF）ならばMSBを「０」に
設定する。第５図の例ではMSBは「１」に設定される。
次に期間ＴN-1で逐次比較レジスタ43の（Ｎ−１）ビ
ット目に「１」を設定し、これに相当するディジタル出
力とＶANとを比較し、ＶAN＞ＶDACなら（Ｎ−１）ビッ
ト目を「１」に、ＶAN＜ＶDACなら（Ｎ−１）ビット目
を「０」に設定する。第５図の例では、 とＶANとを比較し、ＶAN＜3/4（ＶREF）であるので、
（Ｎ−１）ビット目は「０」に設定される。
ット目に「１」を設定し、これに相当するディジタル出
力とＶANとを比較し、ＶAN＞ＶDACなら（Ｎ−１）ビッ
ト目を「１」に、ＶAN＜ＶDACなら（Ｎ−１）ビット目
を「０」に設定する。第５図の例では、 とＶANとを比較し、ＶAN＜3/4（ＶREF）であるので、
（Ｎ−１）ビット目は「０」に設定される。
以下、同様な操作を期間T1まで繰り返すことにより、
逐次比較レジスタ43の全ビットが決定され、アナログ入
力信号ＶANのディジタル化がなされる。
逐次比較レジスタ43の全ビットが決定され、アナログ入
力信号ＶANのディジタル化がなされる。
上記A/D変換器の比較器42の従来の詳細構成を説明す
る。第６図は比較器42の構成を示す回路図である。図に
於て、Ｎ型MOS電界効果トランジスタ（以下、Ｎチャン
ネルトランジスタという）61とＰ型MOS電界効果トラン
ジスタ（以下、Ｐチャンネルトランジスタという）62と
で第１インバータを構成しており、Ｎチャンネルトラン
ジスタ63とＰチャンネルトランジスタ64とで第２インバ
ータを構成している。Ｎチャンネルトランジスタ65は定
電流源として機能している。Ｎチャンネルトランジスタ
61は63と、Ｐチャンネルトランジスタ62は64とそれぞれ
同一の電流特性を有している。また、Ｐチャンネルトラ
ンジスタ62、64のゲートは節点79に共通して接続されて
おり、これにより、いわゆるカレントミラー型CMOS差動
増幅器を構成している。
る。第６図は比較器42の構成を示す回路図である。図に
於て、Ｎ型MOS電界効果トランジスタ（以下、Ｎチャン
ネルトランジスタという）61とＰ型MOS電界効果トラン
ジスタ（以下、Ｐチャンネルトランジスタという）62と
で第１インバータを構成しており、Ｎチャンネルトラン
ジスタ63とＰチャンネルトランジスタ64とで第２インバ
ータを構成している。Ｎチャンネルトランジスタ65は定
電流源として機能している。Ｎチャンネルトランジスタ
61は63と、Ｐチャンネルトランジスタ62は64とそれぞれ
同一の電流特性を有している。また、Ｐチャンネルトラ
ンジスタ62、64のゲートは節点79に共通して接続されて
おり、これにより、いわゆるカレントミラー型CMOS差動
増幅器を構成している。
そして、このCMOS差動増幅器を比較回路としている。
さらに、DAC41の出力電圧であるアナログ電圧ＶDACが第
１ノード82に入力され、入力アナログ電圧ＶANが第２ノ
ード83に入力される。そして、比較回路であるCMOS差動
増幅器には、上記アナログ電圧ＶDACおよび入力アナロ
グ電圧ＶANが第１のスイッチ68と第２のスイッチ69で選
択され、第３ノード78と比較回路の入力節点である第４
ノード77の間に接続された第１コンデンサ70を介して入
力される。また、比較回路の入力節点である第４ノード
77および第５ノード81には、バイアス電源発生源の出力
ノード80から第３のスイッチ66および第４のスイッチ67
を介してバイアス電圧ＶREFが印加される。なお、第５
ノード81と出力ノード80との間に接続された第２コンデ
ンサ71は、第４のスイッチ67がオフ状態でもＮチャンネ
ルトランジスタ63のゲート電圧を維持する記憶を果たす
ものである。
さらに、DAC41の出力電圧であるアナログ電圧ＶDACが第
１ノード82に入力され、入力アナログ電圧ＶANが第２ノ
ード83に入力される。そして、比較回路であるCMOS差動
増幅器には、上記アナログ電圧ＶDACおよび入力アナロ
グ電圧ＶANが第１のスイッチ68と第２のスイッチ69で選
択され、第３ノード78と比較回路の入力節点である第４
ノード77の間に接続された第１コンデンサ70を介して入
力される。また、比較回路の入力節点である第４ノード
77および第５ノード81には、バイアス電源発生源の出力
ノード80から第３のスイッチ66および第４のスイッチ67
を介してバイアス電圧ＶREFが印加される。なお、第５
ノード81と出力ノード80との間に接続された第２コンデ
ンサ71は、第４のスイッチ67がオフ状態でもＮチャンネ
ルトランジスタ63のゲート電圧を維持する記憶を果たす
ものである。
次に動作を説明する。まず、スイッチ66、67、68、69
をオフさせておき、コンデンサ70が放電をしきった状態
から、第５図の期間Tsでまずスイッチ66と67とをオンさ
せて比較器の入力ゲートとなるＮチャンネルトランジス
タ61と63とのゲートに電圧をバイアスした後にスイッチ
69を閉じてアナログ入力信号ＶANをコンデンサ70に導
く。なお、Ｎチャンネルトランジスタ61、63のゲートに
電圧をバイアスするのはこれらのトランジスタを飽和領
域で機能させて比較器を正常な動作点で使用するためで
ある。また、後述するように節点77の電位が接地電位と
電源電位ＶDDとの範囲を超えないように通常バイアス電
圧を1/2（ＶREF）としている。かかるバイアス電圧はDA
C内の中点電位、または基準電位ＶREFと接地電位との間
に互いに同じ抵抗値の２つの抵抗体72、73と直列に配設
し、これらの抵抗体72、73で分圧された電圧を利用す
る。
をオフさせておき、コンデンサ70が放電をしきった状態
から、第５図の期間Tsでまずスイッチ66と67とをオンさ
せて比較器の入力ゲートとなるＮチャンネルトランジス
タ61と63とのゲートに電圧をバイアスした後にスイッチ
69を閉じてアナログ入力信号ＶANをコンデンサ70に導
く。なお、Ｎチャンネルトランジスタ61、63のゲートに
電圧をバイアスするのはこれらのトランジスタを飽和領
域で機能させて比較器を正常な動作点で使用するためで
ある。また、後述するように節点77の電位が接地電位と
電源電位ＶDDとの範囲を超えないように通常バイアス電
圧を1/2（ＶREF）としている。かかるバイアス電圧はDA
C内の中点電位、または基準電位ＶREFと接地電位との間
に互いに同じ抵抗値の２つの抵抗体72、73と直列に配設
し、これらの抵抗体72、73で分圧された電圧を利用す
る。
次に、第２図の期間ＴNでスイッチ66、67、69を開い
た後にスイッチ68閉じ、節点78の電位をＶDACとする。
このときのコンデンサ70の両端の電位作は 1/2（ＶREF）−ＶAN となっているので、節点77の電位、即ちＮチャンネルト
ランジスタ61のゲート電位は 1/2（ＶREF）−ＶAN＋ＶDAC となる。
た後にスイッチ68閉じ、節点78の電位をＶDACとする。
このときのコンデンサ70の両端の電位作は 1/2（ＶREF）−ＶAN となっているので、節点77の電位、即ちＮチャンネルト
ランジスタ61のゲート電位は 1/2（ＶREF）−ＶAN＋ＶDAC となる。
第５図からも明らかなように、 |VDAC−ＶAN｜≦1/2（ＶREF） であり、節点77の電位は常に接地電位と電源電位ＶDDの
範囲内にある。これがＮチャンネルトランジスタ61と63
とのゲートに1/2（ＶREF）のバイアス電圧を供給する理
由である。また、比較器の他の入力電圧、即ちＮチャン
ネルトランジスタ63のゲート電圧はコンデンサ71により
1/2（ＶREFの値に保持されているので、結局ＶANとＶDA
Cとの大小を比較していることになり、ＶDAC＞ＶANのと
きにＮチャンネルトランジスタ61の相互コンダクタンス
gmはＮチャンネルトランジスタ63の相互コンダクタンス
に比べて大きくなり比較器の出力信号74は高レベルにな
る。ところがこれとは逆にＶDAC＜ＶANのときにはＮチ
ャンネルトランジスタ61の相互コンダクタンスgmはＮチ
ャンネルトランジスタ63の相互コンダクタンスgmに比べ
て小さくなるので、出力信号74は低レベルになる。以上
の動作がＮ回繰り返されてＮビットのディジタル値を得
る。
範囲内にある。これがＮチャンネルトランジスタ61と63
とのゲートに1/2（ＶREF）のバイアス電圧を供給する理
由である。また、比較器の他の入力電圧、即ちＮチャン
ネルトランジスタ63のゲート電圧はコンデンサ71により
1/2（ＶREFの値に保持されているので、結局ＶANとＶDA
Cとの大小を比較していることになり、ＶDAC＞ＶANのと
きにＮチャンネルトランジスタ61の相互コンダクタンス
gmはＮチャンネルトランジスタ63の相互コンダクタンス
に比べて大きくなり比較器の出力信号74は高レベルにな
る。ところがこれとは逆にＶDAC＜ＶANのときにはＮチ
ャンネルトランジスタ61の相互コンダクタンスgmはＮチ
ャンネルトランジスタ63の相互コンダクタンスgmに比べ
て小さくなるので、出力信号74は低レベルになる。以上
の動作がＮ回繰り返されてＮビットのディジタル値を得
る。
［発明が解決しようとする問題点］ 一般に、半導体基板上に集積化された電子回路では、
端子を有効利用することが必要であり、上記A/D変換器
を集積回路、例えばマイクロコンピュータに内蔵させた
場合には、上記端子の有効利用の観点からD/A変換器の
基準電圧源を利用したバイアス電圧源を１つしか設けら
れない。
端子を有効利用することが必要であり、上記A/D変換器
を集積回路、例えばマイクロコンピュータに内蔵させた
場合には、上記端子の有効利用の観点からD/A変換器の
基準電圧源を利用したバイアス電圧源を１つしか設けら
れない。
ところが、低電圧のアナログ入力信号を精度良くディ
ジタル信号に変換するためには、基準電圧も低下させる
必要があるが、基準電圧を低下させると比較器に印可さ
れるバイアス電圧も低下してしまい、比較器を最良の動
作点で動作させることが出来なくなり、かえって精度が
悪化するという問題点があった。
ジタル信号に変換するためには、基準電圧も低下させる
必要があるが、基準電圧を低下させると比較器に印可さ
れるバイアス電圧も低下してしまい、比較器を最良の動
作点で動作させることが出来なくなり、かえって精度が
悪化するという問題点があった。
例えば、アナログ入力電圧ＶANが１ボルト付近を余り
大きく変動することなく変化するとしてこのアナログ電
圧を精度良く変換するためにＶREFを２ボルトとして使
用すると、第６図のＮチャンネルトランジスタ61のゲー
トには、 0/2（ＶREF）−ＶAN＋ＶDAC ＝１（Ｖ）−ＶANＶDAC の電圧が、Ｎチャンネルトランジスタ63のゲートには1/
2（ＶREF）＝１ボルトの電圧が印可されていることにな
る。ところが各Ｎチャンネルトランジスタに供給される
ゲート電圧が余りにも低いと、比較器に於て最良の動作
点が得られず、正確な交換が期待できなくなる。
大きく変動することなく変化するとしてこのアナログ電
圧を精度良く変換するためにＶREFを２ボルトとして使
用すると、第６図のＮチャンネルトランジスタ61のゲー
トには、 0/2（ＶREF）−ＶAN＋ＶDAC ＝１（Ｖ）−ＶANＶDAC の電圧が、Ｎチャンネルトランジスタ63のゲートには1/
2（ＶREF）＝１ボルトの電圧が印可されていることにな
る。ところが各Ｎチャンネルトランジスタに供給される
ゲート電圧が余りにも低いと、比較器に於て最良の動作
点が得られず、正確な交換が期待できなくなる。
それで本発明の目的はアナログ入力電圧の変化範囲に
対応した正確な変換が可能なA/D変換器を提供すること
である。
対応した正確な変換が可能なA/D変換器を提供すること
である。
［問題点を解決するための手段］ 本発明によるA/D変換器は、逐次比較レジスタから供
給されるディジタル値をアナログ電圧に変換し、このア
ナログ電圧を比較器により入力アナログ電圧と比較する
逐次比較型A/D変換器において、第１の状態では第１の
バイアス電圧を第２の状態では前記第１のバイアス電圧
とは異なる第２のバイアス電圧を出力ノードにそれぞれ
発生するバイアス電圧発生源を設け、前記比較器は、前
記アナログ電圧を設ける第１ノード、前記入力アナログ
電圧を受ける第２ノード、第３、第４および第５ノー
ド、前記第３ノードと前記第１および第２ノードとの間
にそれぞれ接続された第１および第２のスイッチ、前記
第３および第４ノード間に接続された第１コンデンサ、
前記第５ノードと前記バイアス電圧発生源の前記出力ノ
ードとの間に接続された第２コンデンサ、前記出力ノー
ドと前記第４および第５ノードとの間にそれぞれ接続さ
れた第３および第４のスイッチ、ならびに前記第４およ
び第５ノードをそれぞれ入力ノードする比較回路を有
し、前記第３および第４のスイッチをオンとしてから前
記第２のスイッチをオンとし、その後前記第２乃至第４
のスイッチをオフとしてから前記第１のスイッチをオン
として比較動作を行うことを特徴とする。また、前記バ
イアス電圧発生源は、前記出力ノードと第１電圧端との
間に接続された第１の抵抗と、前記出力ノードと第２電
圧端との間に直列接続された第２の抵抗およびスイッチ
ングトランジスタとを有し、前記スイッチングトランジ
スタは前記第１の状態で導通し前記第２の状態で遮断す
る。さらに前記バイアス電圧発生源は、前記出力ノード
と第１電圧端との間に接続された第１の抵抗と、前記出
力ノードの第２電圧端との間に直列接続された第２の抵
抗およびヒューズとを有し、前記ヒューズは前記第１の
状態では溶断されておらず、第２の状態では溶断される
ものでもよい。
給されるディジタル値をアナログ電圧に変換し、このア
ナログ電圧を比較器により入力アナログ電圧と比較する
逐次比較型A/D変換器において、第１の状態では第１の
バイアス電圧を第２の状態では前記第１のバイアス電圧
とは異なる第２のバイアス電圧を出力ノードにそれぞれ
発生するバイアス電圧発生源を設け、前記比較器は、前
記アナログ電圧を設ける第１ノード、前記入力アナログ
電圧を受ける第２ノード、第３、第４および第５ノー
ド、前記第３ノードと前記第１および第２ノードとの間
にそれぞれ接続された第１および第２のスイッチ、前記
第３および第４ノード間に接続された第１コンデンサ、
前記第５ノードと前記バイアス電圧発生源の前記出力ノ
ードとの間に接続された第２コンデンサ、前記出力ノー
ドと前記第４および第５ノードとの間にそれぞれ接続さ
れた第３および第４のスイッチ、ならびに前記第４およ
び第５ノードをそれぞれ入力ノードする比較回路を有
し、前記第３および第４のスイッチをオンとしてから前
記第２のスイッチをオンとし、その後前記第２乃至第４
のスイッチをオフとしてから前記第１のスイッチをオン
として比較動作を行うことを特徴とする。また、前記バ
イアス電圧発生源は、前記出力ノードと第１電圧端との
間に接続された第１の抵抗と、前記出力ノードと第２電
圧端との間に直列接続された第２の抵抗およびスイッチ
ングトランジスタとを有し、前記スイッチングトランジ
スタは前記第１の状態で導通し前記第２の状態で遮断す
る。さらに前記バイアス電圧発生源は、前記出力ノード
と第１電圧端との間に接続された第１の抵抗と、前記出
力ノードの第２電圧端との間に直列接続された第２の抵
抗およびヒューズとを有し、前記ヒューズは前記第１の
状態では溶断されておらず、第２の状態では溶断される
ものでもよい。
［作用および効果］ 上記構成に係るA/D変換器では、比較の対象となって
いるアナログ入力電圧の変化範囲が第１の所定範囲の場
合にはバイアス電圧発生源で上記第１の所定範囲に対応
したバイアス電圧を発生させる。これに対して、比較の
対象となっているアナログ入力電圧の変化範囲が第２の
所定範囲の場合にはバイアス電圧発生源で上記第２の所
定範囲に対応したバイアス電圧を発生させる。その結
果、比較器は最適なバイアス電圧に基づき比較動作を行
うことができる。
いるアナログ入力電圧の変化範囲が第１の所定範囲の場
合にはバイアス電圧発生源で上記第１の所定範囲に対応
したバイアス電圧を発生させる。これに対して、比較の
対象となっているアナログ入力電圧の変化範囲が第２の
所定範囲の場合にはバイアス電圧発生源で上記第２の所
定範囲に対応したバイアス電圧を発生させる。その結
果、比較器は最適なバイアス電圧に基づき比較動作を行
うことができる。
したがって、本発明の逐次比較型A/D変換器は低電圧
のアナログ入力信号をA/D変換する場合には基準電源電
圧を上下させることができ、その結果、十分な精度で比
較を行うことができる。
のアナログ入力信号をA/D変換する場合には基準電源電
圧を上下させることができ、その結果、十分な精度で比
較を行うことができる。
［実施例］ 以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の第１実施例の構成を示す回路であ
り、逐次比較型A/D変換器の比較器の一部とバイアス電
圧発生回路を示したものである。第１図のスイッチ６、
スイッチ７、コンデンサ13および出力信号14は、第６図
のスイッチ66、スイッチ67、コンデンサ71および出力信
号74にそれぞれ対応する。また、第１図のＮチャンネル
トランジスタ３のゲート端子およびバイアス電圧発生源
15の出力端子は、それぞれ第６図の第５ノードおよび出
力ノードに対応する。なお第１図では、入力信号11は第
６図の第４ノード77対応するＮチャンネルトランジスタ
１のゲート端子より入力されるが、これは第６図に示す
第１ノード82、第２ノード83、第１のスイッチ68、第２
のスイッチ69、第３のノード78、第４のノード77、コン
デンサ70と同様の構成をとる回路により供給されるもの
とする。また比較器中の比較回路は、第６図と同様に、
以下に示す構成となっている。Ｎチャンネルトランジス
タ１とＰチャンネルトランジスタ２とで第１インバータ
を構成しており、Ｎチャンネルトランジスタ３とＰチャ
ンネルトランジスタ４とで第２インバータを構成してい
る。Ｎチャンネルトランジスタ５は定電流源である。Ｎ
チャンネルトランジスタ１と３とは同一の電流特性を有
しており、Ｐチャンネルトランジスタ２と４とも同一の
電流特性を有している。Ｐチャンネルトランジスタ２、
４のゲートは共通して節点19に接続されており、全体と
してCMOS差動増幅器を構成している。基準電圧源ＶREF
と接地電圧との間には互いに同じ抵抗値を発生させる抵
抗体８と９とＮチャンネルトランジスタ10とが直列に配
置されており、制御信号12が高レベルのときには抵抗体
８、９間の分圧された電圧（1/2（ＶREF））がスイッチ
６、７を介してＮチャンネルトランジスタ１、３のゲー
トにそれぞれ印可される。Ｎチャンネルトランジスタ10
は制御信号12が低レベルになるとオフして上記Ｎチャン
ネルトランジスタ１、３には基準電圧源の電圧（ＶRE
F）がそのまま印可される。コンデンサ13はスイッチ７
がオフ状態でもＮチャンネルトランジスタ３のゲート電
圧を維持する機能を果たす。
り、逐次比較型A/D変換器の比較器の一部とバイアス電
圧発生回路を示したものである。第１図のスイッチ６、
スイッチ７、コンデンサ13および出力信号14は、第６図
のスイッチ66、スイッチ67、コンデンサ71および出力信
号74にそれぞれ対応する。また、第１図のＮチャンネル
トランジスタ３のゲート端子およびバイアス電圧発生源
15の出力端子は、それぞれ第６図の第５ノードおよび出
力ノードに対応する。なお第１図では、入力信号11は第
６図の第４ノード77対応するＮチャンネルトランジスタ
１のゲート端子より入力されるが、これは第６図に示す
第１ノード82、第２ノード83、第１のスイッチ68、第２
のスイッチ69、第３のノード78、第４のノード77、コン
デンサ70と同様の構成をとる回路により供給されるもの
とする。また比較器中の比較回路は、第６図と同様に、
以下に示す構成となっている。Ｎチャンネルトランジス
タ１とＰチャンネルトランジスタ２とで第１インバータ
を構成しており、Ｎチャンネルトランジスタ３とＰチャ
ンネルトランジスタ４とで第２インバータを構成してい
る。Ｎチャンネルトランジスタ５は定電流源である。Ｎ
チャンネルトランジスタ１と３とは同一の電流特性を有
しており、Ｐチャンネルトランジスタ２と４とも同一の
電流特性を有している。Ｐチャンネルトランジスタ２、
４のゲートは共通して節点19に接続されており、全体と
してCMOS差動増幅器を構成している。基準電圧源ＶREF
と接地電圧との間には互いに同じ抵抗値を発生させる抵
抗体８と９とＮチャンネルトランジスタ10とが直列に配
置されており、制御信号12が高レベルのときには抵抗体
８、９間の分圧された電圧（1/2（ＶREF））がスイッチ
６、７を介してＮチャンネルトランジスタ１、３のゲー
トにそれぞれ印可される。Ｎチャンネルトランジスタ10
は制御信号12が低レベルになるとオフして上記Ｎチャン
ネルトランジスタ１、３には基準電圧源の電圧（ＶRE
F）がそのまま印可される。コンデンサ13はスイッチ７
がオフ状態でもＮチャンネルトランジスタ３のゲート電
圧を維持する機能を果たす。
いま、電源電圧ＶDDを５ボルト、基準電圧ＶREFを５
ボルトとし、アナログ入力信号が０ボルトから１ボルト
程度の範囲で変化するとする。この場合には制御信号12
を高レベルにしてＮチャンネルトランジスタ10をオンさ
せる。その結果、第５図の期間Tsでスイッチ６、７をオ
フさせると、Ｎチャンネルトランジスタ１、３のゲート
には抵抗体８、９で分圧された1/2（ＶREF）＝2.5ボル
トの電圧が印可される。このときの比較器の動作点、即
ち出力信号14は第２−ａ図のＰチャンネルトランジスタ
の特性曲線23上のＡ点で示されている位置にある。次
に、第５図の期間ＴN以降でスイッチ６、７が開き、変
換が開始される。前述したように第１図の入力信号11は
1/2（ＶREF）−ＶAN＋ＶDACに従って変化する。その結
果、ＶDAC＞ＶANのときにはＮチャンネルトランジスタ
１の相互コンダクタンスgmが増加して比較器の動作点は
Ｐチャンネルトランジスタの特性曲線22上のＢ点に移行
する。従って、出力信号14は高レベルになる。一方、Ｖ
DAC＜ＶANのときにはＮチャンネルトランジスタ１の相
互コンダクタンスgmが減少するので、動作点はＰチャン
ネルトランジスタの特性曲線24上のＣ点に移り出力信号
14は低レベルになる。したがって、出力信号14はＮチャ
ンネルトランジスタの特性曲線21のように変化する。
ボルトとし、アナログ入力信号が０ボルトから１ボルト
程度の範囲で変化するとする。この場合には制御信号12
を高レベルにしてＮチャンネルトランジスタ10をオンさ
せる。その結果、第５図の期間Tsでスイッチ６、７をオ
フさせると、Ｎチャンネルトランジスタ１、３のゲート
には抵抗体８、９で分圧された1/2（ＶREF）＝2.5ボル
トの電圧が印可される。このときの比較器の動作点、即
ち出力信号14は第２−ａ図のＰチャンネルトランジスタ
の特性曲線23上のＡ点で示されている位置にある。次
に、第５図の期間ＴN以降でスイッチ６、７が開き、変
換が開始される。前述したように第１図の入力信号11は
1/2（ＶREF）−ＶAN＋ＶDACに従って変化する。その結
果、ＶDAC＞ＶANのときにはＮチャンネルトランジスタ
１の相互コンダクタンスgmが増加して比較器の動作点は
Ｐチャンネルトランジスタの特性曲線22上のＢ点に移行
する。従って、出力信号14は高レベルになる。一方、Ｖ
DAC＜ＶANのときにはＮチャンネルトランジスタ１の相
互コンダクタンスgmが減少するので、動作点はＰチャン
ネルトランジスタの特性曲線24上のＣ点に移り出力信号
14は低レベルになる。したがって、出力信号14はＮチャ
ンネルトランジスタの特性曲線21のように変化する。
次に、アナログ入力信号をＶREF＝３ボルトで使用す
る場合を説明する。上記と同様に制御信号12を切り替え
ない場合には、第５図の期間Tsでスイッチ６、７を閉じ
たときには、Ｎチャンネルトランジスタ１、３のゲート
には1/2（ＶREF）＝1.5ボルトのバイアスが印可される
ことになる。その結果、Ｎチャンネルトランジスタは十
分なバイアスが得られず第２−ｂ図の特性曲線25、26上
のＤ点が動作点になる。この様な動作点においては十分
な変換精度が得られないので、制御信号12を低レベルに
移行させてＮチャンネルトランジスタをオフさせる。そ
うすると比較器のバイアス電圧３ボルトになり、第２−
ａ図と同様な良好な動作点が得られる。上記実施例では
ＶREF＝２ボルトにしても安定した動作がえられる。
る場合を説明する。上記と同様に制御信号12を切り替え
ない場合には、第５図の期間Tsでスイッチ６、７を閉じ
たときには、Ｎチャンネルトランジスタ１、３のゲート
には1/2（ＶREF）＝1.5ボルトのバイアスが印可される
ことになる。その結果、Ｎチャンネルトランジスタは十
分なバイアスが得られず第２−ｂ図の特性曲線25、26上
のＤ点が動作点になる。この様な動作点においては十分
な変換精度が得られないので、制御信号12を低レベルに
移行させてＮチャンネルトランジスタをオフさせる。そ
うすると比較器のバイアス電圧３ボルトになり、第２−
ａ図と同様な良好な動作点が得られる。上記実施例では
ＶREF＝２ボルトにしても安定した動作がえられる。
第３図は本発明の第２実施例で使用するバイアス電圧
発生源の回路である。第２実施例では第１実施例のＮチ
ャンネルトランジスタ10の代わりにヒューズ31が使用さ
れており、このヒューズ31を接続または切断することに
よりアナログ入力信号の変化範囲に対応したバイアス電
圧を発生させる。このようなヒューズ31は半導体製造工
程中にマスクオプションで接続または切断させることが
できる。
発生源の回路である。第２実施例では第１実施例のＮチ
ャンネルトランジスタ10の代わりにヒューズ31が使用さ
れており、このヒューズ31を接続または切断することに
よりアナログ入力信号の変化範囲に対応したバイアス電
圧を発生させる。このようなヒューズ31は半導体製造工
程中にマスクオプションで接続または切断させることが
できる。
第１図は本発明の第１実施例の構成を示す回路図、 第２−ａ図および第２−ｂ図は第１実施例の動作をそれ
ぞれ説明する特性曲線図、 第３図は本発明の第２実施例の構成を示す回路図、 第４図は逐次比較型A/D変換器のブロック図、 第５図は逐次比較型A/D変換器の動作を説明する波形
図、 第６図は従来例の回路図である。 １、３、５、10……Ｎチャンネルトランジスタ、 ２、４……Ｐチャンネルトランジスタ、 ６、７……スイッチ、 ８、９……抵抗体、 11……入力信号、 12……制御信号、 13……コンデンサ、 14……出力信号、 15……バイアス電圧発生源、 31……ヒューズ、 41……D/A変換器、 42……比較器、 43……逐次比較レジスタ、 44……基準クロック発生器。
ぞれ説明する特性曲線図、 第３図は本発明の第２実施例の構成を示す回路図、 第４図は逐次比較型A/D変換器のブロック図、 第５図は逐次比較型A/D変換器の動作を説明する波形
図、 第６図は従来例の回路図である。 １、３、５、10……Ｎチャンネルトランジスタ、 ２、４……Ｐチャンネルトランジスタ、 ６、７……スイッチ、 ８、９……抵抗体、 11……入力信号、 12……制御信号、 13……コンデンサ、 14……出力信号、 15……バイアス電圧発生源、 31……ヒューズ、 41……D/A変換器、 42……比較器、 43……逐次比較レジスタ、 44……基準クロック発生器。
Claims (3)
- 【請求項１】逐次比較レジスタから供給されるディジタ
ル値をアナログ電圧に変換し、このアナログ電圧を比較
器により入力アナログ電圧と比較する逐次比較型A/D変
換器において、第１の状態では第１のバイアス電圧を第
２の状態では前記第１のバイアス電圧とは異なる第２の
バイアス電圧を出力ノードにそれぞれ発生するバイアス
電圧発生源を設け、前記比較器は、前記アナログ電圧を
設ける第１ノード、前記入力アナログ電圧を受ける第２
ノード、第３、第４および第５ノード、前記第３ノード
と前記第１および第２ノードとの間にそれぞれ接続され
た第１および第２のスイッチ、前記第３および第４ノー
ド間に接続された第１コンデンサ、前記第５ノードと前
記バイアス電圧発生源の前記出力ノードとの間に接続さ
れた第２コンデンサ、前記出力ノードと前記第４および
第５ノードとの間にそれぞれ接続された第３および第４
のスイッチ、ならびに前記第４および第５ノードをそれ
ぞれ入力ノードする比較回路を有し、前記第３および第
４のスイッチをオンとしてから前記第２のスイッチをオ
ンとし、その後前記第２乃至第４のスイッチをオフして
から前記第１のスイッチをオンして比較動作を行うこと
を特徴とする逐次比較型A/D変換器。 - 【請求項２】前記バイアス電圧発生源は、前記出力ノー
ドと第１電圧端との間に接続された第１の抵抗と、前記
出力ノードと第２電圧端との間に直列接続された第２の
抵抗およびスイッチングトランジスタとを有し、前記ス
イッチングトランジスタは前記第１の状態で導通し前記
第２の状態で遮断する特許請求の範囲第１項記載の逐次
比較型A/D変換器。 - 【請求項３】前記バイアス電圧発生源は、前記出力ノー
ドと第１電圧端との間に接続された第１の抵抗と、前記
出力ノードの第２電圧端との間に直列接続された第２の
抵抗およびヒューズとを有し、前記ヒューズは前記第１
の状態では溶断されておらず、第２の状態では溶断され
る特許請求の範囲第１項記載の逐次比較型A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074915A JP2546835B2 (ja) | 1987-03-27 | 1987-03-27 | 逐次比較型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074915A JP2546835B2 (ja) | 1987-03-27 | 1987-03-27 | 逐次比較型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240218A JPS63240218A (ja) | 1988-10-05 |
| JP2546835B2 true JP2546835B2 (ja) | 1996-10-23 |
Family
ID=13561160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074915A Expired - Fee Related JP2546835B2 (ja) | 1987-03-27 | 1987-03-27 | 逐次比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546835B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314447B2 (ja) * | 1974-04-10 | 1978-05-17 | ||
| JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
| JPS59161916A (ja) * | 1983-03-07 | 1984-09-12 | Nec Corp | アナログ−デイジタル変換器 |
-
1987
- 1987-03-27 JP JP62074915A patent/JP2546835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63240218A (ja) | 1988-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |