JPH08316801A - チョッパインバータ比較器及びａ／ｄコンバータ - Google Patents
チョッパインバータ比較器及びａ／ｄコンバータInfo
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- JPH08316801A JPH08316801A JP12175595A JP12175595A JPH08316801A JP H08316801 A JPH08316801 A JP H08316801A JP 12175595 A JP12175595 A JP 12175595A JP 12175595 A JP12175595 A JP 12175595A JP H08316801 A JPH08316801 A JP H08316801A
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Abstract
(57)【要約】
【目的】電源電圧変動による誤動作を防止することがで
きるチョッパインバータ比較器を提供することを目的と
する。 【構成】Ａ／Ｄコンバータ１の各チョッパインバータ比
較器CMP1〜CMPnに設けられたインバータ回路１４を構成
するＰＭＯＳトランジスタＴＰ１のソース端子と高電位
側電源ＶDDとの間にはＰＭＯＳトランジスタＴＰ２が接
続される。そのＰＭＯＳトランジスタＴＰ２のゲート端
子には、高電位側電源ＶDDの電圧との差電圧が一定とな
るように制御された制御電圧Ｖc が印加され、一定の電
流Ｉp2がインバータ回路１４に供給され、インバータ回
路１４の論理しきい値電圧Ｖth1 は、その電流Ｉp2によ
り一定となる。
きるチョッパインバータ比較器を提供することを目的と
する。 【構成】Ａ／Ｄコンバータ１の各チョッパインバータ比
較器CMP1〜CMPnに設けられたインバータ回路１４を構成
するＰＭＯＳトランジスタＴＰ１のソース端子と高電位
側電源ＶDDとの間にはＰＭＯＳトランジスタＴＰ２が接
続される。そのＰＭＯＳトランジスタＴＰ２のゲート端
子には、高電位側電源ＶDDの電圧との差電圧が一定とな
るように制御された制御電圧Ｖc が印加され、一定の電
流Ｉp2がインバータ回路１４に供給され、インバータ回
路１４の論理しきい値電圧Ｖth1 は、その電流Ｉp2によ
り一定となる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・ディジタル
変換回路（Ａ／Ｄコンバータ：Analog to Digital Conv
erter ）において多用されるチョッパインバータ比較器
に関する。
変換回路（Ａ／Ｄコンバータ：Analog to Digital Conv
erter ）において多用されるチョッパインバータ比較器
に関する。
【０００２】
【従来の技術】従来、アナログ信号をディジタル信号に
変換するために、様々な方式のＡ／Ｄコンバータが用い
られている。その１つとして、図１０に示すように、並
列比較型Ａ／Ｄコンバータ５０がある。
変換するために、様々な方式のＡ／Ｄコンバータが用い
られている。その１つとして、図１０に示すように、並
列比較型Ａ／Ｄコンバータ５０がある。
【０００３】Ａ／Ｄコンバータ５０には、出力するディ
ジタル信号のビット数に応じたｎ＋１個の抵抗５１とｎ
個の比較器５２が設けられている。抵抗５１は、全て同
じ抵抗値であって、基準電圧ＶRH，ＶRL間に直列に接続
され、ｎ個の分圧電圧を生成する。これらの生成された
分圧電圧は、基準電圧Ｖr1〜Ｖrnとして各比較器５２に
それぞれ入力される。また、各比較器５２には、Ａ／Ｄ
コンバータ５０の外部から入力されたアナログ信号とし
ての入力電圧ＶINがそれぞれ入力される。各比較器５２
は、入力電圧ＶINと基準電圧Ｖr1〜Ｖrnとをそれぞれ比
較し、その比較結果に基づいて出力信号Ｖo1〜Ｖonをエ
ンコーダ５３へそれぞれ出力する。エンコーダ５３は、
各比較器５２から入力した出力信号Ｖo1〜Ｖonに基づい
た所定のビット数の出力データＤout をディジタル信号
として出力するようになっている。
ジタル信号のビット数に応じたｎ＋１個の抵抗５１とｎ
個の比較器５２が設けられている。抵抗５１は、全て同
じ抵抗値であって、基準電圧ＶRH，ＶRL間に直列に接続
され、ｎ個の分圧電圧を生成する。これらの生成された
分圧電圧は、基準電圧Ｖr1〜Ｖrnとして各比較器５２に
それぞれ入力される。また、各比較器５２には、Ａ／Ｄ
コンバータ５０の外部から入力されたアナログ信号とし
ての入力電圧ＶINがそれぞれ入力される。各比較器５２
は、入力電圧ＶINと基準電圧Ｖr1〜Ｖrnとをそれぞれ比
較し、その比較結果に基づいて出力信号Ｖo1〜Ｖonをエ
ンコーダ５３へそれぞれ出力する。エンコーダ５３は、
各比較器５２から入力した出力信号Ｖo1〜Ｖonに基づい
た所定のビット数の出力データＤout をディジタル信号
として出力するようになっている。
【０００４】図６に示すように、比較器５２は、チョッ
パインバータ比較器であって、スイッチ５４〜５６、コ
ンデンサ５７、及びインバータ回路５８が設けられてい
る。スイッチ５４，５５はコンデンサ５７を介してイン
バータ回路５８の入力端子に接続され、そのインバータ
回路５８にはスイッチ５６が並列に接続されている。そ
して、入力電圧ＶINをスイッチ５４に、基準電圧Ｖr1を
スイッチ５５にそれぞれ印加している。尚、各スイッチ
５４〜５６は外部回路（図示略）から出力される制御信
号φ，バーφによってオンオフ制御される。即ち、Ｈレ
ベルの制御信号φ（Ｌレベルの制御信号バーφ）が各ス
イッチ５４〜５６に入力されると、スイッチ５４，５６
はオンし、スイッチ５５はオフする。また、Ｌレベルの
制御信号φ（Ｈレベルの制御信号バーφ）が各スイッチ
５４〜５６に入力されると、スイッチ５４，５６はオフ
し、スイッチ５５はオンする。
パインバータ比較器であって、スイッチ５４〜５６、コ
ンデンサ５７、及びインバータ回路５８が設けられてい
る。スイッチ５４，５５はコンデンサ５７を介してイン
バータ回路５８の入力端子に接続され、そのインバータ
回路５８にはスイッチ５６が並列に接続されている。そ
して、入力電圧ＶINをスイッチ５４に、基準電圧Ｖr1を
スイッチ５５にそれぞれ印加している。尚、各スイッチ
５４〜５６は外部回路（図示略）から出力される制御信
号φ，バーφによってオンオフ制御される。即ち、Ｈレ
ベルの制御信号φ（Ｌレベルの制御信号バーφ）が各ス
イッチ５４〜５６に入力されると、スイッチ５４，５６
はオンし、スイッチ５５はオフする。また、Ｌレベルの
制御信号φ（Ｈレベルの制御信号バーφ）が各スイッチ
５４〜５６に入力されると、スイッチ５４，５６はオフ
し、スイッチ５５はオンする。
【０００５】インバータ回路５８は、ＣＭＯＳインバー
タ回路であって、ＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタという）ＴＰ１とＮチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとい
う）ＴＮ１とから構成されている。スイッチ５６がオン
になると、インバータ回路５８の入出力端子は互いに接
続（短絡）され、ノードＮ１の電圧ＶN1（＝出力信号Ｖ
o1の電圧）はインバータ回路５８の論理しきい値電圧Ｖ
thとなる。
タ回路であって、ＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタという）ＴＰ１とＮチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとい
う）ＴＮ１とから構成されている。スイッチ５６がオン
になると、インバータ回路５８の入出力端子は互いに接
続（短絡）され、ノードＮ１の電圧ＶN1（＝出力信号Ｖ
o1の電圧）はインバータ回路５８の論理しきい値電圧Ｖ
thとなる。
【０００６】一般に、論理しきい値電圧とは、論理ゲー
トに印加される入力信号がＨレベルかＬレベルかを判断
する基準となる電圧値であって、入力電圧と出力電圧と
が等しくなる電圧値として論理ゲートの伝達特性により
求められる。
トに印加される入力信号がＨレベルかＬレベルかを判断
する基準となる電圧値であって、入力電圧と出力電圧と
が等しくなる電圧値として論理ゲートの伝達特性により
求められる。
【０００７】インバータ回路５８の場合、論理しきい値
電圧ＶthはグランドＧＮＤ＝０Ｖのきに高電位側電源Ｖ
DDの関数となり、ＰＭＯＳトランジスタＴＰ１とＮＭＯ
ＳトランジスタＴＮ１の飽和電流Ｉp1，Ｉn1が釣り合う
ときの入力端子に印加される電圧、即ちノードＮ１の電
圧ＶN1となり、高電位側電源ＶDDの１／２に設定するの
が一般的である。また、インバータ回路５８は、論理し
きい値電圧Ｖthにおいて、ゲインが最大となり、図７に
示す点Ａとなる。インバータ回路５８のゲインとは、入
力電圧の変化に対する出力電圧の変化であって、図７の
点Ａにおいて最も大きくなる。
電圧ＶthはグランドＧＮＤ＝０Ｖのきに高電位側電源Ｖ
DDの関数となり、ＰＭＯＳトランジスタＴＰ１とＮＭＯ
ＳトランジスタＴＮ１の飽和電流Ｉp1，Ｉn1が釣り合う
ときの入力端子に印加される電圧、即ちノードＮ１の電
圧ＶN1となり、高電位側電源ＶDDの１／２に設定するの
が一般的である。また、インバータ回路５８は、論理し
きい値電圧Ｖthにおいて、ゲインが最大となり、図７に
示す点Ａとなる。インバータ回路５８のゲインとは、入
力電圧の変化に対する出力電圧の変化であって、図７の
点Ａにおいて最も大きくなる。
【０００８】この比較器５２によって入力電圧ＶINと基
準電圧Ｖr1とを比較するためには、先ず、Ｈレベルの制
御信号φ（Ｌレベルの制御信号バーφ）を各スイッチ５
４〜５６に入力し、スイッチ５４，５６をオン、スイッ
チ５５をオフさせる。すると、コンデンサ５７のスイッ
チ５４側の電極には入力電圧ＶINが印加される。また、
インバータ回路５８の入出力端子はスイッチ５６によっ
て互いに短絡されるため、その入出力電圧はインバータ
回路５８の論理しきい値電圧Ｖthに収束する。従って、
インバータ回路５８の出力信号Ｖo1（ノードＮ１の電圧
ＶN1）は、論理しきい値電圧Ｖthになる。そのため、コ
ンデンサ５７の入力電圧ＶINとしきい値電圧Ｖthの差電
圧（＝ＶIN−Ｖth）で充電されて電荷が蓄積される。こ
の差電圧でコンデンサ５７に電荷を蓄積する期間をサン
プリング期間という。
準電圧Ｖr1とを比較するためには、先ず、Ｈレベルの制
御信号φ（Ｌレベルの制御信号バーφ）を各スイッチ５
４〜５６に入力し、スイッチ５４，５６をオン、スイッ
チ５５をオフさせる。すると、コンデンサ５７のスイッ
チ５４側の電極には入力電圧ＶINが印加される。また、
インバータ回路５８の入出力端子はスイッチ５６によっ
て互いに短絡されるため、その入出力電圧はインバータ
回路５８の論理しきい値電圧Ｖthに収束する。従って、
インバータ回路５８の出力信号Ｖo1（ノードＮ１の電圧
ＶN1）は、論理しきい値電圧Ｖthになる。そのため、コ
ンデンサ５７の入力電圧ＶINとしきい値電圧Ｖthの差電
圧（＝ＶIN−Ｖth）で充電されて電荷が蓄積される。こ
の差電圧でコンデンサ５７に電荷を蓄積する期間をサン
プリング期間という。
【０００９】次に、Ｌレベルの制御信号φ（Ｈレベルの
制御信号バーφ）を各スイッチ５４〜５６に入力し、ス
イッチ５４，５６をオフ、スイッチ５５をオンさせる。
すると、コンデンサ５７のスイッチ５５側の電極には基
準電圧Ｖr1が印加される。サンプリング期間においてコ
ンデンサ５７に蓄積された電荷は放電されないため、そ
の電気量は変化しない。従って、ノードＮ１の電圧ＶN1
（コンデンサ５７のインバータ回路５８側の電極の電位
であって、インバータ回路５８の入力電圧）は、入力電
圧ＶINと基準電圧Ｖr1の差電圧（＝ＶIN−Ｖr1）分だけ
しきい値電圧Ｖthから変化し、電圧ＶN1はＶth−（ＶIN
−Ｖr1）となる。そして、インバータ回路５８は、論理
しきい値電圧Ｖthよりも電圧ＶN1のほうが低い場合には
Ｌレベル、電圧ＶN1のほうが高い場合にはＨレベルと判
断する。
制御信号バーφ）を各スイッチ５４〜５６に入力し、ス
イッチ５４，５６をオフ、スイッチ５５をオンさせる。
すると、コンデンサ５７のスイッチ５５側の電極には基
準電圧Ｖr1が印加される。サンプリング期間においてコ
ンデンサ５７に蓄積された電荷は放電されないため、そ
の電気量は変化しない。従って、ノードＮ１の電圧ＶN1
（コンデンサ５７のインバータ回路５８側の電極の電位
であって、インバータ回路５８の入力電圧）は、入力電
圧ＶINと基準電圧Ｖr1の差電圧（＝ＶIN−Ｖr1）分だけ
しきい値電圧Ｖthから変化し、電圧ＶN1はＶth−（ＶIN
−Ｖr1）となる。そして、インバータ回路５８は、論理
しきい値電圧Ｖthよりも電圧ＶN1のほうが低い場合には
Ｌレベル、電圧ＶN1のほうが高い場合にはＨレベルと判
断する。
【００１０】即ち、入力電圧ＶINが基準電圧Ｖr1より大
きいとき、電圧ＶN1は論理しきい値電圧Ｖthよりも小さ
くなるので、インバータ回路５８はＨレベルの出力信号
Ｖo1を出力する。逆に、入力電圧ＶINが基準電圧Ｖr1よ
り小さいとき、電圧ＶN1は論理しきい値電圧Ｖthよりも
大きくなるので、インバータ回路５８はＬレベルの出力
信号Ｖo1を出力する。この入力電圧ＶINと基準電圧Ｖr1
とを比較する期間をコンパレータ期間という。
きいとき、電圧ＶN1は論理しきい値電圧Ｖthよりも小さ
くなるので、インバータ回路５８はＨレベルの出力信号
Ｖo1を出力する。逆に、入力電圧ＶINが基準電圧Ｖr1よ
り小さいとき、電圧ＶN1は論理しきい値電圧Ｖthよりも
大きくなるので、インバータ回路５８はＬレベルの出力
信号Ｖo1を出力する。この入力電圧ＶINと基準電圧Ｖr1
とを比較する期間をコンパレータ期間という。
【００１１】例えば、高電位側電源ＶDDの電圧を３．３
Ｖとすると、インバータ回路５８の論理しきい値電圧Ｖ
thはＶth＝３．３／２＝１．６５Ｖとなる。このとき、
入力電圧ＶIN＝２Ｖ、基準電圧Ｖr1＝１．９９８Ｖとす
る。すると、入力電圧ＶINと基準電圧Ｖr1との差電圧
は、Ｖr1−ＶIN＝−０．００２Ｖとなる。従って、コン
パレータ期間になった時のノードＮ１の電圧ＶN1＝１．
６５−０．００２＝１．６４８Ｖとなる。このノードＮ
１の電圧ＶN1は、インバータ回路５８の論理しきい値電
圧Ｖth（＝１．６５Ｖ）よりも低くなる。その結果、図
８に示すように、インバータ回路５８はその入力端子に
入力している信号をＬレベルと判断し、Ｈレベルの出力
信号Ｖo1を出力する。
Ｖとすると、インバータ回路５８の論理しきい値電圧Ｖ
thはＶth＝３．３／２＝１．６５Ｖとなる。このとき、
入力電圧ＶIN＝２Ｖ、基準電圧Ｖr1＝１．９９８Ｖとす
る。すると、入力電圧ＶINと基準電圧Ｖr1との差電圧
は、Ｖr1−ＶIN＝−０．００２Ｖとなる。従って、コン
パレータ期間になった時のノードＮ１の電圧ＶN1＝１．
６５−０．００２＝１．６４８Ｖとなる。このノードＮ
１の電圧ＶN1は、インバータ回路５８の論理しきい値電
圧Ｖth（＝１．６５Ｖ）よりも低くなる。その結果、図
８に示すように、インバータ回路５８はその入力端子に
入力している信号をＬレベルと判断し、Ｈレベルの出力
信号Ｖo1を出力する。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
比較器５２では、サンプリング期間からコンパレータ期
間に移った時に、高電位側電源ＶDDの電圧が変動する場
合がある。この電源電圧の変動は、例えば複数のＣＭＯ
Ｓインバータ回路５８が同時に動作したり、アナログ・
ディジタル混載ＬＳＩではアナログ回路部からのノイズ
等によっても発生する。コンパレータ期間になった時、
インバータ回路５８にはノードＮ１の電圧ＶN1（＝ＶDD
／２）が入力されている。例えば、高電位側電源ＶDDの
電圧が変動して低下したとすると、ＰＭＯＳトランジス
タＴＰ１のゲート−ソース間の電圧が変化するため、Ｐ
ＭＯＳトランジスタＴＰ１に流れる飽和電流Ｉp1が変化
する。すると、その変化した電流Ｉp1とＮＭＯＳトラン
ジスタＴＮ１に流れる飽和電流Ｉn1が釣り合う電圧とし
て決定されるインバータ回路５８の論理しきい値電圧Ｖ
thが変化する。すると、入力電圧ＶINに対して実際には
Ｌレベルを出力するはずが、Ｈレベルを出力して誤動作
を起こす場合がある。逆に、高電位側電源ＶDDが変動し
て高くなると、実際にはＨレベルを出力するはずが、Ｌ
レベルを出力して誤動作を起こす場合がある。
比較器５２では、サンプリング期間からコンパレータ期
間に移った時に、高電位側電源ＶDDの電圧が変動する場
合がある。この電源電圧の変動は、例えば複数のＣＭＯ
Ｓインバータ回路５８が同時に動作したり、アナログ・
ディジタル混載ＬＳＩではアナログ回路部からのノイズ
等によっても発生する。コンパレータ期間になった時、
インバータ回路５８にはノードＮ１の電圧ＶN1（＝ＶDD
／２）が入力されている。例えば、高電位側電源ＶDDの
電圧が変動して低下したとすると、ＰＭＯＳトランジス
タＴＰ１のゲート−ソース間の電圧が変化するため、Ｐ
ＭＯＳトランジスタＴＰ１に流れる飽和電流Ｉp1が変化
する。すると、その変化した電流Ｉp1とＮＭＯＳトラン
ジスタＴＮ１に流れる飽和電流Ｉn1が釣り合う電圧とし
て決定されるインバータ回路５８の論理しきい値電圧Ｖ
thが変化する。すると、入力電圧ＶINに対して実際には
Ｌレベルを出力するはずが、Ｈレベルを出力して誤動作
を起こす場合がある。逆に、高電位側電源ＶDDが変動し
て高くなると、実際にはＨレベルを出力するはずが、Ｌ
レベルを出力して誤動作を起こす場合がある。
【００１３】例えば、コンパレータ期間になったときに
高電位側電源ＶDDが上記した３．３Ｖから３．２９Ｖに
電圧変動したとすると、インバータ回路５８の論理しき
い値電圧Ｖthは、Ｖth＝３．２９／２＝１．６４５Ｖと
なる。このとき、コンデンサ５７には、低下する前の高
電位側電源ＶDD（＝３．３Ｖ）によって、入力電圧Ｖ IN
に応じた電荷が蓄えられているので、コンパレータ期間
に移った時のノードＮ１の電圧ＶN1は、上記と同じ電圧
（＝１．６４８Ｖ）となっている。その結果、ノードＮ
１の電圧ＶN1は、インバータ回路５８の論理しきい値電
圧Ｖthよりも高くなるので、図９に示すように、インバ
ータ回路５８は、信号がＨレベルであると判断し、Ｌレ
ベルの出力信号Ｖo1を出力する誤動作を起こす。
高電位側電源ＶDDが上記した３．３Ｖから３．２９Ｖに
電圧変動したとすると、インバータ回路５８の論理しき
い値電圧Ｖthは、Ｖth＝３．２９／２＝１．６４５Ｖと
なる。このとき、コンデンサ５７には、低下する前の高
電位側電源ＶDD（＝３．３Ｖ）によって、入力電圧Ｖ IN
に応じた電荷が蓄えられているので、コンパレータ期間
に移った時のノードＮ１の電圧ＶN1は、上記と同じ電圧
（＝１．６４８Ｖ）となっている。その結果、ノードＮ
１の電圧ＶN1は、インバータ回路５８の論理しきい値電
圧Ｖthよりも高くなるので、図９に示すように、インバ
ータ回路５８は、信号がＨレベルであると判断し、Ｌレ
ベルの出力信号Ｖo1を出力する誤動作を起こす。
【００１４】電源電圧変動耐性に優れた比較器として差
動比較器，差動チョッパ比較器等がある。しかし、これ
らの差動比較器はチョッパインバータ比較器と比較して
構成する素子数が多いので、差動比較器を用いてフラッ
シュ型Ａ／Ｄ変換回路を構成した場合、Ａ／Ｄ変換回路
の面積が増大するという問題がある。
動比較器，差動チョッパ比較器等がある。しかし、これ
らの差動比較器はチョッパインバータ比較器と比較して
構成する素子数が多いので、差動比較器を用いてフラッ
シュ型Ａ／Ｄ変換回路を構成した場合、Ａ／Ｄ変換回路
の面積が増大するという問題がある。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は電源電圧変動による誤動
作を防止することができるチョッパインバータ比較器を
提供することにある。また、そのようなチョッパインバ
ータ比較器を用いたＡ／Ｄコンバータを提供することに
ある。
れたものであって、その目的は電源電圧変動による誤動
作を防止することができるチョッパインバータ比較器を
提供することにある。また、そのようなチョッパインバ
ータ比較器を用いたＡ／Ｄコンバータを提供することに
ある。
【００１６】
【課題を解決するための手段】請求項１に記載の発明
は、チョッパインバータ比較器を構成するインバータ回
路の電源端子と、該インバータ回路の駆動電源との間に
接続され、該インバータ回路に一定の電流を供給する定
電流素子を備えたことを要旨とする。
は、チョッパインバータ比較器を構成するインバータ回
路の電源端子と、該インバータ回路の駆動電源との間に
接続され、該インバータ回路に一定の電流を供給する定
電流素子を備えたことを要旨とする。
【００１７】請求項２に記載の発明は、インバータ回路
の高電位側電源と低電位側電源に流れる電流により決定
される論理しきい値電圧に基づいて、入力電圧と基準電
圧との大小を比較するチョッパインバータ比較器におい
て、インバータ回路と高電位側電源との間に接続され、
その制御端子に高電位側電源の電圧との差電圧が一定と
なるように制御された制御電圧が印加され、一定の電流
をインバータ回路に供給するトランジスタを備えたこと
を要旨とする。
の高電位側電源と低電位側電源に流れる電流により決定
される論理しきい値電圧に基づいて、入力電圧と基準電
圧との大小を比較するチョッパインバータ比較器におい
て、インバータ回路と高電位側電源との間に接続され、
その制御端子に高電位側電源の電圧との差電圧が一定と
なるように制御された制御電圧が印加され、一定の電流
をインバータ回路に供給するトランジスタを備えたこと
を要旨とする。
【００１８】請求項３に記載の発明は、インバータ回路
の高電位側電源と低電位側電源に流れる電流により決定
される論理しきい値電圧に基づいて、入力電圧と基準電
圧との大小を比較するチョッパインバータ比較器におい
て、インバータ回路と低電位側電源との間に接続され、
その制御端子に低電位側電源の電圧との差電圧が一定と
なるように制御された制御電圧が印加され、一定の電流
をインバータ回路に供給するトランジスタを備えたこと
を要旨とする。
の高電位側電源と低電位側電源に流れる電流により決定
される論理しきい値電圧に基づいて、入力電圧と基準電
圧との大小を比較するチョッパインバータ比較器におい
て、インバータ回路と低電位側電源との間に接続され、
その制御端子に低電位側電源の電圧との差電圧が一定と
なるように制御された制御電圧が印加され、一定の電流
をインバータ回路に供給するトランジスタを備えたこと
を要旨とする。
【００１９】請求項４に記載の発明は、インバータ回路
の高電位側電源と低電位側電源に流れる電流により決定
される論理しきい値電圧に基づいて、入力電圧と基準電
圧との大小を比較するチョッパインバータ比較器におい
て、インバータ回路と高電位側電源との間に接続され、
その制御端子に高電位側電源の電圧との差電圧が一定と
なるように制御された制御電圧が印加され、一定の電流
をインバータ回路に供給する第１のトランジスタと、イ
ンバータ回路と低電位側電源との間に接続され、その制
御端子に低電位側電源の電圧との差電圧が一定となるよ
うに制御された制御電圧が印加され、一定の電流をイン
バータ回路に供給する第２のトランジスタとを備えたこ
とを要旨とする。
の高電位側電源と低電位側電源に流れる電流により決定
される論理しきい値電圧に基づいて、入力電圧と基準電
圧との大小を比較するチョッパインバータ比較器におい
て、インバータ回路と高電位側電源との間に接続され、
その制御端子に高電位側電源の電圧との差電圧が一定と
なるように制御された制御電圧が印加され、一定の電流
をインバータ回路に供給する第１のトランジスタと、イ
ンバータ回路と低電位側電源との間に接続され、その制
御端子に低電位側電源の電圧との差電圧が一定となるよ
うに制御された制御電圧が印加され、一定の電流をイン
バータ回路に供給する第２のトランジスタとを備えたこ
とを要旨とする。
【００２０】請求項５に記載の発明は、請求項１〜４の
うちのいずれか１項に記載のチョッパインバータ比較器
において、前記インバータ回路は、相補形のＩＧＦＥＴ
を用いたインバータ回路であることを要旨とする。
うちのいずれか１項に記載のチョッパインバータ比較器
において、前記インバータ回路は、相補形のＩＧＦＥＴ
を用いたインバータ回路であることを要旨とする。
【００２１】請求項６に記載の発明は、請求項１〜５の
うちのいずれか１項に記載のチョッパインバータ比較器
と、前記比較器を構成するインバータ回路の駆動電源を
入力し、その駆動電源の電圧との差電圧が一定となるよ
うに制御した制御電圧を生成する制御電圧生成回路とを
備え、入力電圧を前記比較器により基準電圧と比較し、
その比較結果に基づいた出力データを出力するようにし
たことを要旨とする。
うちのいずれか１項に記載のチョッパインバータ比較器
と、前記比較器を構成するインバータ回路の駆動電源を
入力し、その駆動電源の電圧との差電圧が一定となるよ
うに制御した制御電圧を生成する制御電圧生成回路とを
備え、入力電圧を前記比較器により基準電圧と比較し、
その比較結果に基づいた出力データを出力するようにし
たことを要旨とする。
【００２２】
【作用】従って、請求項１に記載の発明によれば、チョ
ッパインバータ比較器を構成するインバータ回路の電源
端子と、インバータ回路の駆動電源との間には定電流素
子が接続され、インバータ回路に一定の電流を供給す
る。
ッパインバータ比較器を構成するインバータ回路の電源
端子と、インバータ回路の駆動電源との間には定電流素
子が接続され、インバータ回路に一定の電流を供給す
る。
【００２３】請求項２に記載の発明によれば、インバー
タ回路と高電位側電源との間にはトランジスタが接続さ
れる。その制御端子には高電位側電源の電圧との差電圧
が一定となるように制御された制御電圧が印加され、一
定の電流がインバータ回路に供給される。
タ回路と高電位側電源との間にはトランジスタが接続さ
れる。その制御端子には高電位側電源の電圧との差電圧
が一定となるように制御された制御電圧が印加され、一
定の電流がインバータ回路に供給される。
【００２４】請求項３に記載の発明によれば、インバー
タ回路と低電位側電源との間にはトランジスタが接続さ
れる。その制御端子には低電位側電源の電圧との差電圧
が一定となるように制御された制御電圧が印加され、一
定の電流がインバータ回路に供給される。
タ回路と低電位側電源との間にはトランジスタが接続さ
れる。その制御端子には低電位側電源の電圧との差電圧
が一定となるように制御された制御電圧が印加され、一
定の電流がインバータ回路に供給される。
【００２５】請求項４に記載の発明によれば、インバー
タ回路と高電位側電源との間には第１のトランジスタが
接続され、インバータ回路と低電位側電源との間には第
２のトランジスタが接続される。第１のトランジスタの
制御端子には高電位側電源の電圧との差電圧が一定とな
るように制御された制御電圧が印加される。第２のトラ
ンジスタの制御端子には低電位側電源の電圧との差電圧
が一定となるように制御された制御電圧が印加され、一
定の電流がインバータ回路に供給される。
タ回路と高電位側電源との間には第１のトランジスタが
接続され、インバータ回路と低電位側電源との間には第
２のトランジスタが接続される。第１のトランジスタの
制御端子には高電位側電源の電圧との差電圧が一定とな
るように制御された制御電圧が印加される。第２のトラ
ンジスタの制御端子には低電位側電源の電圧との差電圧
が一定となるように制御された制御電圧が印加され、一
定の電流がインバータ回路に供給される。
【００２６】請求項５に記載の発明によれば、インバー
タ回路は相補形のＩＧＦＥＴを用いたインバータ回路に
より構成される。請求項６に記載の発明によれば、請求
項１〜４のうちのいずれか１項に記載のチョッパインバ
ータ比較器と、比較器を構成するインバータ回路の駆動
電源を入力し、その駆動電源の電圧との差電圧が一定と
なるように制御した制御電圧を生成する制御電圧生成回
路とが備えられ、入力電圧は比較器により基準電圧と比
較され、その比較結果に基づいた出力データが出力され
る。
タ回路は相補形のＩＧＦＥＴを用いたインバータ回路に
より構成される。請求項６に記載の発明によれば、請求
項１〜４のうちのいずれか１項に記載のチョッパインバ
ータ比較器と、比較器を構成するインバータ回路の駆動
電源を入力し、その駆動電源の電圧との差電圧が一定と
なるように制御した制御電圧を生成する制御電圧生成回
路とが備えられ、入力電圧は比較器により基準電圧と比
較され、その比較結果に基づいた出力データが出力され
る。
【００２７】
【実施例】以下、本発明を具体化した一実施例を図１〜
図３に従って説明する。図３は、並列型Ａ／Ｄコンバー
タ（以下、単にコンバータという）１のブロック回路図
である。コンバータ１は、外部から入力したアナログ信
号である入力電圧ＶINを、所定のビット数のディジタル
信号である出力データＤout に変換し、出力するように
なっている。
図３に従って説明する。図３は、並列型Ａ／Ｄコンバー
タ（以下、単にコンバータという）１のブロック回路図
である。コンバータ１は、外部から入力したアナログ信
号である入力電圧ＶINを、所定のビット数のディジタル
信号である出力データＤout に変換し、出力するように
なっている。
【００２８】コンバータ１には出力データＤout のビッ
ト数に対応した数（本実施例ではｎ個）のチョッパイン
バータ比較器（以下、単に比較器という）CMP1〜CMPnが
設けられている。各比較器CMP1〜CMPnの一方の入力端子
には、コンバータ１には入力電圧ＶINがそれぞれ入力さ
れている。各比較器CMP1〜CMPnの他方の入力端子は後述
する基準電圧生成部２に接続され、基準電圧Ｖr1〜Ｖrn
をそれぞれ入力している。
ト数に対応した数（本実施例ではｎ個）のチョッパイン
バータ比較器（以下、単に比較器という）CMP1〜CMPnが
設けられている。各比較器CMP1〜CMPnの一方の入力端子
には、コンバータ１には入力電圧ＶINがそれぞれ入力さ
れている。各比較器CMP1〜CMPnの他方の入力端子は後述
する基準電圧生成部２に接続され、基準電圧Ｖr1〜Ｖrn
をそれぞれ入力している。
【００２９】各比較器CMP1〜CMPnは、先ず入力電圧ＶIN
に応じた電荷を蓄える。この電荷を蓄える期間をサンプ
リング期間という。次に、各比較器CMP1〜CMPnは、蓄え
た電荷に基づいて、入力電圧ＶINと各基準電圧Ｖr1〜Ｖ
rnとをそれぞれ比較する。この比較する期間をコンパレ
ータ期間という。そして、各比較器CMP1〜CMPnは、比較
結果に応じたレベルの信号をそれぞれエンコーダ３へ出
力する。
に応じた電荷を蓄える。この電荷を蓄える期間をサンプ
リング期間という。次に、各比較器CMP1〜CMPnは、蓄え
た電荷に基づいて、入力電圧ＶINと各基準電圧Ｖr1〜Ｖ
rnとをそれぞれ比較する。この比較する期間をコンパレ
ータ期間という。そして、各比較器CMP1〜CMPnは、比較
結果に応じたレベルの信号をそれぞれエンコーダ３へ出
力する。
【００３０】エンコーダ３は、各比較器CMP1〜CMPnから
出力される信号に基づいて、所定のビット数のディジタ
ルデータに符号化し、そのディジタルデータを出力デー
タＤout としてコンバータ１外部へ出力するようになっ
ている。
出力される信号に基づいて、所定のビット数のディジタ
ルデータに符号化し、そのディジタルデータを出力デー
タＤout としてコンバータ１外部へ出力するようになっ
ている。
【００３１】基準電圧生成部２は、高電位側の基準電圧
ＶRHと低電位側の基準電圧ＶRLとの間に直列に接続され
たｎ＋１個の抵抗Ｒ1 〜Ｒn+1 により構成されている。
基準電圧ＶRH，ＶRLは、外部入力により供給されてい
る。各抵抗Ｒ1 〜Ｒn+1 は、全て同じ抵抗値となるよう
に形成されており、分圧抵抗を構成している。そして、
各抵抗Ｒ1 〜Ｒn+1 間から、基準電圧ＶRHと基準電圧Ｖ
RLとの間の電圧をそれぞれ分圧した電圧を生成し、基準
電圧Ｖr1〜Ｖrnとして各比較器CMP1〜CMPnへ出力するよ
うになっている。
ＶRHと低電位側の基準電圧ＶRLとの間に直列に接続され
たｎ＋１個の抵抗Ｒ1 〜Ｒn+1 により構成されている。
基準電圧ＶRH，ＶRLは、外部入力により供給されてい
る。各抵抗Ｒ1 〜Ｒn+1 は、全て同じ抵抗値となるよう
に形成されており、分圧抵抗を構成している。そして、
各抵抗Ｒ1 〜Ｒn+1 間から、基準電圧ＶRHと基準電圧Ｖ
RLとの間の電圧をそれぞれ分圧した電圧を生成し、基準
電圧Ｖr1〜Ｖrnとして各比較器CMP1〜CMPnへ出力するよ
うになっている。
【００３２】また、コンバータ１には、制御電圧生成回
路４が設けられている。制御電圧生成回路４は、高電位
側電源ＶDDを入力し、その高電位側電源ＶDDの電圧に基
づいて制御電圧Ｖc を生成し、出力するようになってい
る。その制御電圧Ｖc は、高電位側電源ＶDDから予め設
定された電圧だけ低い電圧である。そして、高電位側電
源ＶDDの電圧が変動した場合、制御電圧生成回路４は、
高電位側電源ＶDDと制御電圧Ｖc との差電圧が一定とな
る（高電位側電源ＶDDの変動と同調する）ように制御電
圧Ｖc を制御して各比較器CMP1〜CMPnへ出力するように
なっている。
路４が設けられている。制御電圧生成回路４は、高電位
側電源ＶDDを入力し、その高電位側電源ＶDDの電圧に基
づいて制御電圧Ｖc を生成し、出力するようになってい
る。その制御電圧Ｖc は、高電位側電源ＶDDから予め設
定された電圧だけ低い電圧である。そして、高電位側電
源ＶDDの電圧が変動した場合、制御電圧生成回路４は、
高電位側電源ＶDDと制御電圧Ｖc との差電圧が一定とな
る（高電位側電源ＶDDの変動と同調する）ように制御電
圧Ｖc を制御して各比較器CMP1〜CMPnへ出力するように
なっている。
【００３３】図１に示すように、比較器CMP1には、スイ
ッチ１１，１２が設けられている。スイッチ１１，１２
は、例えばＣＭＯＳ構造のアナログスイッチであって、
図示しないスイッチング回路から出力される制御信号
φ，バーφによってオンオフ制御される。制御信号φ，
バーφは、相補信号であって、サンプリング期間では、
制御信号φはＨレベル（制御信号バーφはＬレベル）と
なり、コンパレータ期間では、制御信号φはＬレベル
（制御信号バーφはＨレベル）となる。そして、Ｈレベ
ルの制御信号φ（Ｌレベルの制御信号バーφ）が各スイ
ッチ１１，１２に入力されると、スイッチ１１はオン
し、スイッチ１２はオフする。また、Ｌレベルの制御信
号φ（Ｈレベルの制御信号バーφ）が各スイッチ１１，
１２に入力されると、スイッチ１１はオフし、スイッチ
１２はオンする。
ッチ１１，１２が設けられている。スイッチ１１，１２
は、例えばＣＭＯＳ構造のアナログスイッチであって、
図示しないスイッチング回路から出力される制御信号
φ，バーφによってオンオフ制御される。制御信号φ，
バーφは、相補信号であって、サンプリング期間では、
制御信号φはＨレベル（制御信号バーφはＬレベル）と
なり、コンパレータ期間では、制御信号φはＬレベル
（制御信号バーφはＨレベル）となる。そして、Ｈレベ
ルの制御信号φ（Ｌレベルの制御信号バーφ）が各スイ
ッチ１１，１２に入力されると、スイッチ１１はオン
し、スイッチ１２はオフする。また、Ｌレベルの制御信
号φ（Ｈレベルの制御信号バーφ）が各スイッチ１１，
１２に入力されると、スイッチ１１はオフし、スイッチ
１２はオンする。
【００３４】スイッチ１１の一端には入力電圧ＶINが入
力され、スイッチ１２の一端には基準電圧Ｖr1が入力さ
れる。両スイッチ１１，１２の他端は互いに接続される
とともに、コンデンサ１３の一端に接続され、コンデン
サ１３の他端はインバータ回路１４に接続されている。
サンプリング期間にスイッチ１１がオン（スイッチ１２
はオフ）になると、そのオンになったスイッチ１１を介
してコンデンサ１３には入力電圧ＶINが供給される。次
に、コンパレータ期間になってスイッチ１２がオン（ス
イッチ１１はオフ）になると、そのオンになったスイッ
チ１２を介してコンデンサ１３には基準電圧Ｖr1が供給
される。
力され、スイッチ１２の一端には基準電圧Ｖr1が入力さ
れる。両スイッチ１１，１２の他端は互いに接続される
とともに、コンデンサ１３の一端に接続され、コンデン
サ１３の他端はインバータ回路１４に接続されている。
サンプリング期間にスイッチ１１がオン（スイッチ１２
はオフ）になると、そのオンになったスイッチ１１を介
してコンデンサ１３には入力電圧ＶINが供給される。次
に、コンパレータ期間になってスイッチ１２がオン（ス
イッチ１１はオフ）になると、そのオンになったスイッ
チ１２を介してコンデンサ１３には基準電圧Ｖr1が供給
される。
【００３５】インバータ回路１４はＣＭＯＳインバータ
回路であって、ＰチャネルＭＯＳトランジスタ（以下、
ＰＭＯＳトランジスタという）ＴＰ１とＮＭＯＳトラン
ジスタＴＮ１とから構成されている。両ＭＯＳトランジ
スタＴＰ１，ＴＮ１は、エンハンスメント（Enhancemen
t ）形であって、ゲート端子が互いに接続されてインバ
ータ回路１４の入力端子を構成し、ドレイン端子が互い
に接続されてインバータ回路１４の出力端子を構成して
いる。ＰＭＯＳトランジスタＴＰ１のソース端子はイン
バータ回路１４の高電位側電源端子を構成し、ＮＭＯＳ
トランジスタＴＮ１のソース端子はインバータ回路１４
の低電位側電源端子を構成している。
回路であって、ＰチャネルＭＯＳトランジスタ（以下、
ＰＭＯＳトランジスタという）ＴＰ１とＮＭＯＳトラン
ジスタＴＮ１とから構成されている。両ＭＯＳトランジ
スタＴＰ１，ＴＮ１は、エンハンスメント（Enhancemen
t ）形であって、ゲート端子が互いに接続されてインバ
ータ回路１４の入力端子を構成し、ドレイン端子が互い
に接続されてインバータ回路１４の出力端子を構成して
いる。ＰＭＯＳトランジスタＴＰ１のソース端子はイン
バータ回路１４の高電位側電源端子を構成し、ＮＭＯＳ
トランジスタＴＮ１のソース端子はインバータ回路１４
の低電位側電源端子を構成している。
【００３６】また、インバータ回路１４の入力端子はス
イッチ１５の一端に接続され、スイッチ１５の他端はイ
ンバータ回路１４の出力端子に接続されている。スイッ
チ１５はスイッチ１１，１２と同様に構成されたアナロ
グスイッチであって、制御信号φによってスイッチ１１
と同期してオンオフ制御されるようになっている。即
ち、サンプリング期間にはＨレベルの制御信号φによっ
てスイッチ１１，１５はオンとなり、コンパレータ期間
にはＬレベルの制御信号φによってスイッチ１１，１５
はオフとなる。そして、サンプリング期間にオンとなっ
たスイッチ１５を介して、インバータ回路１４の入出力
端子は互いに接続される。
イッチ１５の一端に接続され、スイッチ１５の他端はイ
ンバータ回路１４の出力端子に接続されている。スイッ
チ１５はスイッチ１１，１２と同様に構成されたアナロ
グスイッチであって、制御信号φによってスイッチ１１
と同期してオンオフ制御されるようになっている。即
ち、サンプリング期間にはＨレベルの制御信号φによっ
てスイッチ１１，１５はオンとなり、コンパレータ期間
にはＬレベルの制御信号φによってスイッチ１１，１５
はオフとなる。そして、サンプリング期間にオンとなっ
たスイッチ１５を介して、インバータ回路１４の入出力
端子は互いに接続される。
【００３７】インバータ回路１４の高電位側電源端子と
高電位側電源ＶDDとの間にはエンハンスメント（Enhanc
ement ）形のＰＭＯＳトランジスタＴＰ２が接続されて
いる。インバータ回路１４の低電位側電源端子はグラン
ドＧＮＤ（低電位側電源であって、本実施例では０Ｖ）
に接続されている。即ち、ＰＭＯＳトランジスタＴＰ１
のソース端子には、ＰＭＯＳトランジスタＴＰ２のドレ
イン端子が接続され、ＰＭＯＳトランジスタＴＰ２のソ
ース端子は高電位側電源ＶDDに接続されている。ＰＭＯ
ＳトランジスタＴＰ２のゲート端子には、制御電圧生成
回路４により生成された制御電圧Ｖc が入力されてい
る。ＰチャネルＭＯＳトランジスタＴＰ２は、その制御
電圧Ｖc によって飽和領域内で動作する。また、制御電
圧Ｖc は、高電位側電源ＶDDに対して所定の電圧差に制
御されている。従って、ＰＭＯＳトランジスタＴＰ２
は、ソース−ゲート間の電圧、即ち制御電圧Ｖc の電圧
と高電位側電源ＶDDとの電圧差によって決定される一定
の電流Ｉp2を流す。
高電位側電源ＶDDとの間にはエンハンスメント（Enhanc
ement ）形のＰＭＯＳトランジスタＴＰ２が接続されて
いる。インバータ回路１４の低電位側電源端子はグラン
ドＧＮＤ（低電位側電源であって、本実施例では０Ｖ）
に接続されている。即ち、ＰＭＯＳトランジスタＴＰ１
のソース端子には、ＰＭＯＳトランジスタＴＰ２のドレ
イン端子が接続され、ＰＭＯＳトランジスタＴＰ２のソ
ース端子は高電位側電源ＶDDに接続されている。ＰＭＯ
ＳトランジスタＴＰ２のゲート端子には、制御電圧生成
回路４により生成された制御電圧Ｖc が入力されてい
る。ＰチャネルＭＯＳトランジスタＴＰ２は、その制御
電圧Ｖc によって飽和領域内で動作する。また、制御電
圧Ｖc は、高電位側電源ＶDDに対して所定の電圧差に制
御されている。従って、ＰＭＯＳトランジスタＴＰ２
は、ソース−ゲート間の電圧、即ち制御電圧Ｖc の電圧
と高電位側電源ＶDDとの電圧差によって決定される一定
の電流Ｉp2を流す。
【００３８】インバータ回路１４は、サンプリング期間
にオンとなったスイッチ１５によって入出力端子が互い
に接続される。すると、インバータ回路１４を構成する
ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴ
Ｐ２にそれぞれ飽和電流Ｉp1，Ｉn1が流れる。この飽和
電流Ｉp1，Ｉn1が釣り合う時の入力端子の電圧がインバ
ータ回路１４の論理しきい値電圧Ｖth1 となる。この
時、インバータ回路１４を構成するＰＭＯＳトランジス
タＴＰ１には、そのソース端子に接続されたＰＭＯＳト
ランジスタＴＰ２から一定の電流Ｉp2が流れ込むので、
ＰＭＯＳトランジスタＴＰ１に流れる電流Ｉp1は電流Ｉ
p2と等しくなり、一定となる。そして、この電流Ｉp1と
ＮＭＯＳトランジスタＴＮ１に流れる電流Ｉn1によっ
て、インバータ回路１４の論理しきい値電圧Ｖth1 が決
定される。即ち、インバータ回路１４の論理しきい値電
圧Ｖth1 は、その電源端子に接続されたＰＭＯＳトラン
ジスタＴＰ２に流れる電流Ｉp2により決定され、その電
流Ｉp2は、ＰＭＯＳトランジスタＴＰ２のソース−ゲー
ト間の電圧が一定であるので、一定の電流値となる。従
って、インバータ回路１４の論理しきい値電圧Ｖth1 は
高電位側電源ＶDDの変動に対して一定となる。
にオンとなったスイッチ１５によって入出力端子が互い
に接続される。すると、インバータ回路１４を構成する
ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴ
Ｐ２にそれぞれ飽和電流Ｉp1，Ｉn1が流れる。この飽和
電流Ｉp1，Ｉn1が釣り合う時の入力端子の電圧がインバ
ータ回路１４の論理しきい値電圧Ｖth1 となる。この
時、インバータ回路１４を構成するＰＭＯＳトランジス
タＴＰ１には、そのソース端子に接続されたＰＭＯＳト
ランジスタＴＰ２から一定の電流Ｉp2が流れ込むので、
ＰＭＯＳトランジスタＴＰ１に流れる電流Ｉp1は電流Ｉ
p2と等しくなり、一定となる。そして、この電流Ｉp1と
ＮＭＯＳトランジスタＴＮ１に流れる電流Ｉn1によっ
て、インバータ回路１４の論理しきい値電圧Ｖth1 が決
定される。即ち、インバータ回路１４の論理しきい値電
圧Ｖth1 は、その電源端子に接続されたＰＭＯＳトラン
ジスタＴＰ２に流れる電流Ｉp2により決定され、その電
流Ｉp2は、ＰＭＯＳトランジスタＴＰ２のソース−ゲー
ト間の電圧が一定であるので、一定の電流値となる。従
って、インバータ回路１４の論理しきい値電圧Ｖth1 は
高電位側電源ＶDDの変動に対して一定となる。
【００３９】尚、図１において、比較器CMP1の構成につ
いて説明したが、他の比較器CMP2〜CMPnの構成は比較器
CMP1と同じであるので、その説明を省略する。次に、上
記のように構成されたコンバータ１の作用を説明する。
いて説明したが、他の比較器CMP2〜CMPnの構成は比較器
CMP1と同じであるので、その説明を省略する。次に、上
記のように構成されたコンバータ１の作用を説明する。
【００４０】外部から入力されたアナログ信号としての
入力電圧ＶINは、各比較器CMP1〜CMPnに入力される。ま
た、各比較器CMP1〜CMPnには、抵抗Ｒ1 〜Ｒn+1 による
分圧抵抗により生成された分圧電圧が基準電圧Ｖr1〜Ｖ
rnとしてそれぞれ入力される。尚、各比較器CMP1〜CMPn
の構成は同じであって基準電圧Ｖr1〜Ｖrnの電圧が異な
るだけであり、同様の作用・効果を奏するので、比較器
CMP1について説明し、他の比較器CMP2〜CMPnについての
説明を省略する。
入力電圧ＶINは、各比較器CMP1〜CMPnに入力される。ま
た、各比較器CMP1〜CMPnには、抵抗Ｒ1 〜Ｒn+1 による
分圧抵抗により生成された分圧電圧が基準電圧Ｖr1〜Ｖ
rnとしてそれぞれ入力される。尚、各比較器CMP1〜CMPn
の構成は同じであって基準電圧Ｖr1〜Ｖrnの電圧が異な
るだけであり、同様の作用・効果を奏するので、比較器
CMP1について説明し、他の比較器CMP2〜CMPnについての
説明を省略する。
【００４１】サンプリング期間では、比較器CMP1のスイ
ッチ１１，１２，１５は、Ｈレベルの制御信号φ（Ｌレ
ベルの制御信号バーφ）によってスイッチ１１，１５が
オンとなり、スイッチ１２はオフとなる。すると、オン
となったスイッチ１１を介してコンデンサ１３に入力電
圧ＶINが供給される。また、オンとなったスイッチ１５
によって、インバータ回路１４の入出力端子は短絡され
る。このとき、インバータ回路１４の高電位側電源端子
は、ＰＭＯＳトランジスタＴＰ２を介して高電位側電源
ＶDDに接続されている。インバータ回路１４のゲート端
子には、高電位側電源ＶDDから一定の電圧差に制御され
た制御電圧Ｖc が入力されているので、そのＰＭＯＳト
ランジスタＴＰ２に一定の電流Ｉp2が流れる。その電流
Ｉp2は、インバータ回路１４を構成する両ＭＯＳトラン
ジスタＴＰ１，ＴＮ２に飽和電流Ｉp1，Ｉn1として流
れ、ノードＮ１の電圧ＶN1は、その飽和電流Ｉp1，Ｉn1
が釣り合う電圧として決定され、論理しきい値電圧Ｖth
1 となる。
ッチ１１，１２，１５は、Ｈレベルの制御信号φ（Ｌレ
ベルの制御信号バーφ）によってスイッチ１１，１５が
オンとなり、スイッチ１２はオフとなる。すると、オン
となったスイッチ１１を介してコンデンサ１３に入力電
圧ＶINが供給される。また、オンとなったスイッチ１５
によって、インバータ回路１４の入出力端子は短絡され
る。このとき、インバータ回路１４の高電位側電源端子
は、ＰＭＯＳトランジスタＴＰ２を介して高電位側電源
ＶDDに接続されている。インバータ回路１４のゲート端
子には、高電位側電源ＶDDから一定の電圧差に制御され
た制御電圧Ｖc が入力されているので、そのＰＭＯＳト
ランジスタＴＰ２に一定の電流Ｉp2が流れる。その電流
Ｉp2は、インバータ回路１４を構成する両ＭＯＳトラン
ジスタＴＰ１，ＴＮ２に飽和電流Ｉp1，Ｉn1として流
れ、ノードＮ１の電圧ＶN1は、その飽和電流Ｉp1，Ｉn1
が釣り合う電圧として決定され、論理しきい値電圧Ｖth
1 となる。
【００４２】コンデンサ１３には、オンとなったスイッ
チ１１を介して入力電圧ＶINが入力されている。そのた
め、コンデンサ１３には、入力電圧ＶINと論理しきい値
電圧Ｖth1 との差電圧（＝ＶIN−Ｖth1 ）で充電されて
電荷が蓄積される。
チ１１を介して入力電圧ＶINが入力されている。そのた
め、コンデンサ１３には、入力電圧ＶINと論理しきい値
電圧Ｖth1 との差電圧（＝ＶIN−Ｖth1 ）で充電されて
電荷が蓄積される。
【００４３】次に、コンパレータ期間になると、Ｌレベ
ルの制御信号φ（Ｈレベルの制御信号バーφ）によっ
て、スイッチ１１，１５がオフとなり、スイッチ１２が
オンになる。すると、コンデンサ１３のスイッチ１２側
の電極には基準電圧Ｖr1が印加される。サンプリング期
間においてコンデンサ１３に蓄積された電荷は放電され
ないため、その電気量は変化しない。従って、コンデン
サ１３のインバータ回路１４側の電極の電位（インバー
タ回路１４の入力電圧であって、ノードＮ１の電圧ＶN
1）は、入力電圧ＶINと基準電圧Ｖr1の差電圧（＝ＶIN
−Ｖr1）分だけ論理しきい値電圧Ｖth1 から変化し、電
圧ＶN1＝Ｖth1 −（ＶIN−Ｖr1）となる。
ルの制御信号φ（Ｈレベルの制御信号バーφ）によっ
て、スイッチ１１，１５がオフとなり、スイッチ１２が
オンになる。すると、コンデンサ１３のスイッチ１２側
の電極には基準電圧Ｖr1が印加される。サンプリング期
間においてコンデンサ１３に蓄積された電荷は放電され
ないため、その電気量は変化しない。従って、コンデン
サ１３のインバータ回路１４側の電極の電位（インバー
タ回路１４の入力電圧であって、ノードＮ１の電圧ＶN
1）は、入力電圧ＶINと基準電圧Ｖr1の差電圧（＝ＶIN
−Ｖr1）分だけ論理しきい値電圧Ｖth1 から変化し、電
圧ＶN1＝Ｖth1 −（ＶIN−Ｖr1）となる。
【００４４】そして、インバータ回路１４は、このノー
ドＮ１の電圧ＶN1が、コンパレータ期間におけるインバ
ータ回路１４の論理しきい値電圧Ｖth1 よりも高いか低
いかによって出力信号Ｖo1のレベルを決定する。即ち、
インバータ回路１４は、入力電圧ＶINが基準電圧Ｖr1よ
り大きいときにはＨレベル、入力電圧ＶINが基準電圧Ｖ
r1より小さいときにはＬレベルの出力信号Ｖo1を出力す
る。
ドＮ１の電圧ＶN1が、コンパレータ期間におけるインバ
ータ回路１４の論理しきい値電圧Ｖth1 よりも高いか低
いかによって出力信号Ｖo1のレベルを決定する。即ち、
インバータ回路１４は、入力電圧ＶINが基準電圧Ｖr1よ
り大きいときにはＨレベル、入力電圧ＶINが基準電圧Ｖ
r1より小さいときにはＬレベルの出力信号Ｖo1を出力す
る。
【００４５】この比較器CMP1と同様に、他の比較器CMP2
〜CMPnもまた、入力電圧ＶINと各基準電圧Ｖr2〜Ｖrnと
をそれぞれ比較し、その比較結果に基づいて出力信号Ｖ
o2〜Ｖonを出力する。エンコーダ３は、各比較器CMP1〜
CMPnからの出力信号Ｖo1〜Ｖonを入力し、その出力信号
Ｖo1〜Ｖonを符号化したビット数の出力データＤoutを
コンバータ1 の外部へ出力する。
〜CMPnもまた、入力電圧ＶINと各基準電圧Ｖr2〜Ｖrnと
をそれぞれ比較し、その比較結果に基づいて出力信号Ｖ
o2〜Ｖonを出力する。エンコーダ３は、各比較器CMP1〜
CMPnからの出力信号Ｖo1〜Ｖonを入力し、その出力信号
Ｖo1〜Ｖonを符号化したビット数の出力データＤoutを
コンバータ1 の外部へ出力する。
【００４６】サンプリング期間からコンパレータ期間に
移ったときに高電位側電源ＶDDが変動すると、制御電圧
生成回路４は、高電位側電源ＶDDの変動と同じように変
動するとともに、高電位側電源ＶDDと一定の電圧差に制
御された制御電圧Ｖc を生成し出力する。制御電圧Ｖc
は、各比較器CMP1のインバータ回路１４と高電位側電源
ＶDDとの間に接続されたＰＭＯＳトランジスタＴＰ２の
ゲート端子に入力される。制御電圧Ｖc は、高電位側電
源ＶDDと差電圧が一定となるように制御される。従っ
て、ＰＭＯＳトランジスタＴＰ２のソース−ゲート間電
圧は一定となるので、電流Ｉp2は、サンプリング期間に
おいて流れる電流値と同じとなる。即ち、電流Ｉp2は、
高電位側電源ＶDDの変動にかかわらず一定となる。
移ったときに高電位側電源ＶDDが変動すると、制御電圧
生成回路４は、高電位側電源ＶDDの変動と同じように変
動するとともに、高電位側電源ＶDDと一定の電圧差に制
御された制御電圧Ｖc を生成し出力する。制御電圧Ｖc
は、各比較器CMP1のインバータ回路１４と高電位側電源
ＶDDとの間に接続されたＰＭＯＳトランジスタＴＰ２の
ゲート端子に入力される。制御電圧Ｖc は、高電位側電
源ＶDDと差電圧が一定となるように制御される。従っ
て、ＰＭＯＳトランジスタＴＰ２のソース−ゲート間電
圧は一定となるので、電流Ｉp2は、サンプリング期間に
おいて流れる電流値と同じとなる。即ち、電流Ｉp2は、
高電位側電源ＶDDの変動にかかわらず一定となる。
【００４７】そして、この電流Ｉp2は、インバータ回路
１４を構成する両ＭＯＳトランジスタＴＰ１，ＴＮ１に
電流Ｉp1，Ｉn1として流れる。ＰＭＯＳトランジスタＴ
Ｐ２に流れる電流Ｉp2は高電位側電源ＶDDの変動にかか
わらず一定であるので、両ＭＯＳトランジスタＴＰ１，
ＴＮ２に流れる電流Ｉp1，Ｉn1も一定となる。従って、
電流Ｉp1，Ｉn1の釣り合う電圧として決定されるインバ
ータ回路１４の論理しきい値電圧は一定となる。その結
果、図２に示すように、比較器CMP1は、コンパレータ期
間に移ったときに、Ｈレベルの出力信号Ｖo1を出力す
る。
１４を構成する両ＭＯＳトランジスタＴＰ１，ＴＮ１に
電流Ｉp1，Ｉn1として流れる。ＰＭＯＳトランジスタＴ
Ｐ２に流れる電流Ｉp2は高電位側電源ＶDDの変動にかか
わらず一定であるので、両ＭＯＳトランジスタＴＰ１，
ＴＮ２に流れる電流Ｉp1，Ｉn1も一定となる。従って、
電流Ｉp1，Ｉn1の釣り合う電圧として決定されるインバ
ータ回路１４の論理しきい値電圧は一定となる。その結
果、図２に示すように、比較器CMP1は、コンパレータ期
間に移ったときに、Ｈレベルの出力信号Ｖo1を出力す
る。
【００４８】以上記述したように、本実施例によれば、
各比較器CMP1〜CMPnを構成するインバータ回路１４の電
源端子、即ちインバータ回路１４を構成するＰＭＯＳト
ランジスタＴＰ１のソース端子を、ＰＭＯＳトランジス
タＴＰ２を介して高電位側電源ＶDDに接続した。そのＰ
ＭＯＳトランジスタＴＰ２は、そのゲート端子に高電位
側電源ＶDDの変動と同調して変動するとともに、高電位
側電源ＶDDとの差電圧が一定となるように制御された制
御電圧が入力され、一定の電流Ｉp2を流す。その電流Ｉ
p2によって、インバータ回路１４を構成するＰＭＯＳト
ランジスタＴＰ１，ＮＭＯＳトランジスタＴＮ１に流れ
る電流Ｉp1，Ｉn1を高電位側電源ＶDDの変動にかかわら
ず一定にすることができるようにした。その結果、両Ｍ
ＯＳトランジスタＴＰ１，ＴＮ１に流れる電流Ｉp1，Ｉ
n1が釣り合うときの入力電圧として決定されるインバー
タ回路１４の論理しきい値電圧Ｖth1 を高電位側電源Ｖ
DDの変動にかかわらず一定にすることができるので、高
電位側電源ＶDDの変動による誤動作を防止することがで
きる。
各比較器CMP1〜CMPnを構成するインバータ回路１４の電
源端子、即ちインバータ回路１４を構成するＰＭＯＳト
ランジスタＴＰ１のソース端子を、ＰＭＯＳトランジス
タＴＰ２を介して高電位側電源ＶDDに接続した。そのＰ
ＭＯＳトランジスタＴＰ２は、そのゲート端子に高電位
側電源ＶDDの変動と同調して変動するとともに、高電位
側電源ＶDDとの差電圧が一定となるように制御された制
御電圧が入力され、一定の電流Ｉp2を流す。その電流Ｉ
p2によって、インバータ回路１４を構成するＰＭＯＳト
ランジスタＴＰ１，ＮＭＯＳトランジスタＴＮ１に流れ
る電流Ｉp1，Ｉn1を高電位側電源ＶDDの変動にかかわら
ず一定にすることができるようにした。その結果、両Ｍ
ＯＳトランジスタＴＰ１，ＴＮ１に流れる電流Ｉp1，Ｉ
n1が釣り合うときの入力電圧として決定されるインバー
タ回路１４の論理しきい値電圧Ｖth1 を高電位側電源Ｖ
DDの変動にかかわらず一定にすることができるので、高
電位側電源ＶDDの変動による誤動作を防止することがで
きる。
【００４９】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）上記実施例において、図４に示すように、各比較器
CMP1〜CMPnを構成するインバータ回路１４の低電源側電
源端子、即ちインバータ回路１４を構成するＮＭＯＳト
ランジスタＴＮ１のソース端子とグランドＧＮＤとの間
にＮＭＯＳトランジスタＴＮ２を接続する。制御電圧発
生回路４は、グランドＧＮＤの変動と同調するように電
圧制御した制御電圧Ｖc を生成し、ＮＭＯＳトランジス
タＴＮ２のゲート端子に供給する。この構成により、Ｎ
ＭＯＳトランジスタＴＮ２に流れる電流Ｉn2を一定にし
て、グランドＧＮＤの電圧の変動によるインバータ回路
１４の論理しきい値電圧の変動を抑えることが可能とな
る。
ではなく、以下のように実施してもよい。 １）上記実施例において、図４に示すように、各比較器
CMP1〜CMPnを構成するインバータ回路１４の低電源側電
源端子、即ちインバータ回路１４を構成するＮＭＯＳト
ランジスタＴＮ１のソース端子とグランドＧＮＤとの間
にＮＭＯＳトランジスタＴＮ２を接続する。制御電圧発
生回路４は、グランドＧＮＤの変動と同調するように電
圧制御した制御電圧Ｖc を生成し、ＮＭＯＳトランジス
タＴＮ２のゲート端子に供給する。この構成により、Ｎ
ＭＯＳトランジスタＴＮ２に流れる電流Ｉn2を一定にし
て、グランドＧＮＤの電圧の変動によるインバータ回路
１４の論理しきい値電圧の変動を抑えることが可能とな
る。
【００５０】また、図５に示すように、各比較器CMP1〜
CMPnを構成するインバータ回路１４の高電位側電源端
子、即ちＰＭＯＳトランジスタＴＰ１のソース端子と高
電位側電源ＶDD間にＰＭＯＳトランジスタＴＰ２を接続
し、インバータ回路１４の低電位側電源端子、即ちＮＭ
ＯＳトランジスタＴＮ１のソース端子とグランドＧＮＤ
間にＮＭＯＳトランジスタＴＮ２を接続する。ＰＭＯＳ
トランジスタＴＰ２のゲート端子には高電位側電源ＶDD
の変動と同調するように制御された制御電圧Ｖc1を入力
し、ＮＭＯＳトランジスタＴＮ２のゲート端子にはグラ
ンドＧＮＤの変動に同調するように制御された制御電圧
Ｖc2を入力する。この構成によると、ＰＭＯＳトランジ
スタＴＰ２に流れる電流Ｉp2と、ＮＭＯＳトランジスタ
ＴＮ２に流れる電流Ｉn2とをそれぞれ一定にして、イン
バータ回路１４の論理しきい値電圧の変動を抑えること
が可能となる。
CMPnを構成するインバータ回路１４の高電位側電源端
子、即ちＰＭＯＳトランジスタＴＰ１のソース端子と高
電位側電源ＶDD間にＰＭＯＳトランジスタＴＰ２を接続
し、インバータ回路１４の低電位側電源端子、即ちＮＭ
ＯＳトランジスタＴＮ１のソース端子とグランドＧＮＤ
間にＮＭＯＳトランジスタＴＮ２を接続する。ＰＭＯＳ
トランジスタＴＰ２のゲート端子には高電位側電源ＶDD
の変動と同調するように制御された制御電圧Ｖc1を入力
し、ＮＭＯＳトランジスタＴＮ２のゲート端子にはグラ
ンドＧＮＤの変動に同調するように制御された制御電圧
Ｖc2を入力する。この構成によると、ＰＭＯＳトランジ
スタＴＰ２に流れる電流Ｉp2と、ＮＭＯＳトランジスタ
ＴＮ２に流れる電流Ｉn2とをそれぞれ一定にして、イン
バータ回路１４の論理しきい値電圧の変動を抑えること
が可能となる。
【００５１】２）上記実施例において、ＰＭＯＳトラン
ジスタＴＰ２，ＮＭＯＳトランジスタＴＮ２は、高電位
側電源ＶDD又はグランドＧＮＤの電圧変動にかかわらず
一定の電流を流す定電流負荷素子であって、ＰＭＯＳト
ランジスタＴＰ２に代えて、ゲート端子とソース端子と
を互いに接続したディプレッション（Depletion ）形の
ＮＭＯＳトランジスタを接続して実施する。この構成に
より、同様の作用・効果を奏することが可能となる。
ジスタＴＰ２，ＮＭＯＳトランジスタＴＮ２は、高電位
側電源ＶDD又はグランドＧＮＤの電圧変動にかかわらず
一定の電流を流す定電流負荷素子であって、ＰＭＯＳト
ランジスタＴＰ２に代えて、ゲート端子とソース端子と
を互いに接続したディプレッション（Depletion ）形の
ＮＭＯＳトランジスタを接続して実施する。この構成に
より、同様の作用・効果を奏することが可能となる。
【００５２】また、図４，５に示すＮＭＯＳトランジス
タＴＮ２に代えて、ソース端子とゲート端子とを互いに
接続したディプレッション形のＰチャネルＭＯＳトラン
ジスタを接続して実施する。この構成により、同様の作
用・効果を奏することが可能となる。
タＴＮ２に代えて、ソース端子とゲート端子とを互いに
接続したディプレッション形のＰチャネルＭＯＳトラン
ジスタを接続して実施する。この構成により、同様の作
用・効果を奏することが可能となる。
【００５３】３）上記実施例において、制御電圧生成回
路４を、高電位側電源ＶDDとグランドＧＮＤとの間に直
列に接続した分圧抵抗により構成し、その分圧電圧を制
御電圧Ｖc として出力するようにする。制御電圧Ｖc
は、高電位側電源ＶDDを分圧した電圧であるので、高電
位側電源ＶDDの変動と同調するように変動し、高電位側
電源ＶDDとの差電圧はほぼ一定とすることができる。そ
の結果、ＰＭＯＳトランジスタＴＰ２に流れる電流Ｉp2
をほぼ一定にすることができ、高電位側電源ＶDDの変動
によるインバータ回路１４の論理しきい値電圧Ｖth1 の
変動を抑えることができ、誤動作を防止することが可能
となる。
路４を、高電位側電源ＶDDとグランドＧＮＤとの間に直
列に接続した分圧抵抗により構成し、その分圧電圧を制
御電圧Ｖc として出力するようにする。制御電圧Ｖc
は、高電位側電源ＶDDを分圧した電圧であるので、高電
位側電源ＶDDの変動と同調するように変動し、高電位側
電源ＶDDとの差電圧はほぼ一定とすることができる。そ
の結果、ＰＭＯＳトランジスタＴＰ２に流れる電流Ｉp2
をほぼ一定にすることができ、高電位側電源ＶDDの変動
によるインバータ回路１４の論理しきい値電圧Ｖth1 の
変動を抑えることができ、誤動作を防止することが可能
となる。
【００５４】４）上記実施例において、各ＭＯＳトラン
ジスタに代えてバイポーラトランジスタを用いて実施す
る。その場合、ベース端子をゲート端子に、コレクタ端
子をソース端子又はドレイン端子に、エミッタ端子をド
レイン端子又はソース端子に代えて接続する。
ジスタに代えてバイポーラトランジスタを用いて実施す
る。その場合、ベース端子をゲート端子に、コレクタ端
子をソース端子又はドレイン端子に、エミッタ端子をド
レイン端子又はソース端子に代えて接続する。
【００５５】以上、本発明の各実施例について説明した
が、各実施例から把握できる請求項以外の技術的思想に
ついて、以下にそれらの効果と共に記載する。 イ）インバータ回路とそのインバータ回路の電源との間
に接続され、そのゲート端子とソース端子とが互いに接
続されたディプレッション形ＭＯＳトランジスタを備え
たチョッパインバータ比較器。
が、各実施例から把握できる請求項以外の技術的思想に
ついて、以下にそれらの効果と共に記載する。 イ）インバータ回路とそのインバータ回路の電源との間
に接続され、そのゲート端子とソース端子とが互いに接
続されたディプレッション形ＭＯＳトランジスタを備え
たチョッパインバータ比較器。
【００５６】ロ）上記イ）記載の比較器において、前記
ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタで
あって、インバータ回路と高電位側電源との間に接続さ
れたチョッパインバータ比較器。この構成よると、一定
の電流をインバータ回路に供給することが可能となる。
ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタで
あって、インバータ回路と高電位側電源との間に接続さ
れたチョッパインバータ比較器。この構成よると、一定
の電流をインバータ回路に供給することが可能となる。
【００５７】ハ）上記イ）記載の比較器において、前記
ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタで
あって、インバータ回路と低電位側電源との間に接続さ
れたチョッパインバータ比較器。この構成よると、一定
の電流をインバータ回路に供給することが可能となる。
ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタで
あって、インバータ回路と低電位側電源との間に接続さ
れたチョッパインバータ比較器。この構成よると、一定
の電流をインバータ回路に供給することが可能となる。
【００５８】ニ）上記イ）〜ハ）のうちの１つの比較器
を備えた並列型Ａ／Ｄコンバータ。この構成によると、
誤動作を防止することが可能となるとともに、Ａ／Ｄコ
ンバータの面積の増加を抑えることができる。
を備えた並列型Ａ／Ｄコンバータ。この構成によると、
誤動作を防止することが可能となるとともに、Ａ／Ｄコ
ンバータの面積の増加を抑えることができる。
【００５９】ホ）請求項５に記載のＡ／Ｄコンバータに
おいて、制御電圧生成回路４を高電位側電源ＶDDとグラ
ンドＧＮＤとの間に直列に接続した分圧抵抗により構成
した。この構成によると、ＰＭＯＳトランジスタＴＰ２
に流れる電流Ｉp2をほぼ一定にすることができ、高電位
側電源ＶDDの変動によるインバータ回路１４の論理しき
い値電圧Ｖth1 の変動を抑えることができ、誤動作を防
止することが可能となる。
おいて、制御電圧生成回路４を高電位側電源ＶDDとグラ
ンドＧＮＤとの間に直列に接続した分圧抵抗により構成
した。この構成によると、ＰＭＯＳトランジスタＴＰ２
に流れる電流Ｉp2をほぼ一定にすることができ、高電位
側電源ＶDDの変動によるインバータ回路１４の論理しき
い値電圧Ｖth1 の変動を抑えることができ、誤動作を防
止することが可能となる。
【００６０】尚、本明細書において、発明の構成に係る
部材は、以下のように定義されるものとする。 ａ）トランジスタとは、ＭＯＳトランジスタ（ＭＯＳＦ
ＥＴ）の他、ＭＩＳＦＥＴ，ＩＧＦＥＴ，更にはＪＦＥ
Ｔを含むＦＥＴ、バイポーラトランジスタをも含むもの
とする。
部材は、以下のように定義されるものとする。 ａ）トランジスタとは、ＭＯＳトランジスタ（ＭＯＳＦ
ＥＴ）の他、ＭＩＳＦＥＴ，ＩＧＦＥＴ，更にはＪＦＥ
Ｔを含むＦＥＴ、バイポーラトランジスタをも含むもの
とする。
【００６１】ｂ）制御端子とは、ＦＥＴにあってはゲー
ト端子を示し、バイポーラトランジスタにあってはベー
ス端子を示す。
ト端子を示し、バイポーラトランジスタにあってはベー
ス端子を示す。
【００６２】
【発明の効果】以上詳述したように本発明によれば、電
源電圧変動による誤動作を防止することが可能なチョッ
パインバータ比較器を提供することができる。また、そ
のようなチョッパインバータ比較器を用いたＡ／Ｄコン
バータを提供することができる。
源電圧変動による誤動作を防止することが可能なチョッ
パインバータ比較器を提供することができる。また、そ
のようなチョッパインバータ比較器を用いたＡ／Ｄコン
バータを提供することができる。
【図１】 一実施例のチョッパインバータ比較器の回路
図。
図。
【図２】 一実施例のチョッパインバータ比較器の出力
波形図。
波形図。
【図３】 一実施例のＡ／Ｄコンバータのブロック回路
図。
図。
【図４】 別例のチョッパインバータ比較器の回路図。
【図５】 別例のチョッパインバータ比較器の回路図。
【図６】 従来のチョッパインバータ比較器の回路図。
【図７】 インバータ回路の出力波形図。
【図８】 従来のチョッパインバータ比較器の出力波形
図。
図。
【図９】 従来のチョッパインバータ比較器の出力波形
図。
図。
【図１０】 従来のＡ／Ｄコンバータのブロック回路
図。
図。
４ 制御電圧生成回路 CMP1〜CMPn チョッパインバータ比較器 Ｖr1〜Ｖrn 基準電圧 ＶIN 入力電圧 Ｖo1〜Ｖon 出力信号 Ｄout 出力データ １４ インバータ回路 ＴＰ１ ＰチャネルＭＯＳトランジスタ ＴＰ２ 定電流素子としてのＰチャネルＭＯＳトランジ
スタ ＴＮ１ ＮチャネルＭＯＳトランジスタ Ｉp1，Ｉn1 飽和電流 Ｉp2 電流 ＶDD 高電位側電源 ＧＮＤ 低電位側電源としてのグランド
スタ ＴＮ１ ＮチャネルＭＯＳトランジスタ Ｉp1，Ｉn1 飽和電流 Ｉp2 電流 ＶDD 高電位側電源 ＧＮＤ 低電位側電源としてのグランド
Claims (6)
- 【請求項１】 チョッパインバータ比較器を構成するイ
ンバータ回路の電源端子と、該インバータ回路の駆動電
源との間に接続され、該インバータ回路に一定の電流を
供給する定電流素子を備えたチョッパインバータ比較
器。 - 【請求項２】 インバータ回路の高電位側電源と低電位
側電源に流れる電流により決定される論理しきい値電圧
に基づいて、入力電圧と基準電圧との大小を比較するチ
ョッパインバータ比較器において、 インバータ回路と高電位側電源との間に接続され、その
制御端子に高電位側電源の電圧との差電圧が一定となる
ように制御された制御電圧が印加され、一定の電流をイ
ンバータ回路に供給するトランジスタを備えたチョッパ
インバータ比較器。 - 【請求項３】 インバータ回路の高電位側電源と低電位
側電源に流れる電流により決定される論理しきい値電圧
に基づいて、入力電圧と基準電圧との大小を比較するチ
ョッパインバータ比較器において、 インバータ回路と低電位側電源との間に接続され、その
制御端子に低電位側電源の電圧との差電圧が一定となる
ように制御された制御電圧が印加され、一定の電流をイ
ンバータ回路に供給するトランジスタを備えたチョッパ
インバータ比較器。 - 【請求項４】 インバータ回路の高電位側電源と低電位
側電源に流れる電流により決定される論理しきい値電圧
に基づいて、入力電圧と基準電圧との大小を比較するチ
ョッパインバータ比較器において、 インバータ回路と高電位側電源との間に接続され、その
制御端子に高電位側電源の電圧との差電圧が一定となる
ように制御された制御電圧が印加され、一定の電流をイ
ンバータ回路に供給する第１のトランジスタと、 インバータ回路と低電位側電源との間に接続され、その
制御端子に低電位側電源の電圧との差電圧が一定となる
ように制御された制御電圧が印加され、一定の電流をイ
ンバータ回路に供給する第２のトランジスタとを備えた
チョッパインバータ比較器。 - 【請求項５】 請求項１〜４のうちのいずれか１項に記
載のチョッパインバータ比較器において、 前記インバータ回路は、相補形のＩＧＦＥＴを用いたイ
ンバータ回路であるチョッパインバータ比較器。 - 【請求項６】 請求項１〜５のうちのいずれか１項に記
載のチョッパインバータ比較器と、 前記比較器を構成するインバータ回路の駆動電源を入力
し、その駆動電源の電圧との差電圧が一定となるように
制御した制御電圧を生成する制御電圧生成回路とを備
え、 入力電圧を前記比較器により基準電圧と比較し、その比
較結果に基づいた出力データを出力するようにしたＡ／
Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12175595A JPH08316801A (ja) | 1995-05-19 | 1995-05-19 | チョッパインバータ比較器及びａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12175595A JPH08316801A (ja) | 1995-05-19 | 1995-05-19 | チョッパインバータ比較器及びａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316801A true JPH08316801A (ja) | 1996-11-29 |
Family
ID=14819091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12175595A Pending JPH08316801A (ja) | 1995-05-19 | 1995-05-19 | チョッパインバータ比較器及びａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316801A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009001657A1 (ja) * | 2007-06-22 | 2008-12-31 | Mitsumi Electric Co., Ltd. | チョッパ型コンパレータ及びａ／ｄ変換器 |
| WO2010050294A1 (ja) * | 2008-10-30 | 2010-05-06 | ミツミ電機株式会社 | チョッパ型電圧比較回路および逐次比較型ａｄ変換回路 |
| JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
| US8593319B2 (en) | 2011-12-26 | 2013-11-26 | Samsung Electronics Co., Ltd. | Image sensors and image processing systems |
-
1995
- 1995-05-19 JP JP12175595A patent/JPH08316801A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009001657A1 (ja) * | 2007-06-22 | 2008-12-31 | Mitsumi Electric Co., Ltd. | チョッパ型コンパレータ及びａ／ｄ変換器 |
| JP2009005178A (ja) * | 2007-06-22 | 2009-01-08 | Mitsumi Electric Co Ltd | チョッパ型コンパレータ |
| US8149019B2 (en) | 2007-06-22 | 2012-04-03 | Mitsumi Electric Co., Ltd. | Chopper type comparator and A/D converter |
| WO2010050294A1 (ja) * | 2008-10-30 | 2010-05-06 | ミツミ電機株式会社 | チョッパ型電圧比較回路および逐次比較型ａｄ変換回路 |
| JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
| US8593319B2 (en) | 2011-12-26 | 2013-11-26 | Samsung Electronics Co., Ltd. | Image sensors and image processing systems |
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