JP4741680B2 - フレキシブル性を有するアナログ／デジタルコンバータ - Google Patents

Description

本発明は、調整可能な入力レンジを有するアナログ／デジタルコンバータ（Analog-to-Digital Converter）に関するものである。

アナログ／デジタルコンバータ（Analog-to-Digital Converter：ＡＤＣ）は、通常、ＡＤＣ（アナログ／デジタルコンバータ）のアナログ入力値をデジタル出力値に変換するために使用されている。ＡＤＣの入力レンジは、ＡＤＣにより変換可能であるアナログ入力値のレンジを規定している。入力レンジは、例えば、最大アナログ入力値及び最小アナログ入力値の観点において規定されることが可能である。

フレキシブル性を実現させるために、ＡＤＣの調整可能な入力レンジを有することが望ましいであろう。このようなフレキシブル性は、ＡＤＣ内部の比較器等の構成要素に対して難しい要求を課すことになる。例えば、これらの構成要素は、様々なコモンモード電圧及びコモンモード電流を処理することが可能である必要があり、このことは、大きなコモンモード除去比（Common-Mode Rejection Ratio：ＣＭＲＲ）が必要となることを意味している。

集積電子回路製造プロセスの技術的な進歩に起因し、許容可能な供給電圧が、通常、各々の新しい世代のプロセス毎に低下している。また一方で、良好なＣＭＲＲを有する既知の回路トポロジーは、特定の製造プロセスにおいて許容されているものよりも高い供給電圧を必要とする可能性がある。この結果として、入力レンジにおける良好なフレキシブル性を有するＡ／Ｄ（アナログ／デジタル）変換を提供することが困難になることが予想される。

本発明の目的は、改善されたフレキシブル性を有し且つ調整可能な入力レンジを有するＡＤＣを提供することである。

本発明の第１の態様によれば、アナログ／デジタルコンバータは、アナログ／デジタルコンバータの入力レンジのサイズを制御するための第１レンジ制御値を生成するように構成された第１レンジ制御ユニットを有している。アナログ／デジタルコンバータは、更に、入力レンジの中点を制御するための第２レンジ制御値を生成するように構成された第２レンジ制御ユニットを有している。更には、アナログ／デジタルコンバータは、第１及び第２レンジ制御ユニットに電気的に動作可能に接続された基準レベルユニットを有している。基準レベルユニットは、少なくとも第１及び第２レンジ制御値に基づいて複数の基準レベルを生成するように構成されている。アナログ／デジタルコンバータは、更に、第２レンジ制御ユニット及び基準レベルユニットに電気的に動作可能に接続された比較ユニットを有している。比較ユニットは、アナログ／デジタルコンバータのアナログ入力値と第２レンジ制御値との間の差と複数の基準レベルの個々の基準レベルとの間における少なくとも１つの比較を実行するように構成されている。比較ユニットは、更に、少なくとも１つの比較に基づいてアナログ／デジタルコンバータのデジタル出力値を生成するように構成されている。

第１レンジ制御値は、複数の基準レベルの最大基準レベルと最小基準レベルとの間の差を制御することが可能である。

複数の基準レベルの平均値は、第２レンジ制御値に比例したものであってよい。

第１レンジ制御ユニットは、アナログ／デジタルコンバータの第１制御インターフェイスを介してデジタル的に制御可能であってよい。第２レンジ制御ユニットは、アナログ／デジタルコンバータの第２制御インターフェイスを介してデジタル的に制御可能であってよい。

第１レンジ制御ユニットは、第１ＭＯＳトランジスタと、第１ＭＯＳトランジスタに電気的に動作可能に接続されたデジタル／アナログコンバータと、第１抵抗器ストリング（Resistor String）とを有することが可能である。第１レンジ制御ユニットは、第１ＭＯＳトランジスタのゲート端子にて第１レンジ制御値を生成するように構成されることが可能である。デジタル／アナログコンバータは、第１ＭＯＳトランジスタのドレイン電流を制御するように構成されることが可能である。第１ＭＯＳトランジスタは、前述のドレイン電流を第１抵抗器ストリング内に注入するように構成されることが可能であり、第１抵抗器ストリングは、第２レンジ制御ユニット用の少なくとも１つの基準値を生成するように構成されることが可能である。

第２レンジ制御ユニットは、第１抵抗器ストリングによって生成された少なくとも１つの基準値の中の１つの基準値を選択するように構成されたマルチプレクサユニットを有することが可能である。第２レンジ制御ユニットは、更に、少なくとも１つの基準値の中の選択された１つの基準値又は当該基準値から導出された値を出力するように構成されることが可能である。

基準レベルユニットは、少なくとも第２抵抗器ストリング内に注入された基準電流に基づいて複数の基準レベルを生成するように構成された第２抵抗器ストリングを有することが可能である。

基準レベルユニットは、更に、ゲート端子において第１レンジ制御値を受け取ると共に、第１レンジ制御値に基づいて基準電流を生成するように構成された第２ＭＯＳトランジスタを有することが可能である。

基準レベルユニットは、更に、演算増幅器（Operational Amplifier：ＯＰ）又は演算トランスコンダクタンス増幅器（Operational Transconductance Amplifier：ＯＴＡ）の第１入力端子において第２レンジ制御値を受け取るように構成されたＯＰ又はＯＴＡを有することが可能である。ＯＰ又はＯＴＡは、更に、第２抵抗器ストリングに接続された第３ＭＯＳトランジスタのゲート端子に制御電圧を供給するように構成されることが可能である。ＯＰ又はＯＴＡの第２入力端子は、第２抵抗器ストリングの内部ノードに接続されることが可能である。

比較ユニットは、複数の基準レベルの中の１つの基準レベルを選択すると共に、複数の基準レベルの中の選択された１つの基準レベルを少なくとも１つのマルチプレクサユニットの出力端子に転送するように構成された少なくとも１つのマルチプレクサユニットを有することが可能である。

比較ユニット内の少なくとも１つのマルチプレクサユニットは、導通状態に設定されたときに、複数の基準レベルの中の１つの基準レベルをマルチプレクサユニットの出力に転送するように構成された複数のＭＯＳトランジスタを有することが可能である。

複数のＭＯＳトランジスタの各々は、スイッチ制御ユニットに電気的に動作可能に接続されることが可能である。充電されたコンデンサを前述のＭＯＳトランジスタに接続することによって、各々のスイッチ制御ユニットは、自身に対して動作可能に接続されたＭＯＳトランジスタを導通状態に設定するように構成されることが可能である。

本発明の第２の態様によれば、集積回路が、アナログ／デジタルコンバータを有している。

本発明の第３の態様によれば、電子装置が、アナログ／デジタルコンバータを有している。電子装置は、モニタ、プロジェクタ、テレビ受像機、又は無線トランシーバのいずれかであってよいが、これに限定されるものではない。

アナログ／デジタルコンバータ内部の信号のコモンモード変動が相対的に小さくなるということが、本発明の利点である。この結果として、アナログ／デジタルコンバータ内部の構成要素内のコモンモード除去比（ＣＭＲＲ）に対する要求を緩和することが可能である。この結果として、低い供給電圧を有する環境等のように、内部の構成要素の大きなＣＭＲＲを得ることが困難である環境においても、アナログ／デジタルコンバータの入力レンジにおける大きなフレキシブル性が実現されるため、前述の点は有利である。本発明の更なる実施例は、添付の特許請求の範囲の従属請求項にて規定されている。

尚、「有する（comprises/comprising）」という用語は、本願明細書にて使用される際には、記述されている特徴、整数、段階、又は構成要素の存在を規定するものと解釈されるが、１つ又は複数のその他の特徴、整数、段階、構成要素、又はこれらの集合体の存在又は追加を除外するものではないことを強調しておきたい。

本発明の更なる目的、特徴、及び利点については、添付の図面に基づいてなされる本発明に関する以下の詳細な説明から明らかになるであろう。

調整可能な入力レンジを有するアナログ／デジタルコンバータ（ＡＤＣ）１の実施例が図１のブロック図に示されている。ＡＤＣ１は、例えば、集積回路内に包含されることが可能である。アナログ入力値をＡＤＣ１の入力端子２に供給することが可能である。ＡＤＣ１は、出力端子３にてＡＤＣ１のデジタル出力値を生成するように構成されることが可能である。

ＡＤＣ１は、入力レンジのサイズを制御するための第１レンジ制御値を生成するように構成された第１レンジ制御ユニット１００を有することが可能である。サイズとは、例えば、ＡＤＣ１によって変換可能である最大アナログ入力値と最小アナログ入力値との間の差であってよい。第１レンジ制御値は、例えば、第１レンジ制御ユニット１００の出力端子１０７において提示されることが可能である。ＡＤＣ１は、更に、第２レンジ制御値を生成するように構成された第２レンジ制御ユニット２００を有することが可能である。第２レンジ制御値は、例えば、第２レンジ制御ユニット２００の出力端子２０４において提示されることが可能である。第２レンジ制御値は、例えば、入力レンジの中点を制御するために使用されることが可能である。第１レンジ制御ユニット１００は、例えば、第２レンジ制御ユニット２００に対して少なくとも１つの基準値を供給するために、第２レンジ制御ユニット２００に電気的に動作可能に接続されることが可能である。第１レンジ制御ユニット１００は、少なくとも１つの基準値を生成するように構成されることが可能である。更には、第２レンジ制御ユニット２００から第１レンジ制御ユニット１００に対してフィードバック経路を提供することが可能である。第１レンジ制御ユニット１００と第２レンジ制御ユニット２００との間の接続に関する更に詳細な説明は、特定の実施例に関連して提供することとする。

ＡＤＣ１は、少なくとも第１及び第２レンジ制御値に基づいてＡＤＣ１用の複数の基準レベルを生成するように構成された基準レベルユニット３００を有することが可能である。基準レベルユニット３００は、第１レンジ制御ユニット１００及び第２レンジ制御ユニット２００に電気的に動作可能に接続されることが可能である。

ＡＤＣ１は、比較ユニット４００を有することが可能である。比較ユニット４００は、第１入力端子４０１ａ及び第２入力端子４０１ｂを含む差動入力を有している。第１アナログ値を比較ユニット４００の第１入力端子４０１ａに供給することが可能である。第１アナログ値は、ＡＤＣ１の入力端子２において供給されるアナログ入力値又は当該アナログ入力値から導出された値であってよい。第２アナログ値を比較ユニット４００の第２入力端子４０１ｂに供給することが可能である。第２アナログ値は、第２レンジ制御ユニット２００によって生成された第２レンジ制御値又は当該第２レンジ制御値から導出された値であってよい。比較ユニット４００は、例えば、複数の基準レベルを比較ユニットに供給するための接続部３０１を介して、基準レベルユニット３００に電気的に動作可能に接続されることが可能である。接続部３０１は、例えば、各々の複数の基準レベル毎に１つのサブ接続部等のように、複数のサブ接続部を有することが可能である。

比較ユニット４００は、第１及び第２アナログ値から導出された第３アナログ値と複数の基準レベルとの間における少なくとも１つの比較を実行するように構成されることが可能である。第３アナログ値は、第１アナログ値と第２アナログ値との間の差であってよい。比較ユニット４００は、更に、比較に基づいて端子３にてデジタル値を生成するように構成されることが可能である。デジタル値は、ＡＤＣ１のデジタル出力値であってよい。

第１及び／又は第２レンジ制御値における変化に起因する比較ユニット４００内における相対的に小さなコモンモード変動を得るために、基準レベルユニット３００は、基準レベルの平均値が少なくとも第２レンジ制御値に比例するように複数の基準レベルを生成するように構成されることが可能である。これについては、特定の実施例に関連して更に説明することとする。

一実施例においては、第１レンジ制御ユニット１００及び第２レンジ制御ユニット２００の中の少なくとも一方は、ＡＤＣ１の制御インターフェイスを介して制御可能である。例えば、第１レンジ制御ユニット１００は、第１制御インターフェイス４を介して制御可能である。第１制御インターフェイス４は、例えば、デジタルインターフェイスであってよい。或いは、その代わりに、又は、これに加えて、第２レンジ制御ユニット２００も、第２制御インターフェイス５を介して制御可能である。第２制御インターフェイス５は、例えば、デジタルインターフェイスであってよい。更には、第１レンジ制御ユニット１００及び第２レンジ制御ユニット２００の中の少なくとも一方は、それぞれ、第１制御インターフェイス４又は第２制御インターフェイス５を介して供給されるデジタル制御値に少なくとも基づいてアナログ出力値を生成するように構成されたデジタル／アナログコンバータ（Digital-to-Analog Converter：ＤＡＣ）を有することが可能である。

逐次近似（Successive Approximation：ＳＡ）を伴うＡ／Ｄ変換を実行するための比較ユニット４００の一実施例が図２のブロック図に示されている。第１入力端子４０１ａは、第１追跡及び保持回路（Track and Hold Circuit）４１１ａの入力端子に接続されることが可能である。第１追跡及び保持回路４１１ａは、例えば、ドレイン接地段（common-drain stage）の形態において、レベルシフトバッファを有することが可能である。第２入力端子４０１ｂは、第２追跡及び保持回路４１１ｂの入力端子に接続されることが可能である。一実施例においては、第２入力端子４０１ｂにおける第２アナログ値は、第２レンジ制御値である。この値は、Ａ／Ｄ変換において一定となり、従って、第２追跡及び保持回路４１１ｂを省略することが可能である。但し、例えば、第１追跡及び保持回路４１１ａからの電荷注入を相殺するために、第２追跡及び保持回路４１１ｂを具備することが有利であろう。

比較ユニット４００のオート・ゼロ・フェーズ（auto-zero phase）においては、第１追跡及び保持回路４１１ａと第２追跡及び保持回路４１１ｂの出力をそれぞれコンデンサ４０６ａ及び４０６ｂに接続するように、スイッチ４０５ａ及び４０５ｂを設定することが可能である。コンデンサ４０６ａ及び４０６ｂは、等しい容量を有することが可能である。コンデンサ４０６ａ及び４０６ｂは、それぞれ、比較器４０４の正の入力と負の入力に接続されることが可能である。比較器４０４は、完全差動型であってよく、すなわち、差動入力と差動出力を有することが可能である。更には、オート・ゼロ・フェーズにおいては、比較器４０４の正の出力は、比較器４０４の負の入力に接続されることが可能であり、比較器４０４の負の出力は、比較器４０４の正の入力に接続されることが可能である。これらの接続は、スイッチ４０７ａ及び４０７ｂを閉路状態にすることによって提供されることが可能である。オート・ゼロ・フェーズにおいては、コンデンサ４０６ａ及び４０６ｂ内に保存されている電荷の間の差が追跡及び保持回路４１１ａ及び４１１ｂの出力に提示される電圧の間の差に比例するように、コンデンサ４０６ａ及び４０６ｂを充電することが可能である。

比較器４００の比較期間においては、その代わりに、マルチプレクサユニット４０２の出力をコンデンサ４０６ａに接続するように、スイッチ４０５ａを設定することが可能である。更には、接続３０１上に提供された基準レベルの中の１つの基準レベルをコンデンサ４０６ｂに供給するように、スイッチ４０５ｂを設定することが可能である。コンデンサ４０６ｂに供給される基準レベルは、例えば、複数の基準レベルの平均値に等しいか又は当該平均値に近い値を有する基準レベルであってよい。スイッチ４０７ａ及び４０７ｂは、比較期間においては、開路状態であってよい。判定ユニット４０８は、比較器４０４に接続されることが可能である。判定ユニット４０８は、比較器４０４の差動出力を、例えば、差動出力の符号に基づいて論理「０」又は論理「１」に変換するように構成されることが可能である。判定ユニット４０８は、この判定ユニット４０８の出力においてＤフリップフロップ等の遅延ユニット４０９に電気的に動作可能に接続されることが可能である。遅延ユニット４０９の出力は、制御ユニット４０３に接続されることが可能である。

制御ユニット４０３は、比較ユニット４００がＡＤＣ１のデジタル出力値を生成するための複数の基準レベルのバイナリサーチを実行するように、遅延ユニット４０９からの出力に基づいてマルチプレクサユニット４０２を制御するべく構成されることが可能である。制御ユニット４０３は、制御インターフェイス５７０を介してマルチプレクサユニット４０２に制御ワードを供給することにより、マルチプレクサユニット４０２を制御することが可能である。制御ワードは、バイナリ表現を有することが可能である。Ｎビットの制御ワードは、２^N個の基準レベルの中の１つの基準レベルを選択するために使用され得る。例えば、制御ユニット４０３は、制御ワードの最上位ビット（ＭＳＢ）を「１」に設定し、残りのビットを「０」に設定することにより、始動することが可能である。この結果として、マルチプレクサユニット４０２は、対応する基準レベルを出力端子５８０上に出力することが可能である。比較器４０４及び判定ユニット４０８は、それぞれ、スイッチ４０５ａ及び４０５ｂを介してコンデンサ４０６ａ及び４０６ｂに供給される基準レベルの間の差を、オート・ゼロ・フェーズにおいてコンデンサ４０６ａ及び４０６ｂ内に保存されている電荷によって表される比較ユニットの差動入力と比較するために使用され得る。差動入力が基準レベルの差以上である場合には、判定ユニット４０８は、「１」を出力することが可能である。差動入力が基準レベルの差を下回っている場合には、判定ユニット４０８は、「０」を出力することが可能である。次いで、判定ユニット４０８の出力を制御ユニット４０３に転送することが可能である。次いで、残りの比較において、制御ワードのＭＳＢを比較の結果に設定すること、すなわち、制御ワードのＭＳＢを「１」又は「０」に設定することが可能である。

次いで、制御ユニット４０３は、制御ワード内の第２上位ビットを「１」に設定することにより、先に進むことが可能であり、マルチプレクサユニット４０２は、対応する基準レベルを出力することが可能である。次いで、比較器４０４及び判定ユニット４０８を使用することにより、前述の比較に類似した比較を、但し、コンデンサ４０６ａに供給される別の基準レベルにより、実行することが可能である。このプロセスは、制御ワード内の全てのＮビットの処理が完了する時点まで進行することが可能である。制御ユニット４０３は、ＡＤＣ１のデジタル出力値を生成し、且つ、このデジタル出力値をＡＤＣ１の出力端子３において提示するように構成されることが可能である。デジタル出力値は、制御ワードの全てのＮビットの処理が完了した後に、制御ワードと共に表示されることが可能である。クロックユニット４１０は、比較ユニット内に包含されることが可能である。クロックユニット４１０は、例えば、スイッチ４０５ａ及び４０５ｂ、スイッチ４０７ａ及び４０７ｂ、判定ユニット４０８、遅延ユニット４０９、追跡及び保持回路４１１ａ及び４１１ｂ、並びに／或いは、制御ユニット４０３用のクロック信号を提供するように構成されることが可能である。或いは、その代わりに、外部クロックユニットを使用することも可能である。

基準レベルユニット３００（図１）は、基準レベルの平均値が少なくとも第２レンジ制御値に比例するように、複数の基準レベルを生成するべく構成されることが可能である。これによって、複数の基準レベルは、追跡及び保持回路４１１ａ及び４１１ｂからの出力信号のコモンモードレベルに等しいか又は当該コモンモードレベルに近い平均値を有することが可能である。これによって、スイッチ４０５ａ及び４０５ｂの状態が、コンデンサ４０６ａ及び４０６ｂを追跡及び保持回路４１１ａ及び４１１ｂの出力に接続する状態から、コンデンサ４０６ａ及び４０６ｂを個々の基準レベルに接続する状態に変化したときの比較器４０４の入力におけるコモンモード値の大きなシフトを回避することが可能である。従って、例えば、基準レベルの固定されたセットを使用した場合と比べて、比較器４０４内におけるコモンモード除去比（ＣＭＲＲ）に対する要求を低減させることが可能である。この結果として、ＡＤＣ１の入力レンジにおけるフレキシブル性を改善することが可能である。

本発明の範囲内において、前述のＳＡ比較ユニット以外の様々なタイプの比較ユニット４００が可能である。例えば、比較ユニットは、並列形のＳＡ ＡＤＣ（ＰＳＡ−ＡＤＣ）の構造を有することが可能であり、この場合には、同一の基準レベルのセットを共有すると共に、ＳＡ Ａ／Ｄ変換を実行する複数の比較ユニットを時間インターリーブされた方式において使用することが可能である。或いは、その代わりに、フラッシュＡ／Ｄ変換を実行する比較ユニット４００を使用することも可能であり、この場合には、例えば、１つの比較器が各々の基準レベルに割り当てられており、且つ、温度計符号化表現（thermometer-coded representation）によって出力を生成することが可能である。比較ユニット４００の別の代替実施例は、変換をいくつかの段階において実行するパイプライン構造を利用するというものである。この場合には、基準レベルユニットは、例えば、パイプライン構造内の第１段用の基準レベルを生成するために使用されることが可能である。後続段用の基準レベルは、例えば、比較ユニット４００内において内部的に生成されることが可能である。

第１レンジ制御ユニット１００、第２レンジ制御ユニット２００、及び基準レベルユニット３００の実施例が図３の回路図に示されている。第１レンジ制御ユニット１００は、電流ユニット１０１を有することが可能である。電流ユニット１０１は、電流制御型（current-steering）デジタル／アナログコンバータ（ＤＡＣ）等のデジタル的に制御可能な電流ユニットであってよい。電流ユニット１０１の出力電流は、第１制御インターフェイス４を介して制御可能であってよい。電流ユニット１０１は、関連する負荷抵抗器１０６を有することが可能である。

負荷抵抗器１０６の両端の電圧は、演算増幅器（ＯＰ）１０２の負の入力に供給されることが可能である。ＯＰ１０２の代わりに、演算トランスコンダクタンス増幅器（ＯＴＡ）を使用することも可能である。ＰＭＯＳトランジスタ１０３のゲート端子は、ＯＰ１０２の出力端子に接続されることが可能である。ＰＭＯＳトランジスタ１０３のソース端子は、供給電圧源（Ｖ_DD）に接続されることが可能である。ＰＭＯＳトランジスタ１０３のドレイン端子は、ＰＭＯＳトランジスタ１０４を介して抵抗器ストリング１０５に接続されることが可能である。代替実施例においては、ＰＭＯＳトランジスタ１０３のドレイン端子を抵抗器ストリング１０５に直接的に接続することが可能である。更なる代替実施例においては、少なくとも１つのカスコードトランジスタをＰＭＯＳトランジスタ１０３と抵抗器ストリング１０５との間に接続することが可能である。抵抗器ストリング１０５は、第２レンジ制御ユニット２００用の少なくとも１つの基準値を生成するように構成されることが可能である。

ＯＰ１０２は、ＯＰ１０２の正の入力端子を抵抗器ストリング１０５に接続することが可能であるようなフィードバック構成にて接続されることが可能である。このようなフィードバック構成は、抵抗器ストリング１０５の両端の電圧が負荷抵抗器１０６の両端の電圧に等しいか又は当該電圧にほぼ等しくなるように、ＰＭＯＳトランジスタ１０３が電流を生成することを保証することが可能である。出力端子１０７にて提示される第１レンジ制御値は、ＯＰ１０２の出力端子における電圧であってよい。代替実施例においては、ＯＰ１０２の負の入力における電圧を制御するために、抵抗器ストリングＤＡＣ、Ｒ−２ＲラダーＤＡＣ、又は電荷再分配型ＤＡＣ等の電流制御型ＤＡＣ以外のタイプのＤＡＣを使用することが可能であるが、これらに限定されるわけではない。

第２レンジ制御ユニット２００は、マルチプレクサユニット２０１を有することが可能である。マルチプレクサユニット２０１は、第１レンジ制御ユニット１００から供給される少なくとも１つの基準値の中の１つの基準値を制御信号に基づいて選択するように構成されることが可能である。制御信号は、デジタル制御信号であってよい。制御信号は、第２制御インターフェイス５を介して供給されることが可能である。マルチプレクサユニット２０１は、更に、選択された基準値をマルチプレクサユニット２０１の出力端子にて提示するように構成されることが可能である。

追跡及び保持回路４１１ａ（図２）が、例えば、ドレイン接地段の形態において、レベルシフトバッファを有している場合には、第２レンジ制御ユニット２００も、レベルシフトバッファを有することが可能である。第２レンジ制御ユニット２００内のレベルシフトバッファは、例えば、電流源２０２によってバイアスされたＰＭＯＳトランジスタ２０３を含むドレイン接地段の形態であってよい。第２レンジ制御ユニット２００内のレベルシフトバッファは、例えば、第１追跡及び保持回路４１１ａ（図２）内のレベルシフトバッファによって導入されたオフセット電圧を補償するために、第１追跡及び保持回路４１１ａ（図２）内のレベルシフトバッファと同一のものであってよい。出力端子２０４において提示される第２レンジ制御値は、第２レンジ制御ユニット２００内のレベルシフトバッファの出力電圧であってよい。出力電圧は、ＰＭＯＳトランジスタ２０３のドレイン端子における電圧であってよい。或いは、その代わりに、例えば、第１追跡及び保持回路４１１ａがレベルシフトバッファを有していない場合には、第２レンジ制御ユニット２００内のレベルシフトバッファを省略することが可能である。この場合には、出力端子２０４にて提示される第２レンジ制御値は、マルチプレクサユニット２０１の出力電圧であってよい。

基準レベルユニット３００は、ＰＭＯＳトランジスタ３０２を有することが可能である。ＰＭＯＳトランジスタ３０２のソース端子は、供給電圧源（Ｖ_DD）に接続されることが可能である。ＰＭＯＳトランジスタ３０２のドレイン端子は、抵抗器ストリング３０５の第１端部に接続されることが可能である。或いは、その代わりに、ＰＭＯＳトランジスタ３０２と抵抗器ストリング３０５との間に少なくとも１つのカスコードトランジスタを接続することも可能である。抵抗器ストリング３０５は、ＡＤＣ１用の複数の基準レベルを生成するように構成されることが可能である。抵抗器ストリング３０５は、複数の抵抗器を有することが可能である。複数の抵抗器の全ては、等しい抵抗値を有することが可能である。

基準レベルユニット３００は、更に、ＮＭＯＳトランジスタ３０３を有することが可能である。ＮＭＯＳトランジスタ３０３のソース端子は、アース（接地）に接続されることが可能である。ＮＭＯＳトランジスタ３０３のドレイン端子は、抵抗器ストリング３０５の第２端部に接続されることが可能である。ＮＭＯＳトランジスタ３０３のゲート端子は、ＯＰ３０４の出力に接続されることが可能である。或いは、代替的に、ＯＰ３０４の代わりにＯＴＡを使用することも可能である。ＯＰ３０４の負の入力端子は、第２レンジ制御ユニット２００の出力端子２０４に接続されることが可能である。ＯＰ３０４は、フィードバック構成にて接続されることが可能であり、この場合には、ＯＰ３０４の正の入力端子を抵抗器ストリング３０５の内部ノードに接続することが可能である。このようなフィードバック構成は、内部ノードの電圧が第２レンジ制御値に等しいか又はほぼ等しくなることを保証することが可能である。内部ノードは、抵抗器ストリング３０５の中間におけるノードであってよい。この場合には、例えば、抵抗器ストリング内の全ての抵抗器が等しい抵抗値を有している場合には、内部ノードの電圧は、基準レベルユニット３００によって生成された複数の基準レベルの平均値となるであろう。従って、第２レンジ制御値を使用することにより、基準レベルユニット３００によって生成される複数の基準レベルの平均値を制御することが可能である。

ＰＭＯＳトランジスタ３０２のゲート端子は、第１レンジ制御ユニット１００の出力端子１０７に接続されることが可能である。この構成によって、ＰＭＯＳトランジスタ３０２には、ＰＭＯＳトランジスタ１０３と同一のソース−ゲート電圧（Ｖ_SG）が付与されている。従って、ＰＭＯＳトランジスタ３０２は、ＰＭＯＳトランジスタ１０３のドレイン電流のミラーリング（mirror）を行うことが可能である。ＰＭＯＳトランジスタ３０２及び／又はＰＭＯＳトランジスタ１０３に接続されたカスコードトランジスタの使用は、ＰＭＯＳトランジスタ３０２のドレイン電流の正確なミラーリングを得るために有利であろう。ＰＭＯＳトランジスタ１０３のドレイン電流は、電流ユニット１０１によって生成された電流に比例することが可能である。従って、ＰＭＯＳトランジスタ３０２のドレイン電流も、電流ユニット１０１によって生成された電流に比例することが可能である。入力レンジのサイズは、複数の基準レベルの最高値と最低値との間の差によって判定することが可能である。この差は、オームの法則に従って抵抗器ストリング内の抵抗値の合計により判定される比例係数により、ＰＭＯＳトランジスタ３０２のドレイン電流に比例することが可能である。従って、入力レンジのサイズを第１レンジ制御値によって制御することが可能である。

第１レンジ制御ユニット１００内のＰＭＯＳトランジスタ１０４は、例えば、第２レンジ制御ユニット２００と第１レンジ制御ユニット１００との間のフィードバック経路を介して、そのゲート端子において、第２レンジ制御ユニット２００内のマルチプレクサユニット２０１の出力に接続されることが可能である。これは、ＰＭＯＳトランジスタ１０３のソース−ドレイン電圧（Ｖ_SD）における変動を低減させる点で有利であり、これによって、ＰＭＯＳトランジスタ３０２により実行されるＰＭＯＳトランジスタ１０３のドレイン電流のミラーリングの精度を改善することが可能である。

基準レベルユニット３００の代替実施例の回路図が図４に示されている。ＰＭＯＳトランジスタ３０２のドレイン電流を抵抗器ストリング３０５に直接的に供給する代わりに、上記ドレイン電流を抵抗器３０７の第１端子に供給することが可能である。或いは、その代わりに、少なくとも１つのカスコードトランジスタをＰＭＯＳトランジスタ３０２と抵抗器３０７との間に接続することも可能である。そして、抵抗器３０７は、第２端子において、抵抗器ストリング３０５の第２端部に接続されることが可能である。ＯＰ３０６の正の入力端子は、抵抗器３０７の第１端子に接続されることが可能である。ＯＰ３０６は、ソースフォロア構成にて接続されることが可能であり、例えば、負の入力端子に接続された出力端子を有することが可能である。ＯＰ３０６の出力端子は、抵抗器ストリング３０５の第１端部に接続されることが可能である。この構成によって、抵抗器ストリング３０５の両端の電圧降下は、抵抗器３０７の両端の電圧降下に等しくなるであろう。従って、図３の実施例においては、入力レンジのサイズを第１レンジ制御値によって制御することが可能である。抵抗器ストリング３０５の内部ノードは、例えば、比較ユニット４００のマルチプレクサユニット４０２（図２）内のスイッチに接続されることが可能である。スイッチは、例えば、ＭＯＳトランジスタによって実現可能である。スイッチ内におけるスイッチング動作は、抵抗器ストリング３０５内において生成される基準レベルの乱れ（Disturbance）を誘発するおそれがある。ＯＰ３０６は、ＰＭＯＳトランジスタ３０２よりも低い出力抵抗値を有することが可能であるため、ＰＭＯＳトランジスタ３０２から直接的に供給する代わりに、ＯＰ３０６を介して抵抗器ストリングに供給する方式は、このようなスイッチング動作の結果として生じる乱れを低減させるために有利であろう。

マルチプレクサユニット４０２（図２）の一実施例が図５の回路図に示されている。図５には、複数の基準レベルを生成するように構成された抵抗器ストリング３０５も、マルチプレクサユニット４０２との関連において含まれている。マルチプレクサユニット４０２は、複数のスイッチ装置を有することが可能であり、図５には、これらのスイッチ装置の中の４つが、ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４により具体化された状態において示されている。或いは、その代わりに、例えば、ＰＭＯＳトランジスタ又は伝送ゲートにより、スイッチ装置の中の少なくとも１つのスイッチ装置を実装することも可能である。

以下においては、スイッチ装置がＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４によって実装されている実施例により、マルチプレクサユニット４０２について説明することとする。複数のスイッチ装置の各々を抵抗器ストリング３０５の固有の内部ノードに接続することが可能である。ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４毎に、それぞれ、関連付けられたスイッチ制御ユニット５１０、５２０、５３０及び５４０が存在することが可能である。スイッチ制御ユニット５１０、５２０、５３０及び５４０は、それぞれ、ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４のゲート端子に接続されることが可能である。いくつかの実施例においては、スイッチ制御ユニット５１０、５２０、５３０及び５４０は、図５に示されているように、それぞれ、ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４に接続された抵抗器ストリングの内部ノードに更に接続されることが可能である。スイッチ制御ユニット５１０、５２０、５３０及び５４０は、それぞれ、ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４の状態を制御するための制御電圧を生成するように構成されることが可能である。ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４の状態は、例えば、導通状態又は非導通状態のいずれかであってよい。制御電圧は、デコーダユニット５６０によって供給される制御信号に基づいて生成されることが可能である。デコーダユニット５６０は、制御インターフェイス５７０を介して供給される制御ワードに基づいてスイッチ制御ユニット５１０、５２０、５３０及び５４０用の制御信号を生成するように構成されることが可能である。

制御ワードは、制御ユニット４０３（図２）によって供給されることが可能である。

制御信号は、ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４の中の１つのＮＭＯＳトランジスタのみが導通状態となるようになっているものであってよい。制御ワードは、例えば、Ｎビットのバイナリ表現であってよい。この場合には、デコーダユニットは、導通状態に設定されるべく２^N個のＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４の中の１つのＮＭＯＳトランジスタを正確に選択するように構成されることが可能である。この結果として、導通状態に設定されたＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４の中の１つのＮＭＯＳトランジスタに接続されている抵抗器ストリング３０５の内部ノードにおける基準レベルをマルチプレクサユニット４０２の出力端子５８０に転送することが可能である。

以下においては、ＮＭＯＳトランジスタ５０１の制御について説明することとする。尚、その他のＮＭＯＳトランジスタ５０２、５０３及び５０４についても、同様の内容が有効である。一実施例においては、ＮＭＯＳトランジスタ５０１を導通状態に設定するために、第１固定電圧をＮＭＯＳトランジスタ５０１のゲート端子に供給することが可能である。第１固定電圧は、例えば、供給電圧源（Ｖ_DD）の電圧であってよい。更には、ＮＭＯＳトランジスタ５０１を非導通状態に設定するために、第２固定電圧をゲート端子に供給することが可能である。第２固定電圧は、例えば、０Ｖであってよい。第１及び第２固定電圧は、制御ワードに基づいてデコーダユニット５６０により直接的に生成されることが可能である。従って、スイッチ制御ユニット５１０は、デコードユニット５６０とＮＭＯＳトランジスタ５０１のゲート端子との間の短絡によって実現可能である。ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４には、抵抗器ストリング３０５からの異なる基準レベルが供給されているため、これらのＮＭＯＳトランジスタは、導通状態において動作したときに、異なるソース電位を有することが可能である。この結果として、これらのＮＭＯＳトランジスタは、例えば、これらのサイズが等しい場合には、異なるオン抵抗値を有することが可能である。そして、異なるオン抵抗値は、ＡＤＣ１内における非線形誤差を引き起こすことになる。抵抗器ストリング３０５により生成される基準レベルが固定されている場合には、異なる幅／長さ比（Ｗ／Ｌ）を異なるＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４に割り当てることにより、異なるＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４において異なるソース電位を有することの影響を少なくとも部分的に補償することが可能である。

しかしながら、生成される基準レベルが固定されていない場合、例えば、生成される基準レベルが第１及び／又は第２レンジ制御値と共に変化可能である場合には、異なるＷ／Ｌを異なるＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４に割り当てる方式は、ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４の異なるソース電位を補償するには、余り効果的ではないであろう。

異なるソース電位の影響を低減させるために使用可能なスイッチ制御ユニット５１０の一実施例が図６ａの回路図に示されている。スイッチ制御ユニット５１０は、スイッチ５１１、５１２及び５１４を有することが可能である。スイッチ制御ユニット５１０は、コンデンサ５１３を更に有することが可能である。スイッチ５１１は、デコーダユニット５６０（図５）により生成される制御信号に基づいて、コンデンサ５１３の第１端子をアース又はＮＭＯＳトランジスタ５０１に接続された抵抗器ストリング３０５の内部ノードに選択的に接続するように構成されることが可能である。スイッチ５１２は、デコーダユニット５６０（図５）により生成される制御信号に基づいて、コンデンサ５１３の第２端子を供給電圧源（Ｖ_DD）又はＮＭＯＳトランジスタ５０１のゲート端子に選択的に接続するように構成されることが可能である。スイッチ５１４は、デコーダユニット５６０により生成される制御信号に基づいて閉路状態にされたときに、ＮＭＯＳトランジスタ５０１のゲート端子をアースに接続するように構成されることが可能である。

図６ｂは、ＮＭＯＳトランジスタ５０１が非導通状態に設定された場合における図６ａの実施例の概略回路図を示している。スイッチ５１４は、ＮＭＯＳトランジスタ５０１のゲート端子をアースに接続すると共にＮＭＯＳトランジスタ５０１を非導通状態に設定するために、閉路状態にされることが可能である。スイッチ５１１は、コンデンサ５１３の第１端子をアースに接続するように設定されることが可能であり、スイッチ５１２は、コンデンサ５１３の第２端子を供給電圧源（Ｖ_DD）に接続するように設定されることが可能である。この結果として、コンデンサ５１３を供給電圧源（Ｖ_DD）の電圧に充電することが可能である。代替実施例においては、コンデンサ５１３を充電するために、供給電圧源（Ｖ_DD）の電圧及びアース以外の固定電圧を使用することも可能である。

図６ｃは、ＮＭＯＳトランジスタ５０１が導通状態に設定された場合における図６ａの実施例の別の概略回路図を示している。スイッチ５１４は、開路状態であってよい。スイッチ５１１及び５１２は、ＮＭＯＳトランジスタ５０１に接続された抵抗器ストリング３０５の内部ノードとＮＭＯＳトランジスタ５０１のゲート端子との間にコンデンサ５１３を接続するように設定されることが可能である。コンデンサ５１３は、ＮＭＯＳトランジスタ５０１のチャネル容量よりも格段に大きな容量を有することが可能である。この場合には、コンデンサ５１３の両端の電圧は、供給電圧源（Ｖ_DD）の電圧に近い状態に留まることになる。この結果として、ＮＭＯＳトランジスタ５０１のゲート−ソース電圧（Ｖ_GS）は、ＮＭＯＳトランジスタ５０１に接続された抵抗器ストリング３０５の内部ノードにおける電圧レベルとは無関係に、供給電圧源（Ｖ_DD）の電圧に近い状態となる。ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４の状態を制御するための上記のような構成を使用することにより、ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４における異なるソース電位に起因する誤差を低減させることが可能である。

代替実施例においては、そのドレイン端子がそのソース端子に短絡されているＮＭＯＳトランジスタ（図示されてはいない）によってコンデンサ５１３（図６ａ）を実装することが可能である。前述のＮＭＯＳトランジスタのゲート端子は、スイッチ５１２に接続されることが可能であり、ドレイン端子及びソース端子は、スイッチ５１１に接続されることが可能である。この構成によれば、ソース電位の変動に起因するＮＭＯＳトランジスタ５０１内における閾値電圧（Ｖ_T）の変化を補償することが可能である。コンデンサ５１３が実装されるＮＭＯＳトランジスタには、このＮＭＯＳトランジスタとＮＭＯＳトランジスタ５０１とを互いに接続するようにスイッチ５１１が設定されたときに、ＮＭＯＳトランジスタ５０１と同一のＶ_Tが付与されることになる。従って、図６ｂに示されている期間でコンデンサ５１３内に保存されている電荷の一部が、コンデンサ５１３が実装されるＮＭＯＳトランジスタの面積とＮＭＯＳトランジスタ５０１の面積により決定される比率に従って、図６ｃに示されている期間においてＮＭＯＳトランジスタ５０１のチャネルに再分配されることになる。例えば、２つのＮＭＯＳトランジスタが同一サイズである場合には、保存されている電荷の半分が、図６ｃに示された期間において、ＮＭＯＳトランジスタ５０１のチャネルに再分配されることになる。これによって、ＮＭＯＳトランジスタ５０１、５０２、５０３及び５０４には、いずれも、抵抗器ラダー３０５内のどのノードに接続されているのかとは無関係に、同一のオン抵抗値が付与されることになる。これは、ＡＤＣ１における全体的に優れた直線性を得るために有利である。

以上、ＭＯＳ技術において実装された本発明の特定の実施例を提示した。代替実施例においては、その他のタイプの技術を使用することが可能である。例えば、バイポーラ技術又はＢｉＣＭＯＳ技術（バイポーラとＣＭＯＳとを組み合わせた技術）を使用することが可能であり、この場合には、ＡＤＣ１の少なくとも一部をバイポーラ接合トランジスタ（Bipolar Junction Transistor：ＢＪＴ）により実装することが可能である。更には、本発明の範囲内において、その他の実施例も可能である。例えば、実施例に提示されているものとは相補的な設計を使用することが可能であり、この場合には、例えば、ＮＭＯＳトランジスタをＰＭＯＳトランジスタによって置換することが可能であり、ＰＭＯＳトランジスタをＮＭＯＳトランジスタによって置換することが可能であり、アースに対する接続を供給電圧源（Ｖ_DD）に対する接続によって置換することが可能であり、供給電圧源（Ｖ_DD）に対する接続をアースに対する接続によって置換可することが能である。

ＡＤＣ１は、集積回路内に包含されることが可能である。ＡＤＣ１は、更に、電子装置内に包含されることが可能である。電子装置は、ＶＧＡモニタ等のモニタ、プロジェクタ、テレビ受像機、又は無線トランシーバのいずれかであってよいが、これに限定されるものではない。

以上、特定の実施例を参照して本発明について説明した。しかしながら、本発明の範囲内において、前述の実施例以外のその他の実施例も可能である。本発明の様々な特徴は、前述の実施例の特徴の組み合わせ以外の組み合わせにて組み合わせることも可能である。本発明の範囲は、添付の特許請求の範囲の請求項のみによって限定される。

一実施例によるアナログ／デジタルコンバータのブロック図である。 一実施例による比較ユニットのブロック図である。 一実施例による第１レンジ制御ユニット、第２レンジ制御ユニット、及び基準レベルユニットの回路図である。 基準レベルユニットの代替実施例の回路図である。 一実施例によるマルチプレクサユニットの回路図である。 一実施例によるマルチプレクサユニット内のスイッチ装置及びスイッチ制御ユニットの回路図である。 一実施例によるマルチプレクサユニット内のスイッチ装置及びスイッチ制御ユニットの回路図である。 一実施例によるマルチプレクサユニット内のスイッチ装置及びスイッチ制御ユニットの回路図である。

Claims (15)

1. アナログ／デジタルコンバータ（１）の入力レンジのサイズを制御するための第１レンジ制御値を生成するように構成された第１レンジ制御ユニット（１００）と、
   前記入力レンジの中点を制御するための第２レンジ制御値を生成するように構成された第２レンジ制御ユニット（２００）と、
   前記第１レンジ制御ユニット（１００）及び前記第２レンジ制御ユニット（２００）に電気的に動作可能に接続された基準レベルユニット（３００）であって、少なくとも前記第１及び第２レンジ制御値に基づいて複数の基準レベルを生成するように構成された基準レベルユニット（３００）と、
   前記第２レンジ制御ユニット（２００）及び前記基準レベルユニット（３００）に電気的に動作可能に接続された比較ユニット（４００）であって、前記アナログ／デジタルコンバータ（１）のアナログ入力値と前記第２レンジ制御値との間の差と前記複数の基準レベルの個々の基準レベルとの間における少なくとも１つの比較を実行すると共に、前記少なくとも１つの比較に基づいて前記アナログ／デジタルコンバータ（１）のデジタル出力値を生成するように構成された比較ユニット（４００）とを有することを特徴とするアナログ／デジタルコンバータ。
2. 前記第１レンジ制御値は、前記複数の基準レベルの最大基準レベルと最小基準レベルとの間の差を制御している請求項１記載のアナログ／デジタルコンバータ。
3. 前記複数の基準レベルの平均値は、前記第２レンジ制御値に比例している請求項１又は２記載のアナログ／デジタルコンバータ。
4. 前記第１レンジ制御ユニット（１００）は、前記アナログ／デジタルコントローラ（１）の第１制御インターフェイス（４）を介してデジタル的に制御可能であり、且つ／又は、前記第２レンジ制御ユニット（２００）は、第２制御インターフェイス（５）を介してデジタル的に制御可能である請求項１から３のいずれか一項に記載のアナログ／デジタルコンバータ。
5. 前記第１レンジ制御ユニット（１００）は、第１ＭＯＳトランジスタ（１０３）と、前記第１ＭＯＳトランジスタ（１０３）に電気的に動作可能に接続されたデジタル／アナログコンバータ（１０１）と、第１抵抗器ストリング（１０５）とを有しており、ここで、前記第１レンジ制御ユニット（１００）は、前記第１ＭＯＳトランジスタ（１０３）のゲート端子にて前記第１レンジ制御値を生成するように構成されており、前記デジタル／アナログコンバータ（１０１）は、前記第１ＭＯＳトランジスタ（１０３）のドレイン電流を制御するように構成されており、前記第１ＭＯＳトランジスタ（１０３）は、前記ドレイン電流を前記第１抵抗器ストリング（１０５）内に注入するように構成されており、前記第１抵抗器ストリング（１０５）は、前記第２レンジ制御ユニット（２００）用の少なくとも１つの基準値を生成するように構成されている請求項４記載のアナログ／デジタルコンバータ。
6. 前記第２レンジ制御ユニット（２００）は、前記第１抵抗器ストリング（１０５）によって生成された少なくとも１つの基準値の中の１つの基準値を選択するように構成されたマルチプレクサユニット（２０１）を有しており、ここで、前記第２レンジ制御ユニット（２００）は、更に、前記少なくとも１つの基準値の中の前記選択された１つの基準値又は当該基準値から導出された値を出力するように構成されている請求項５記載のアナログ／デジタルコンバータ。
7. 前記基準レベルユニット（３００）は、少なくとも第２抵抗器ストリング（３０５）内に注入された基準電流に基づいて前記複数の基準レベルを生成するように構成された前記第２抵抗器ストリング（３０５）を有する請求項１から６のいずれか一項に記載のアナログ／デジタルコンバータ。
8. 前記基準レベルユニット（３００）は、更に、ゲート端子において前記第１レンジ制御値を受け取ると共に、前記第１レンジ制御値に基づいて前記基準電流を生成するように構成された第２ＭＯＳトランジスタ（３０２）を有する請求項７記載のアナログ／デジタルコンバータ。
9. 前記基準レベルユニット（３００）は、更に、演算増幅器（ＯＰ）又は演算トランスコンダクタンス増幅器（ＯＴＡ）（３０４）の第１入力端子において前記第２レンジ制御値を受け取ると共に、前記第２抵抗器ストリング（３０５）に接続された第３ＭＯＳトランジスタ（３０３）のゲート端子に制御電圧を供給するように構成された前記演算増幅器（ＯＰ）又は演算トランスコンダクタンス増幅器（ＯＴＡ）（３０４）を有しており、ここで、前記ＯＰ又はＯＴＡ（３０４）の第２入力端子は、前記第２抵抗器ストリング（３０５）の内部ノードに接続されている請求項７又は８記載のアナログ／デジタルコンバータ。
10. 前記比較ユニット（４００）は、前記複数の基準レベルの中の１つの基準レベルを選択すると共に、前記複数の基準レベルの中の前記選択された１つの基準レベルを少なくとも１つのマルチプレクサユニット（４０２）の出力端子（５８０）に転送するように構成された前記少なくとも１つのマルチプレクサユニット（４０２）を有する請求項１から９のいずれか一項に記載のアナログ／デジタルコンバータ。
11. 前記比較ユニット（４００）内の前記少なくとも１つのマルチプレクサユニット（４０２）は、導通状態に設定されたときに、前記複数の基準レベルの中の１つの基準レベルを前記マルチプレクサユニット（４０２）の前記出力（５８０）に転送するように構成された複数のＭＯＳトランジスタ（５０１、５０２、５０３及び５０４）を有する請求項１０記載のアナログ／デジタルコンバータ。
12. 前記複数のＭＯＳトランジスタ（５０１、５０２、５０３及び５０４）の各々は、スイッチ制御ユニット（５１０、５２０、５３０及び５４０）に電気的に動作可能に接続されており、この場合に、充電されたコンデンサ（５１３）を前記ＭＯＳトランジスタ（５０１、５０２、５０３及び５０４）に接続することによって、各々のスイッチ制御ユニット（５１０、５２０、５３０及び５４０）は、自身に動作可能に接続されている前記ＭＯＳトランジスタ（５０１、５０２、５０３及び５０４）を前記導通状態に設定するように構成されている請求項１１記載のアナログ／デジタルコンバータ。
13. 請求項１から１２のいずれか一項に記載のアナログ／デジタルコンバータを有する集積回路。
14. 請求項１から１２のいずれか一項に記載のアナログ／デジタルコンバータを有する電子装置。
15. 前記電子装置は、モニタ、プロジェクタ、テレビ受像機、又は無線トランシーバである請求項１４記載の電子装置。

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