JPH05206862A - 調整可能な受動的構成要素を有する集積回路 - Google Patents
調整可能な受動的構成要素を有する集積回路Info
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- JPH05206862A JPH05206862A JP4106662A JP10666292A JPH05206862A JP H05206862 A JPH05206862 A JP H05206862A JP 4106662 A JP4106662 A JP 4106662A JP 10666292 A JP10666292 A JP 10666292A JP H05206862 A JPH05206862 A JP H05206862A
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- H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
- H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
- H03H3/08—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
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- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1291—Current or voltage controlled filters
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Abstract
(57)【要約】 （修正有）
【目的】 製造後に抵抗又は容量の精密な絶対値をもた
らすために調整することの出来る受動的回路構成要素を
有する集積回路。 【構成】 論理ゲートを使って複数の受動的要素を選択
的に組み合わせて各要素を回路網に包含させたり排除し
たりすることが出来、包含された受動的要素の合成値は
該受動的回路構成要素の値に等しい。該論理ゲートは、
該チップへの所要の入力を減少させるためにデコーダー
からの出力によりセットされる。
らすために調整することの出来る受動的回路構成要素を
有する集積回路。 【構成】 論理ゲートを使って複数の受動的要素を選択
的に組み合わせて各要素を回路網に包含させたり排除し
たりすることが出来、包含された受動的要素の合成値は
該受動的回路構成要素の値に等しい。該論理ゲートは、
該チップへの所要の入力を減少させるためにデコーダー
からの出力によりセットされる。
Description
【０００１】
【発明の属する技術分野】本発明は、当該回路の製造後
に値を可逆的に調整することの出来る受動的構成要素を
有する集積回路に関する。
に値を可逆的に調整することの出来る受動的構成要素を
有する集積回路に関する。
【０００２】
【従来技術とその問題点】集積回路製造における困難な
問題は、抵抗器やコンデンサーなどの受動的構成要素の
絶対値を精密に設定することが出来ないことである。受
動的構成要素が同じ種類のもので、且つ同じ集積回路上
にあるならば良好な相対的精度を達成出来るけれども、
その様な受動的構成要素の絶対値について高度の精密性
を確実に達成することは不可能であった。
問題は、抵抗器やコンデンサーなどの受動的構成要素の
絶対値を精密に設定することが出来ないことである。受
動的構成要素が同じ種類のもので、且つ同じ集積回路上
にあるならば良好な相対的精度を達成出来るけれども、
その様な受動的構成要素の絶対値について高度の精密性
を確実に達成することは不可能であった。
【０００３】受動的構成要素の、指定された値からの差
は、例えばリトグラフィー精度、不純物量、及び酸化物
の厚みの変化など、製造プロセスにおける固有の小さな
変化まで追跡することが出来る。これら受動的構成要素
の絶対値を設計時に見積もることは出来るが、在来のプ
ロセスでは精密に製造することは出来ない。
は、例えばリトグラフィー精度、不純物量、及び酸化物
の厚みの変化など、製造プロセスにおける固有の小さな
変化まで追跡することが出来る。これら受動的構成要素
の絶対値を設計時に見積もることは出来るが、在来のプ
ロセスでは精密に製造することは出来ない。
【０００４】或る場合には、回路の動作特性は受動的構
成要素の値の比に依存するが、これは、その回路上の受
動的構成要素が類似のプロセス変動の影響を受けるなら
ば一定に留まる。そのときには予測可能な動作特性を達
成できる。
成要素の値の比に依存するが、これは、その回路上の受
動的構成要素が類似のプロセス変動の影響を受けるなら
ば一定に留まる。そのときには予測可能な動作特性を達
成できる。
【０００５】しかし、集積回路の動作特性が構成要素の
絶対値に関連しているために受動的構成要素に高い絶対
精度を必要とする場合がある。在来の製造方法で受動的
構成要素について精密な絶対値を得ることは不可能であ
るので、回路が製造された後に受動的構成要素の値を調
整できることが望ましい。
絶対値に関連しているために受動的構成要素に高い絶対
精度を必要とする場合がある。在来の製造方法で受動的
構成要素について精密な絶対値を得ることは不可能であ
るので、回路が製造された後に受動的構成要素の値を調
整できることが望ましい。
【０００６】調整可能な値を有する抵抗器を、金属ヒュ
ーズ及び分路を有する抵抗性要素の回路の形で製造でき
ることが知られている。その分路は、外部回路がアクセ
スすることの出来るザッピング・ゼナー・ダイオード
（ｚａｐｐｉｎｇ Ｚｅｎｅｒｄｉｏｄｅｓ）であるこ
とが出来る。抵抗器の値を測定し、それを所望の値と比
較した後、１個以上のヒューズを溶融させて抵抗を増大
させ、或いは１個以上のザッピング・ゼナー・ダイオー
ドを焼き切って抵抗を減少させることによって該抵抗が
調整される。該チップの周辺部の対応する回路パッドに
大電流を注入することによって、選択されたヒューズを
溶融させ、或いは選択されたゼナー・ダイオードを焼き
切ることが出来る。
ーズ及び分路を有する抵抗性要素の回路の形で製造でき
ることが知られている。その分路は、外部回路がアクセ
スすることの出来るザッピング・ゼナー・ダイオード
（ｚａｐｐｉｎｇ Ｚｅｎｅｒｄｉｏｄｅｓ）であるこ
とが出来る。抵抗器の値を測定し、それを所望の値と比
較した後、１個以上のヒューズを溶融させて抵抗を増大
させ、或いは１個以上のザッピング・ゼナー・ダイオー
ドを焼き切って抵抗を減少させることによって該抵抗が
調整される。該チップの周辺部の対応する回路パッドに
大電流を注入することによって、選択されたヒューズを
溶融させ、或いは選択されたゼナー・ダイオードを焼き
切ることが出来る。
【０００７】上記した調整（トリミング）方法には、そ
の使用を制限する種々の欠点がある。第１に、新しい接
続を作るために（ゼナー・ダイオードについて）、或い
は確立されている接続を破壊するために（ヒューズにつ
いて）回路に注入しなければならない大電流は、回路の
他の部分に予測できない変化を生じさせる可能性があ
る。第２に、そのトリミング・プロセス時に形成された
新しい接続が回路の不可欠の一部分となって、しばしば
予測不能の変化を回路の動作特性に生じさせる。第３
に、新しい接続は永久的であるので、格別に遅くて費用
のかかる一連の不可逆的な操作により回路を漸進的に所
望の状態にもってゆく手続を用いなければならない。最
後に、各トリミング要素のために余分の回路パッドを設
けなければならないので、集積回路チップのサイズが大
きくなるという欠点がある。
の使用を制限する種々の欠点がある。第１に、新しい接
続を作るために（ゼナー・ダイオードについて）、或い
は確立されている接続を破壊するために（ヒューズにつ
いて）回路に注入しなければならない大電流は、回路の
他の部分に予測できない変化を生じさせる可能性があ
る。第２に、そのトリミング・プロセス時に形成された
新しい接続が回路の不可欠の一部分となって、しばしば
予測不能の変化を回路の動作特性に生じさせる。第３
に、新しい接続は永久的であるので、格別に遅くて費用
のかかる一連の不可逆的な操作により回路を漸進的に所
望の状態にもってゆく手続を用いなければならない。最
後に、各トリミング要素のために余分の回路パッドを設
けなければならないので、集積回路チップのサイズが大
きくなるという欠点がある。
【０００８】
【発明の概要】本発明の主な目的は、製造後に高い精度
及び予測可能性をもって値を調整することの出来る受動
的構成要素を有する集積回路を提供することである。
及び予測可能性をもって値を調整することの出来る受動
的構成要素を有する集積回路を提供することである。
【０００９】本発明の他の目的は、大電流を回路に注入
せずに値を調整することの出来る受動的構成要素を有す
る集積回路を提供することである。
せずに値を調整することの出来る受動的構成要素を有す
る集積回路を提供することである。
【００１０】この発明の他の目的は、値を可逆的に調整
することの出来る受動的構成要素を有する集積回路を提
供することである。
することの出来る受動的構成要素を有する集積回路を提
供することである。
【００１１】本発明の他の目的は、集積回路上の受動的
構成要素の値を調整する効率的プロセスを提供すること
である。
構成要素の値を調整する効率的プロセスを提供すること
である。
【００１２】これらの目的及びその他の目的は、第１ノ
ード及び第２ノードの間に接続された受動的要素の回路
網を包含する集積回路で達成される。これらの受動的要
素（例えば抵抗器やコンデンサー）は、該第１ノード及
び該第２ノードの間で並列に又は直列に又はいろいろな
並列−直列の組合せで相互に選択的に接続されることが
出来る。該第１及び第２のノードの間の回路網の等価回
路によって表される受動的構成要素の値への寄与に各受
動的要素を選択的に含めたり排除したりするために複数
の論理ゲートが使われる。各論理ゲートは、該論理ゲー
トを開いたり閉じたりして対応する受動的要素を該回路
網の一部として機能することに含めたり排除したりする
ために該集積回路の外から制御することの出来る制御端
子を有する。
ード及び第２ノードの間に接続された受動的要素の回路
網を包含する集積回路で達成される。これらの受動的要
素（例えば抵抗器やコンデンサー）は、該第１ノード及
び該第２ノードの間で並列に又は直列に又はいろいろな
並列−直列の組合せで相互に選択的に接続されることが
出来る。該第１及び第２のノードの間の回路網の等価回
路によって表される受動的構成要素の値への寄与に各受
動的要素を選択的に含めたり排除したりするために複数
の論理ゲートが使われる。各論理ゲートは、該論理ゲー
トを開いたり閉じたりして対応する受動的要素を該回路
網の一部として機能することに含めたり排除したりする
ために該集積回路の外から制御することの出来る制御端
子を有する。
【００１３】本発明の特徴と考えられる新規なものが特
許請求の範囲の欄に記載されている。しかし、本発明の
本発明の本質と、その必須の構成要素及び利点は、添付
図面と関連させて、実施例についての以下の説明を考察
すれば一層明らかとなろう。
許請求の範囲の欄に記載されている。しかし、本発明の
本発明の本質と、その必須の構成要素及び利点は、添付
図面と関連させて、実施例についての以下の説明を考察
すれば一層明らかとなろう。
【００１４】
【実施例】図１を参照して、増幅回路の文脈で発明を説
明するが、これは本発明の多数の有益なアプリケーショ
ンの一つの例である。増幅器Ａは、第１入力１１及び第
２入力１２と、出力Ｕとを有する。帰還回路網が出力Ｕ
と入力１２との間に接続されていて、直列に配置された
８個の抵抗器要素Ｒ１，Ｒ２，・・・，Ｒ８からなって
いる。ＣＭＯＳ論理ゲートＧ１，Ｇ２，・・・，Ｇ８が
２個の隣接する抵抗器要素Ｒ１，Ｒ２，・・・，Ｒ８の
間の各ノードに接続されている。各論理ゲート反対側端
部は共通のノード又は点Ｐに接続されている。
明するが、これは本発明の多数の有益なアプリケーショ
ンの一つの例である。増幅器Ａは、第１入力１１及び第
２入力１２と、出力Ｕとを有する。帰還回路網が出力Ｕ
と入力１２との間に接続されていて、直列に配置された
８個の抵抗器要素Ｒ１，Ｒ２，・・・，Ｒ８からなって
いる。ＣＭＯＳ論理ゲートＧ１，Ｇ２，・・・，Ｇ８が
２個の隣接する抵抗器要素Ｒ１，Ｒ２，・・・，Ｒ８の
間の各ノードに接続されている。各論理ゲート反対側端
部は共通のノード又は点Ｐに接続されている。
【００１５】該帰還回路網は、２個のコンデンサーＣ１
及びＣ２と、グランド電位に接続された負荷抵抗器ＲL
とをも含む。負荷抵抗器ＲL は、コンデンサーＣ１によ
って共通点Ｐに結合されると共に、コンデンサーＣ２に
よって出力ノードに結合されている。各論理ゲートは、
ディジタル・デコーダーＤのそれぞれの出力Ｅ１，Ｅ
２，・・・，Ｅ８にそれぞれ接続されているそれぞれの
制御端子を有する。デコーダーＤは、該デコーダーが外
部回路からアクセスされ得る様に集積回路チップ（図示
せず）の周辺部に配置された３個の回路パッドＳ１，Ｓ
２及びＳ３に接続された３個の入力を有する。
及びＣ２と、グランド電位に接続された負荷抵抗器ＲL
とをも含む。負荷抵抗器ＲL は、コンデンサーＣ１によ
って共通点Ｐに結合されると共に、コンデンサーＣ２に
よって出力ノードに結合されている。各論理ゲートは、
ディジタル・デコーダーＤのそれぞれの出力Ｅ１，Ｅ
２，・・・，Ｅ８にそれぞれ接続されているそれぞれの
制御端子を有する。デコーダーＤは、該デコーダーが外
部回路からアクセスされ得る様に集積回路チップ（図示
せず）の周辺部に配置された３個の回路パッドＳ１，Ｓ
２及びＳ３に接続された３個の入力を有する。
【００１６】デコーダーＤは、３個の回路パッドＳ１及
びＳ２及びＳ３に加えられたディジタル信号により形成
される３ビット・ワードを変換して、入力ラインＥ１−
Ｅ８の中の選択された一つに高レベル値を生じさせる。
この様にして、該デコーダーは、論理ゲートＧ１−Ｇ８
の中の選択された一つを伝導状態及び非伝導状態の間で
制御する。各ゲートは、出力ノードＵと共通点Ｐとの間
の抵抗器要素Ｒ１−Ｒ８の中の一つ以上に接続すること
が出来る。下記は、増幅器Ａの出力Ｕと共通点Ｐとの間
のそれれの値の挿入の可能性である。
びＳ２及びＳ３に加えられたディジタル信号により形成
される３ビット・ワードを変換して、入力ラインＥ１−
Ｅ８の中の選択された一つに高レベル値を生じさせる。
この様にして、該デコーダーは、論理ゲートＧ１−Ｇ８
の中の選択された一つを伝導状態及び非伝導状態の間で
制御する。各ゲートは、出力ノードＵと共通点Ｐとの間
の抵抗器要素Ｒ１−Ｒ８の中の一つ以上に接続すること
が出来る。下記は、増幅器Ａの出力Ｕと共通点Ｐとの間
のそれれの値の挿入の可能性である。
【００１７】 Ｒ１ Ｒ１＋Ｒ２ Ｒ１＋Ｒ２＋Ｒ３ Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４ Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５ Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６ Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７ Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８ これらの値は、それぞれのゲートＧ１，Ｇ２，Ｇ３，Ｇ
４，Ｇ５，Ｇ６，Ｇ７及びＧ８がオンにされるならば、
即ち、伝導状態にされるならば達成される値に対応す
る。
４，Ｇ５，Ｇ６，Ｇ７及びＧ８がオンにされるならば、
即ち、伝導状態にされるならば達成される値に対応す
る。
【００１８】ベース抵抗器Ｒ１から始まって、回路の最
適動作が得られるまで抵抗の値を漸進的に増大させるこ
とが可能である。抵抗の最適値は、大電流を該集積回路
に導入せずに得られる。また、抵抗値を調整するプロセ
スが可逆的であることも理解されよう。
適動作が得られるまで抵抗の値を漸進的に増大させるこ
とが可能である。抵抗の最適値は、大電流を該集積回路
に導入せずに得られる。また、抵抗値を調整するプロセ
スが可逆的であることも理解されよう。
【００１９】デコーダーは、回路パッドＳ１，Ｓ２及び
Ｓ３と論理ゲートＧ１−Ｇ８との間のアイソレータとし
ても作用する。このアイソレータは、該回路に有害な電
流又は電圧の適用を防止するものである。
Ｓ３と論理ゲートＧ１−Ｇ８との間のアイソレータとし
ても作用する。このアイソレータは、該回路に有害な電
流又は電圧の適用を防止するものである。
【００２０】図１の回路を使ってトリミング操作が行わ
れた後、唯一の伝導状態ＣＭＯＳゲートがノードＵ及び
ノードＰの間に直列となっている。この様にして、Ｒ１
又は８個に及ぶ抵抗器要素の直列回路の抵抗値を選択す
ることが出来る。選択された抵抗値は、焼き切れたゼナ
ー・ダイオードの予測不能の抵抗値の影響を受けない。
当業者は、この発明が、従来技術の方法に比べてトリミ
ング・プロセスの精度及び予測可能性を改善するもので
あることを理解するであろう。
れた後、唯一の伝導状態ＣＭＯＳゲートがノードＵ及び
ノードＰの間に直列となっている。この様にして、Ｒ１
又は８個に及ぶ抵抗器要素の直列回路の抵抗値を選択す
ることが出来る。選択された抵抗値は、焼き切れたゼナ
ー・ダイオードの予測不能の抵抗値の影響を受けない。
当業者は、この発明が、従来技術の方法に比べてトリミ
ング・プロセスの精度及び予測可能性を改善するもので
あることを理解するであろう。
【００２１】ザッピング・ゼナー・ダイオード（図示せ
ず）を使って該デコーダーの入力ワードをセットするこ
とによってトリミングを永久的なものとすることが出来
る。この場合、ダイオードを溶融させるのに要する大電
流は、アイソレータとして作用するデコーダーＤによっ
て信号経路から分離される。即ち、デコーダーＤは該回
路の残りの部分を大電流から絶縁させるので、損傷は発
生しない。
ず）を使って該デコーダーの入力ワードをセットするこ
とによってトリミングを永久的なものとすることが出来
る。この場合、ダイオードを溶融させるのに要する大電
流は、アイソレータとして作用するデコーダーＤによっ
て信号経路から分離される。即ち、デコーダーＤは該回
路の残りの部分を大電流から絶縁させるので、損傷は発
生しない。
【００２２】図２は、各論理ゲートの好適な実施態様を
示す。これらの論理ゲートは、ＮチャネルＣＭＯＳトラ
ンジスタＴ１と、ＰチャネルＣＭＯＳトランジスタＴ２
とから成る。これらのトランジスタはノードＮ（２個の
抵抗器の共有するノードの一つを表す）と共通点Ｐとの
間に並列に接続されている。インバーターＩＮＶは前記
トランジスタの一つ（Ｔ２など）のゲート端子を駆動
し、該デコーダーからの直接信号は他方のトランジスタ
（Ｔ１など）のゲート端子を駆動する。トランジスタＴ
１のゲート端子と該インバーターの入力とは回路イネー
ブル・ノードＣＥで相互に接続されて、図１のそれぞれ
のデコーダー出力Ｅ１−Ｅ８に対応するゲートの制御端
子を形成する。
示す。これらの論理ゲートは、ＮチャネルＣＭＯＳトラ
ンジスタＴ１と、ＰチャネルＣＭＯＳトランジスタＴ２
とから成る。これらのトランジスタはノードＮ（２個の
抵抗器の共有するノードの一つを表す）と共通点Ｐとの
間に並列に接続されている。インバーターＩＮＶは前記
トランジスタの一つ（Ｔ２など）のゲート端子を駆動
し、該デコーダーからの直接信号は他方のトランジスタ
（Ｔ１など）のゲート端子を駆動する。トランジスタＴ
１のゲート端子と該インバーターの入力とは回路イネー
ブル・ノードＣＥで相互に接続されて、図１のそれぞれ
のデコーダー出力Ｅ１−Ｅ８に対応するゲートの制御端
子を形成する。
【００２３】制御端子ＣＥの信号が低レベルから高レベ
ルへ遷移するとき、トランジスタＴ１及びＴ２は伝導状
態となって該論理ゲートをオン状態にする。制御端子Ｃ
Ｅの信号が高レベルから低レベルへと遷移するとき、ト
ランジスタＴ１及びＴ２は非伝導状態となって該論理ゲ
ートをオフ状態に転換させる。勿論、該インバータを、
図示のようにトランジスタＴ２のゲートの代わりにトラ
ンジスタＴ１のゲートに単に結合させることによって逆
のゲート応答を得ることが出来る。
ルへ遷移するとき、トランジスタＴ１及びＴ２は伝導状
態となって該論理ゲートをオン状態にする。制御端子Ｃ
Ｅの信号が高レベルから低レベルへと遷移するとき、ト
ランジスタＴ１及びＴ２は非伝導状態となって該論理ゲ
ートをオフ状態に転換させる。勿論、該インバータを、
図示のようにトランジスタＴ２のゲートの代わりにトラ
ンジスタＴ１のゲートに単に結合させることによって逆
のゲート応答を得ることが出来る。
【００２４】別の構成が図３に示されており、この場合
には論理ゲートは個々の抵抗器要素と並列に配置される
ことが出来る。デコーダー（図示せず）は、抵抗器要素
Ｒ１−Ｒ８の中の一つ以上を短絡させるためにゲートの
制御端子を駆動する。この場合には、１個以上のゲート
を同時に開閉することが可能であろう。従って、この様
な構成では集合｛Ｒ１，Ｒ２，・・・，Ｒｎ｝中の抵抗
器の全ての順列を選択出来る。よって、この実施例で
は、抵抗器要素の付加的な組合せの全てが可能であるの
で、得ることの出来る抵抗値の範囲は広い。
には論理ゲートは個々の抵抗器要素と並列に配置される
ことが出来る。デコーダー（図示せず）は、抵抗器要素
Ｒ１−Ｒ８の中の一つ以上を短絡させるためにゲートの
制御端子を駆動する。この場合には、１個以上のゲート
を同時に開閉することが可能であろう。従って、この様
な構成では集合｛Ｒ１，Ｒ２，・・・，Ｒｎ｝中の抵抗
器の全ての順列を選択出来る。よって、この実施例で
は、抵抗器要素の付加的な組合せの全てが可能であるの
で、得ることの出来る抵抗値の範囲は広い。
【００２５】本発明の他の実施例では、抵抗器要素Ｒ１
−Ｒ８は、図４に示されている様に、直列ではなくて並
列に接続される。論理ゲートＧ２−Ｇ８は各抵抗器に直
列に配置されているが、第１の抵抗器は例外であり得
る。該回路は、所望の場合には抵抗器Ｒ１と直列に配置
されたゲートＧ１（図示せず）を持つことが可能であ
る。論理ゲートＧ２−Ｇ８はデコーダー（図示せず）の
出力によって制御される。この様に、２個以上の所望の
抵抗器要素の全ての並列組合せを得ることが出来る。
−Ｒ８は、図４に示されている様に、直列ではなくて並
列に接続される。論理ゲートＧ２−Ｇ８は各抵抗器に直
列に配置されているが、第１の抵抗器は例外であり得
る。該回路は、所望の場合には抵抗器Ｒ１と直列に配置
されたゲートＧ１（図示せず）を持つことが可能であ
る。論理ゲートＧ２−Ｇ８はデコーダー（図示せず）の
出力によって制御される。この様に、２個以上の所望の
抵抗器要素の全ての並列組合せを得ることが出来る。
【００２６】本発明は、コンデンサーなどの受動的構成
要素も利用できる。図５は他の実施例を示し、この場合
には複数のコンデンサー要素Ｃ１−Ｃ８が直列に接続さ
れ、対応する論理ゲートＣ１−Ｃ８が図１の場合と同様
にして接続されている。図６は、コンデンサー要素が抵
抗器要素と置換されている点を除いて図３の回路網と同
様の実施例を示す。同じく、図７においてコンデンサー
要素は図４に示されている回路網と同様に接続されてい
る。前の実施例における抵抗器に関してした説明の多く
は、これらの実施例におけるコンデンサーにも当てはま
る。
要素も利用できる。図５は他の実施例を示し、この場合
には複数のコンデンサー要素Ｃ１−Ｃ８が直列に接続さ
れ、対応する論理ゲートＣ１−Ｃ８が図１の場合と同様
にして接続されている。図６は、コンデンサー要素が抵
抗器要素と置換されている点を除いて図３の回路網と同
様の実施例を示す。同じく、図７においてコンデンサー
要素は図４に示されている回路網と同様に接続されてい
る。前の実施例における抵抗器に関してした説明の多く
は、これらの実施例におけるコンデンサーにも当てはま
る。
【００２７】回路網中の抵抗器要素やコンデンサー要素
の合成値は当該技術分野において周知されている公式か
ら導出出来るものであることが理解されよう。例えば、
直列の抵抗器要素の回路網により代表される受動的構成
要素は、その値が該抵抗器要素の値の算術和に等しい単
一の抵抗器の簡単な等価回路である。並列の抵抗器要素
の等価回路は、等価抵抗器の値の逆数が、並列に接続さ
れた抵抗器要素の値の逆数の和に等しいという方程式を
解くことによって決定される。同様の公式を使って、並
列又は直列のコンデンサー要素の等価回路又は合成値を
それぞれ決定することが出来る。
の合成値は当該技術分野において周知されている公式か
ら導出出来るものであることが理解されよう。例えば、
直列の抵抗器要素の回路網により代表される受動的構成
要素は、その値が該抵抗器要素の値の算術和に等しい単
一の抵抗器の簡単な等価回路である。並列の抵抗器要素
の等価回路は、等価抵抗器の値の逆数が、並列に接続さ
れた抵抗器要素の値の逆数の和に等しいという方程式を
解くことによって決定される。同様の公式を使って、並
列又は直列のコンデンサー要素の等価回路又は合成値を
それぞれ決定することが出来る。
【００２８】提示した全ての例は、解説を一様にするた
めに８個の受動的構成要素（抵抗器又はコンデンサー）
を包含しているけれども、要素の個数は、所要の精度に
応じて随意に選ぶことが出来る。更に、回路を集積回路
の特定の要件に適合させるために受動的構成要素の直列
配置を受動的構成要素の並列配置と組合わせることも可
能である。
めに８個の受動的構成要素（抵抗器又はコンデンサー）
を包含しているけれども、要素の個数は、所要の精度に
応じて随意に選ぶことが出来る。更に、回路を集積回路
の特定の要件に適合させるために受動的構成要素の直列
配置を受動的構成要素の並列配置と組合わせることも可
能である。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路に用いる論理ゲートの図である。
【図３】本発明の追加の実施例の回路図である。
【図４】本発明の追加の実施例の回路図である。
【図５】本発明の追加の実施例の回路図である。
【図６】本発明の追加の実施例の回路図である。
【図７】本発明の追加の実施例の回路図である。
Ｒ１，Ｒ２…抵抗器要素 Ｇ１，Ｇ２…ＣＭＯ
Ｓ論理ゲート ＲL …負荷抵抗器 Ｃ１，Ｃ２…コンデ
ンサー Ｓ１，Ｓ２…回路パッド
Ｓ論理ゲート ＲL …負荷抵抗器 Ｃ１，Ｃ２…コンデ
ンサー Ｓ１，Ｓ２…回路パッド
フロントページの続き (72)発明者 ロッシ ドメニコ イタリア国 パヴィア 27024 チラヴェ ニャ ヴィア ローマ 161
Claims (22)
- 【請求項１】 調整可能な値の受動的回路構成要素を有
する集積回路であって、 Ｎ個の入力とＭ個の出力とを有するデコーダーを備えて
おり、このＭはＮと関連していてＮより大きく、前記の
入力及び出力は各々第１及び第２の論理ゲートを有し、
該出力の論理状態は、該入力のコード化された論理状態
に対応し、 該デコーダーの出力に接続されると共に、該集積回路内
の該受動的回路構成要素の端子を画定する第１ノード及
び第２ノードを有する回路網を備えており、該回路網
は、相互に接続された複数の受動的要素と、複数の対応
する論理ゲートとを包含しており、該論理ゲートは、該
論理ゲートを伝導状態又は非伝導状態にするための制御
端子を有し、各制御端子は該デコーダーのＭ個の出力の
中の一つに結合され且つ制御され、各ゲートは、Ｎ個の
入力のコード化された論理状態に従って該受動的回路構
成要素の値に選択的に寄与させるために、その対応の受
動的要素に接続されて選択的に該受動的要素を該第１及
び第２のノードの間の回路に包含させ又は排除すること
を特徴とする集積回路。 - 【請求項２】 増幅されるべき信号を受信する第１入力
と、帰還信号を受信する第２入力と、出力とを有する演
算増幅器を更に備えており、 前記回路網は該演算増幅器の該第２入力と出力との間に
接続されていることを特徴とする請求項１に記載の集積
回路。 - 【請求項３】 ＮとＭとの関係はＭ＝２N であることを
特徴とする請求項１に記載の集積回路。 - 【請求項４】 相互に接続された複数の受動的要素は直
列に接続されていることを特徴とする請求項１に記載の
集積回路。 - 【請求項５】 相互に接続された複数の受動的要素は並
列に接続されていることを特徴とする請求項１に記載の
集積回路。 - 【請求項６】 相互に接続された複数の受動的要素は抵
抗器要素から成ることを特徴とする請求項１に記載の集
積回路。 - 【請求項７】 相互に接続された複数の受動的要素はコ
ンデンサー要素から成ることを特徴とする請求項１に記
載の集積回路。 - 【請求項８】 調整可能な値の受動的回路構成要素を有
する集積回路であって、Ｎ個の入力とＭ個の出力を有す
るデコーダーを備えており、このＭはＮと関連していて
Ｎより大きく、 前記のＭ個の出力に結合され且つ制御される複数のゲー
トを備え、 該受動的回路構成要素の値を画定するための直列接続さ
れた受動的要素の回路網を備えており、前記の受動的要
素の一つは第１ノードに接続され、前記ゲートの各々は
一つ以上の受動的要素を前記第１ノード及び第２ノード
の間に接続し、前記の複数の受動的要素の中の所定数の
受動的要素は、前記デコーダーの入力への信号の所定の
集合に従って前記第１ノード及び前記第２ノードの間に
直列に接続されることが出来ることを特徴とする集積回
路。 - 【請求項９】 増幅されるべき信号を受信する第１入力
と、帰還信号を受信する第２入力と出力とを有する演算
増幅器を更に備えており、前記出力は前記第１ノードに
結合されており、直列接続された複数の受動的要素の中
の最後の受動的要素は前記第２入力に接続され、前記の
複数のゲートの中の最後のゲートは前記入力を前記第２
ノードに結合させ、 負荷抵抗器が、グランド電位より高い第３ノードを確立
し、 第１コンデンサーが前記第２ノード及び第３ノードを結
合させ、 第２コンデンサーが前記第１ノード及び第３ノードを結
合させることを特徴とする請求項８に記載の集積回路。 - 【請求項１０】 前記ゲートの各々は、 第１及び第２の相補的ＣＭＯＳトランジスタから成り、
その各々はゲート端子と、ソースとドレンとを有し、両
方の前記トランジスタのソースは相互に結合され、両方
の前記トランジスタのドレンは相互に接続され、それぞ
れ のデコーダーの出力は、一方の前記トランジスタの
ゲート端子に直接接続されると共に、インバーターを通
して他方の前記トランジスタのゲート端子に接続される
ことを特徴とする請求項９に記載の集積回路。 - 【請求項１１】 ＮとＭとの関係はＭ＝２N であること
を特徴とする請求項８に記載の集積回路。 - 【請求項１２】 前記受動的要素は抵抗器要素であるこ
とを特徴とする請求項８に記載の集積回路。 - 【請求項１３】 前記受動的要素はコンデンサー要素で
あることを特徴とする請求項８に記載の集積回路。 - 【請求項１４】 調整可能な値の受動的回路構成要素を
有する集積回路であって、Ｎ個の入力とＭ個の出力とを
有するデコーダーを備えており、このＭはＮと関連して
いてＮより大きく、 前記のＭ個の出力に結合され且つ制御される複数のゲー
トを備え、 該受動的回路構成要素の値を画定するための直列接続さ
れた受動的要素の回路網を備えており、受動的要素の該
直列接続の対向端部は第１及び第２のノードを画定し、
前記ゲートの各々は、前記受動的要素の中の対応する一
つに並列に接続され、前記の複数の受動的要素の中の所
定数の受動的要素は、前記デコーダーの入力への信号の
所定の集合に従って前記第１ノード及び第２ノードの間
に直列に接続されることが出来ることを特徴とする集積
回路。 - 【請求項１５】 増幅されるべき信号を受信する第１入
力と、帰還信号を受信する第２入力と出力とを有する演
算増幅器を更に備えており、前記出力は前記第１ノード
に結合されており、前記第２入力は前記第２ノードに結
合されており、 負荷抵抗器が、グランド電位より高い第３ノードを確立
し、 第１コンデンサーが前記第２ノード及び第３ノードを結
合させ、 第２コンデンサーが前記第１ノード及び第３ノードを結
合させることを特徴とする請求項１４に記載の集積回
路。 - 【請求項１６】 前記ゲートの各々は、 第１及び第２の相補的ＣＭＯＳトランジスタから成り、
その各々はゲート端子と、ソースとドレンとを有し、両
方の前記トランジスタのソースは相互に結合され、両方
の前記トランジスタのドレンは相互に接続され、それぞ
れ のデコーダーの出力は、一方の前記トランジスタの
ゲート端子に直接接続されると共に、インバーターを通
して他方の前記トランジスタのゲート端子に接続される
ことを特徴とする請求項１５に記載の集積回路。 - 【請求項１７】 ＮとＭとの関係はＭ＝２N であること
を特徴とする請求項１４に記載の集積回路。 - 【請求項１８】 前記受動的要素は抵抗器要素であるこ
とを特徴とする請求項１４に記載の集積回路。 - 【請求項１９】 前記受動的要素はコンデンサー要素で
あることを特徴とする請求項１４に記載の集積回路。 - 【請求項２０】 集積回路の受動構成要素をトリミング
する方法であって、 相互に接続された受動的要素の回路網を有する集積回路
チップを製造し、 該受動的要素について所望の値を画定し、 コード化された入力信号をデコーダに供給し、前記入力
信号は該デコーダーからの出力信号に対して所定の関係
を有し、出力信号の数は入力信号の数より多く、 前記のコード化された入力信号を解読して、対応する出
力信号を生じさせ、 前記出力信号を複数の対応する論理ゲートに供給して該
ゲートの中の一つ以上を伝導状態にすると共に他のゲー
トを非伝導状態にするステップから成っており、各々の
伝導状態のゲートは対応する受動的要素を該回路網中に
包含させ、各々の非伝導状態のゲートは対応する受動的
要素を該回路網から排除し、該受動的構成要素の値は、
該回路網に包含される受動的要素の組合せの等価回路に
より表されることを特徴とする方法。 - 【請求項２１】 前記受動的要素は抵抗器要素であるこ
とを特徴とする請求項２０に記載の集積回路。 - 【請求項２２】 前記受動的要素はコンデンサー要素で
あることを特徴とする請求項２０に記載の集積回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| IT91A001187 | 1991-04-30 | ||
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|---|---|
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|---|---|
| US (1) | US6104235A (ja) |
| EP (1) | EP0511536A1 (ja) |
| JP (1) | JPH05206862A (ja) |
| IT (1) | IT1249299B (ja) |
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- 1992-04-24 JP JP4106662A patent/JPH05206862A/ja active Pending
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