JP3093525B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3093525B2 JP3093525B2 JP05163701A JP16370193A JP3093525B2 JP 3093525 B2 JP3093525 B2 JP 3093525B2 JP 05163701 A JP05163701 A JP 05163701A JP 16370193 A JP16370193 A JP 16370193A JP 3093525 B2 JP3093525 B2 JP 3093525B2
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に抵抗素子等の半導体素子のパラメータおよび遅延等
を含む回路特性の補正用として適用される半導体集積回
路に関する。
特に抵抗素子等の半導体素子のパラメータおよび遅延等
を含む回路特性の補正用として適用される半導体集積回
路に関する。
【０００２】
【従来の技術】従来の半導体集積回路においては、アナ
ログ回路等において高精度の特性を要求される場合に
は、当該回路内に配置されている或る任意のヒューズを
レーザー装置等により切断することにより、抵抗素子等
の半導体素子のパラメータが補正されている。
ログ回路等において高精度の特性を要求される場合に
は、当該回路内に配置されている或る任意のヒューズを
レーザー装置等により切断することにより、抵抗素子等
の半導体素子のパラメータが補正されている。
【０００３】図３は、この種の半導体集積回路の一例で
あり、回路構成としては比較的簡単な構成例である。図
３に示されるように、端子８７および８８に対応して、
抵抗６６、６７および６８と、ヒューズ６９および７０
とにより構成されている。この従来例の場合には、ヒュ
ーズ６９、７０および７１を任意に切断することによ
り、幾つかの抵抗６６、６７および６８の抵抗値の組合
わせが得られる。例えば、ヒューズ６９および７０を切
断すると、抵抗６６、６７および６８の抵抗値をそれぞ
れＲ６６、Ｒ６７およびＲ６８として、端子８７および
端子８８間の抵抗値としてはＲ６６＋Ｒ６７＋Ｒ６８の
抵抗値が形成され、また、ヒューズ７０および７１を切
断すると、端子８７および８８間の抵抗値として抵抗６
６の抵抗値Ｒ６６が設定される。
あり、回路構成としては比較的簡単な構成例である。図
３に示されるように、端子８７および８８に対応して、
抵抗６６、６７および６８と、ヒューズ６９および７０
とにより構成されている。この従来例の場合には、ヒュ
ーズ６９、７０および７１を任意に切断することによ
り、幾つかの抵抗６６、６７および６８の抵抗値の組合
わせが得られる。例えば、ヒューズ６９および７０を切
断すると、抵抗６６、６７および６８の抵抗値をそれぞ
れＲ６６、Ｒ６７およびＲ６８として、端子８７および
端子８８間の抵抗値としてはＲ６６＋Ｒ６７＋Ｒ６８の
抵抗値が形成され、また、ヒューズ７０および７１を切
断すると、端子８７および８８間の抵抗値として抵抗６
６の抵抗値Ｒ６６が設定される。
【０００４】この場合、設計上の抵抗値に対する許容値
を±５％、製造上のばらつきを±１０％とし、抵抗値の
標準値として１００Ωの場合について考えるものとす
る。そして、図３における抵抗６６、６７および６８の
抵抗値を、それぞれＲ６６＝９５Ω、Ｒ６７＝５Ωおよ
びＲ６８＝６Ωに設定する。これにより、例えば、抵抗
６６および６７を選択することにより、端子８７および
８８間の抵抗値Ｒとして１００Ωの抵抗値が得られる。
しかしながら、製造工程におけるばらつきが±１０％存
在しているために、仮に、Ｒ６６＝１０４．５Ω、Ｒ６
７＝５．５Ωとなった場合には、端子８７および８８間
の抵抗値Ｒは、Ｒ＝Ｒ６６＋Ｒ６７＝１１０Ωとなり、
設計上の許容値±５％を超過してしまう結果となる。従
って、この場合においては、抵抗６６のみを選択して用
いればよく、これにより抵抗値はＲ＝Ｒ６６＝１０４．
５Ωとなり、上記の設計上の許容値±５％以内の抵抗値
を得ることができる。
を±５％、製造上のばらつきを±１０％とし、抵抗値の
標準値として１００Ωの場合について考えるものとす
る。そして、図３における抵抗６６、６７および６８の
抵抗値を、それぞれＲ６６＝９５Ω、Ｒ６７＝５Ωおよ
びＲ６８＝６Ωに設定する。これにより、例えば、抵抗
６６および６７を選択することにより、端子８７および
８８間の抵抗値Ｒとして１００Ωの抵抗値が得られる。
しかしながら、製造工程におけるばらつきが±１０％存
在しているために、仮に、Ｒ６６＝１０４．５Ω、Ｒ６
７＝５．５Ωとなった場合には、端子８７および８８間
の抵抗値Ｒは、Ｒ＝Ｒ６６＋Ｒ６７＝１１０Ωとなり、
設計上の許容値±５％を超過してしまう結果となる。従
って、この場合においては、抵抗６６のみを選択して用
いればよく、これにより抵抗値はＲ＝Ｒ６６＝１０４．
５Ωとなり、上記の設計上の許容値±５％以内の抵抗値
を得ることができる。
【０００５】なお、実際の補正方法としては、ウェハー
ス状態で実施される特性検査における抵抗測定時に、ヒ
ューズの切断作業を含めて補正作業が行われる。
ス状態で実施される特性検査における抵抗測定時に、ヒ
ューズの切断作業を含めて補正作業が行われる。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、図３の従来例に示されるように、
回路素子を補正して抵抗値を設定する場合に、回路内部
に設けられているヒューズの部分が完全に切断されない
事態を生じる場合があり、これにより、確実に回路補正
を行うことができないという欠点がある。
集積回路においては、図３の従来例に示されるように、
回路素子を補正して抵抗値を設定する場合に、回路内部
に設けられているヒューズの部分が完全に切断されない
事態を生じる場合があり、これにより、確実に回路補正
を行うことができないという欠点がある。
【０００７】また、実際の補正作業が、ウェハース上に
おいて検査を行う段階において、抵抗値の補正ならびに
設定が実施されるために、例えばプラスチック・ケース
における組立て後の製品において、当該抵抗値が変わる
ことがあっても、その補正を行うことができないという
欠点がある。
おいて検査を行う段階において、抵抗値の補正ならびに
設定が実施されるために、例えばプラスチック・ケース
における組立て後の製品において、当該抵抗値が変わる
ことがあっても、その補正を行うことができないという
欠点がある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、ＭＯＳトランジスタと、第１の制御信号を介して所
定の入力電圧により絶縁破壊されるＭＯＳ容量とを含む
ＭＯＳ容量破壊回路と、前記ＭＯＳ容量の絶縁破壊によ
り、前記ＭＯＳ容量破壊回路より出力されるレベル信号
を受けて、当該レベル信号を第２の制御信号を介してゲ
ート出力するゲート回路と、前記ゲート回路より出力さ
れるレベル信号に制御されて、所定の２端子間を閉路す
るように機能するトランスファゲートと、を少なくとも
含む回路接続手段を複数個備え、当該複数の回路接続手
段により、抵抗あるいは遅延素子を含み１つのまとまっ
た機能を有する回路を構成し、その回路特性を半導体チ
ップの組立後において補正することができることを特徴
としている。
は、ＭＯＳトランジスタと、第１の制御信号を介して所
定の入力電圧により絶縁破壊されるＭＯＳ容量とを含む
ＭＯＳ容量破壊回路と、前記ＭＯＳ容量の絶縁破壊によ
り、前記ＭＯＳ容量破壊回路より出力されるレベル信号
を受けて、当該レベル信号を第２の制御信号を介してゲ
ート出力するゲート回路と、前記ゲート回路より出力さ
れるレベル信号に制御されて、所定の２端子間を閉路す
るように機能するトランスファゲートと、を少なくとも
含む回路接続手段を複数個備え、当該複数の回路接続手
段により、抵抗あるいは遅延素子を含み１つのまとまっ
た機能を有する回路を構成し、その回路特性を半導体チ
ップの組立後において補正することができることを特徴
としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、絶縁破壊
の対象となるＭＯＳ容量を選択するためのトランスファ
ゲート１、５および９、抵抗選択用の制御信号を選択し
て出力するトランスファゲート１３、１５および１７、
トランスファゲート１、５および９のオン・オフに関与
するインバータ２、６および１０、トランスファゲート
１３、１５および１７のオン・オフに関与するインバー
タ１４、１６および１８、ＰＭＯＳトランジスタ３、７
および１１、絶縁破壊の対象となるＭＯＳ容量４、８お
よび１２、抵抗を選択するためのトランスファゲート２
０、２２および２４、これらのトランスファゲート２
０、２２および２４のオン・オフに関与するインバータ
１９、２１および２３を含む補正回路部２５と、抵抗２
６、２７および２８を含む抵抗部２９とを備えて構成さ
れる。
である。図１に示されるように、本実施例は、絶縁破壊
の対象となるＭＯＳ容量を選択するためのトランスファ
ゲート１、５および９、抵抗選択用の制御信号を選択し
て出力するトランスファゲート１３、１５および１７、
トランスファゲート１、５および９のオン・オフに関与
するインバータ２、６および１０、トランスファゲート
１３、１５および１７のオン・オフに関与するインバー
タ１４、１６および１８、ＰＭＯＳトランジスタ３、７
および１１、絶縁破壊の対象となるＭＯＳ容量４、８お
よび１２、抵抗を選択するためのトランスファゲート２
０、２２および２４、これらのトランスファゲート２
０、２２および２４のオン・オフに関与するインバータ
１９、２１および２３を含む補正回路部２５と、抵抗２
６、２７および２８を含む抵抗部２９とを備えて構成さ
れる。
【００１１】上述のように、トランスファゲート１、５
および９は、それぞれ絶縁破壊の対象となるＭＯＳ容量
４、８および１２を選択するためのトランスファゲート
であり、トランスファゲート１３、１５および１７は、
それぞれＭＯＳ容量４、８および１２の両端に印加され
る高電圧による回路破壊を防止するためにも適用される
トランスファゲートである。そして、トランスファゲー
ト２０、２２および２４は、それぞれ抵抗部２９に含ま
れる抵抗２６（抵抗値Ｒ26）、２７（抵抗値Ｒ27）およ
び２８（抵抗値Ｒ28）を選択するためのトランスファゲ
ートである。
および９は、それぞれ絶縁破壊の対象となるＭＯＳ容量
４、８および１２を選択するためのトランスファゲート
であり、トランスファゲート１３、１５および１７は、
それぞれＭＯＳ容量４、８および１２の両端に印加され
る高電圧による回路破壊を防止するためにも適用される
トランスファゲートである。そして、トランスファゲー
ト２０、２２および２４は、それぞれ抵抗部２９に含ま
れる抵抗２６（抵抗値Ｒ26）、２７（抵抗値Ｒ27）およ
び２８（抵抗値Ｒ28）を選択するためのトランスファゲ
ートである。
【００１２】図１において、動作説明上、ＭＯＳ容量
４、８および１２の絶縁耐圧を２０Ｖに設定し、電源電
圧ＶDDを５Ｖとする。また、ＰＭＯＳトランジスタ３の
オン抵抗値をＲP3、トランスファゲート１を形成するＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタのオン
抵抗値をそれぞれＲP1およびＲN1とし、ＭＯＳ容量４の
絶縁破壊後におけるオン抵抗値をＲC4とする。そして、
これらの抵抗値に対して、本実施例においては、ＲP1：
ＲC4＝ＲP3：ＲP1＝ＲP3：ＲN1＝１００：１という関係
式が成立つものと仮定する。この仮定は、他のＰＭＯＳ
トランジスタ７、トランスファゲート５およびＭＯＳ容
量６と、ＰＭＯＳトランジスタ１１、トランスファゲー
ト９およびＭＯＳ容量１２についても同様であるものと
する。
４、８および１２の絶縁耐圧を２０Ｖに設定し、電源電
圧ＶDDを５Ｖとする。また、ＰＭＯＳトランジスタ３の
オン抵抗値をＲP3、トランスファゲート１を形成するＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタのオン
抵抗値をそれぞれＲP1およびＲN1とし、ＭＯＳ容量４の
絶縁破壊後におけるオン抵抗値をＲC4とする。そして、
これらの抵抗値に対して、本実施例においては、ＲP1：
ＲC4＝ＲP3：ＲP1＝ＲP3：ＲN1＝１００：１という関係
式が成立つものと仮定する。この仮定は、他のＰＭＯＳ
トランジスタ７、トランスファゲート５およびＭＯＳ容
量６と、ＰＭＯＳトランジスタ１１、トランスファゲー
ト９およびＭＯＳ容量１２についても同様であるものと
する。
【００１３】なお、下記の表１は、抵抗値の選択方法、
補正方法および実使用の各動作モードに対応する、図１
に示される制御信号１０１、１０２、１０３、１０４、
１０５、１０６の電圧レベル、入力端子８１の電圧レベ
ル、および選択される抵抗値等の状態遷移図である。
補正方法および実使用の各動作モードに対応する、図１
に示される制御信号１０１、１０２、１０３、１０４、
１０５、１０６の電圧レベル、入力端子８１の電圧レベ
ル、および選択される抵抗値等の状態遷移図である。
【００１４】
【表１】
【００１５】まず、抵抗値の選択方法について説明す
る。抵抗値を選択する場合には、最初に制御信号１０１
および１０３は５Ｖに設定されて、制御信号１０２は０
Ｖに設定される。これにより、トランスファゲート５の
みがオンの状態となる。この状態において、入力端子８
１より０Ｖの電圧が印加される。節点Ｎ2 の電位は略０
Ｖ（ＶDD・１／１０１の割合で）になる。次に、制御信
号１０４および１０６が０Ｖに設定されている状態にお
いて、制御信号１０５が５Ｖに設定されると、トランス
ファゲート１５はオンの状態となり、節点Ｎ5 の電位は
略０Ｖ（ＶDD・１／１０１の割合で）となって、トラン
スファゲート２２がオンの状態となる。これにより、抵
抗部２９に含まれる抵抗の内、抵抗２６および２７が選
択されて、端子８２および８３の間の抵抗値Ｒは、Ｒ＝
Ｒ26＋Ｒ27となる。
る。抵抗値を選択する場合には、最初に制御信号１０１
および１０３は５Ｖに設定されて、制御信号１０２は０
Ｖに設定される。これにより、トランスファゲート５の
みがオンの状態となる。この状態において、入力端子８
１より０Ｖの電圧が印加される。節点Ｎ2 の電位は略０
Ｖ（ＶDD・１／１０１の割合で）になる。次に、制御信
号１０４および１０６が０Ｖに設定されている状態にお
いて、制御信号１０５が５Ｖに設定されると、トランス
ファゲート１５はオンの状態となり、節点Ｎ5 の電位は
略０Ｖ（ＶDD・１／１０１の割合で）となって、トラン
スファゲート２２がオンの状態となる。これにより、抵
抗部２９に含まれる抵抗の内、抵抗２６および２７が選
択されて、端子８２および８３の間の抵抗値Ｒは、Ｒ＝
Ｒ26＋Ｒ27となる。
【００１６】この場合、設計上の抵抗値に対する許容値
を±５％、製造上のばらつきを±１０％とし、抵抗値の
標準値として１００Ωの場合について考えるものとす
る。そして、図４における抵抗６６、６７および６８の
抵抗値を、それぞれＲ26＝９５Ω、Ｒ27＝５ΩおよびＲ
28＝６Ωに設定する。従って、上記のように、抵抗８２
および８３を選択することにより、端子８２および８３
間の抵抗値Ｒとして１００Ωの抵抗値が得られる。しか
しながら、製造工程におけるばらつきが±１０％存在し
ているために、仮に、Ｒ26＝１０４．５Ω、Ｒ27＝５．
５Ωとなった場合には、端子８２および８３間の抵抗値
Ｒは、Ｒ＝Ｒ26＋Ｒ27＝１１０Ωとなり、設計上の許容
値±５％を超過してしまう結果となる。従って、この場
合においては、抵抗２６のみを選択して用いればよく、
これにより抵抗値はＲ＝Ｒ26＝１０４．５Ωとなり、上
記の設計上の許容値±５％以内の抵抗値を得ることがで
きることになる。このことは、端子８２および８３の間
の抵抗値として抵抗２６のみを選択することにより、補
正する必要があるということを意味している。
を±５％、製造上のばらつきを±１０％とし、抵抗値の
標準値として１００Ωの場合について考えるものとす
る。そして、図４における抵抗６６、６７および６８の
抵抗値を、それぞれＲ26＝９５Ω、Ｒ27＝５ΩおよびＲ
28＝６Ωに設定する。従って、上記のように、抵抗８２
および８３を選択することにより、端子８２および８３
間の抵抗値Ｒとして１００Ωの抵抗値が得られる。しか
しながら、製造工程におけるばらつきが±１０％存在し
ているために、仮に、Ｒ26＝１０４．５Ω、Ｒ27＝５．
５Ωとなった場合には、端子８２および８３間の抵抗値
Ｒは、Ｒ＝Ｒ26＋Ｒ27＝１１０Ωとなり、設計上の許容
値±５％を超過してしまう結果となる。従って、この場
合においては、抵抗２６のみを選択して用いればよく、
これにより抵抗値はＲ＝Ｒ26＝１０４．５Ωとなり、上
記の設計上の許容値±５％以内の抵抗値を得ることがで
きることになる。このことは、端子８２および８３の間
の抵抗値として抵抗２６のみを選択することにより、補
正する必要があるということを意味している。
【００１７】次に、抵抗２６および２７の抵抗合算値
（Ｒ26＋Ｒ27）をＲ1 に補正する補正方法について説明
する。まず、制御信号１０１は０Ｖにされ、制御信号１
０２および１０３は５Ｖに設定される。これによりトラ
ンスファゲート１のみがオンの状態となり、この状態に
おいて、入力端子８１に３０Ｖ（ＭＯＳ容量の絶縁破壊
電圧以上の値）の電圧が印加されると、ＭＯＳ容量４に
電荷が蓄積されてゆくに従て、節点Ｎ1 の電位が３０Ｖ
まで上昇する。この間、トランスファゲート１３はオフ
の状態に設定されて、トランスファゲート２０を形成す
るＰＭＯＳトランジスタのゲートに３０Ｖの電圧が印加
されないようにする。そして、節点Ｎ1 の電位の上昇に
伴ない当該電圧によりＭＯＳ容量４は絶縁破壊され、こ
れにより、前述のＲP3：ＲC4＝１００：１の関係式よ
り、節点Ｎ1 の電位は略０Ｖ（ＶDD・１／１０１の割合
で）に低下する。そして、次に制御信号１０４を５Ｖに
設定することにより、トランスファゲート１３はオンの
状態となり、節点Ｎ4 の電位は略０Ｖ（ＶDD・１／１０
１の割合で）になる。従って、トランスファゲート２０
はオンの状態となり、これにより、抵抗部２９に含まれ
る抵抗の内の抵抗２６が選択されて、端子８２および８
３の間の抵抗値Ｒは、Ｒ＝Ｒ26＋ＲP20 ＋ＲN20に設定
される。なお、ＲP20 およびＲN20 は、それぞれトラン
スファゲート２０を形成するＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのオン抵抗値である。
（Ｒ26＋Ｒ27）をＲ1 に補正する補正方法について説明
する。まず、制御信号１０１は０Ｖにされ、制御信号１
０２および１０３は５Ｖに設定される。これによりトラ
ンスファゲート１のみがオンの状態となり、この状態に
おいて、入力端子８１に３０Ｖ（ＭＯＳ容量の絶縁破壊
電圧以上の値）の電圧が印加されると、ＭＯＳ容量４に
電荷が蓄積されてゆくに従て、節点Ｎ1 の電位が３０Ｖ
まで上昇する。この間、トランスファゲート１３はオフ
の状態に設定されて、トランスファゲート２０を形成す
るＰＭＯＳトランジスタのゲートに３０Ｖの電圧が印加
されないようにする。そして、節点Ｎ1 の電位の上昇に
伴ない当該電圧によりＭＯＳ容量４は絶縁破壊され、こ
れにより、前述のＲP3：ＲC4＝１００：１の関係式よ
り、節点Ｎ1 の電位は略０Ｖ（ＶDD・１／１０１の割合
で）に低下する。そして、次に制御信号１０４を５Ｖに
設定することにより、トランスファゲート１３はオンの
状態となり、節点Ｎ4 の電位は略０Ｖ（ＶDD・１／１０
１の割合で）になる。従って、トランスファゲート２０
はオンの状態となり、これにより、抵抗部２９に含まれ
る抵抗の内の抵抗２６が選択されて、端子８２および８
３の間の抵抗値Ｒは、Ｒ＝Ｒ26＋ＲP20 ＋ＲN20に設定
される。なお、ＲP20 およびＲN20 は、それぞれトラン
スファゲート２０を形成するＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのオン抵抗値である。
【００１８】なお、本実施例における抵抗値補正にかか
わる状態遷移図は、前述の表１に示されるとうりであ
り、このようにして、半導体集積回路の組立工程後にお
いても、入力端子８１に入力される信号レベルおよび複
数の制御信号により、容易に抵抗値の選択・補正を行う
ことが可能となる。また、抵抗値の補正後において、端
子８２および端子８３の間の抵抗値ＲをＲ1 として実際
に使用する場合には、入力端子８１を開放し、制御信号
１０１、１０２、１０３、１０４、１０５および１０６
の電位レベルを全て５Ｖに固定することにより、Ｒ＝Ｒ
1 として得ることができる。
わる状態遷移図は、前述の表１に示されるとうりであ
り、このようにして、半導体集積回路の組立工程後にお
いても、入力端子８１に入力される信号レベルおよび複
数の制御信号により、容易に抵抗値の選択・補正を行う
ことが可能となる。また、抵抗値の補正後において、端
子８２および端子８３の間の抵抗値ＲをＲ1 として実際
に使用する場合には、入力端子８１を開放し、制御信号
１０１、１０２、１０３、１０４、１０５および１０６
の電位レベルを全て５Ｖに固定することにより、Ｒ＝Ｒ
1 として得ることができる。
【００１９】次に、本発明の第２の実施例について説明
する。図２は、本実施例を示す回路図である。図２に示
されるように、本実施例は、絶縁破壊の対象となるＭＯ
Ｓ容量を選択するためのトランスファゲート３０、３９
および４７、遅延時間選択用の制御信号を選択して出力
するトランスファゲート３５、４３および５１、トラン
スファゲート３０、３９および４７のオン・オフに関与
するインバータ３２、４０および４８、トランスファゲ
ート３５、４３および５１のオン・オフに関与するイン
バータ３６、４４および５２、ＰＭＯＳトランジスタ３
３、４１および４９、絶縁破壊の対象となるＭＯＳ容量
３４、４２および５０、遅延時間を選択するためのトラ
ンスファゲート３７、４５および５３、これらのトラン
スファゲート３７、４５および５３のオン・オフに関与
するインバータ３８、４６および５４を含む補正回路部
５５と、遅延ブロック５６、５７および５８を含む遅延
回路部５９とを備えて構成されており、遅延ブロック５
６、５７および５８は、それぞれ２個のインバータと１
個の容量により形成されている。
する。図２は、本実施例を示す回路図である。図２に示
されるように、本実施例は、絶縁破壊の対象となるＭＯ
Ｓ容量を選択するためのトランスファゲート３０、３９
および４７、遅延時間選択用の制御信号を選択して出力
するトランスファゲート３５、４３および５１、トラン
スファゲート３０、３９および４７のオン・オフに関与
するインバータ３２、４０および４８、トランスファゲ
ート３５、４３および５１のオン・オフに関与するイン
バータ３６、４４および５２、ＰＭＯＳトランジスタ３
３、４１および４９、絶縁破壊の対象となるＭＯＳ容量
３４、４２および５０、遅延時間を選択するためのトラ
ンスファゲート３７、４５および５３、これらのトラン
スファゲート３７、４５および５３のオン・オフに関与
するインバータ３８、４６および５４を含む補正回路部
５５と、遅延ブロック５６、５７および５８を含む遅延
回路部５９とを備えて構成されており、遅延ブロック５
６、５７および５８は、それぞれ２個のインバータと１
個の容量により形成されている。
【００２０】図２に示されるように、全体の回路構成と
しては、補正回路部５５は、前述の第１の実施例におけ
る補正回路部２５と全く同様の構成であり、第１の実施
例の場合には、抵抗部が２９が設けられており、この抵
抗部２９に含まれる抵抗２６、２７および２８の抵抗値
を選択していたのに対して、本実施例においては、遅延
回路部５９が設けられており、この遅延回路部５９に含
まれている遅延ブロック５６、５７および５８を選択す
ることにより、端子８６より出力される信号の遅延時間
が選択されている。
しては、補正回路部５５は、前述の第１の実施例におけ
る補正回路部２５と全く同様の構成であり、第１の実施
例の場合には、抵抗部が２９が設けられており、この抵
抗部２９に含まれる抵抗２６、２７および２８の抵抗値
を選択していたのに対して、本実施例においては、遅延
回路部５９が設けられており、この遅延回路部５９に含
まれている遅延ブロック５６、５７および５８を選択す
ることにより、端子８６より出力される信号の遅延時間
が選択されている。
【００２１】今、遅延ブロック１個当りの遅延時間を５
ｎｓ（ナノ秒）とすると、１０ｎｓの遅延時間を必要と
する場合には、２個の遅延ブロックを選択すればよいこ
とが分かる。例えば、図３における遅延ブロック５６お
よび５７を選択すればよく、この場合に絶縁破壊される
のはＭＯＳ容量４２である。即ち、第１の実施例の動作
説明により明らかなように、ＭＯＳ容量４２を絶縁破壊
することにより、トランスファゲート４３を介してトラ
ンスファゲート４５に対するゲート入力はロウ・レベル
となり、これによりトランスファゲート４５がオンの状
態となって、遅延回路部５９に含まれる遅延ブロック５
８はパスされ、端子８５および８６の間において、遅延
ブロック５６および５７のみが選択される。そして、実
際に、遅延ブロック５６および５７の遅延時間の和が、
遅延回路部５９の遅延時間値として実用される。
ｎｓ（ナノ秒）とすると、１０ｎｓの遅延時間を必要と
する場合には、２個の遅延ブロックを選択すればよいこ
とが分かる。例えば、図３における遅延ブロック５６お
よび５７を選択すればよく、この場合に絶縁破壊される
のはＭＯＳ容量４２である。即ち、第１の実施例の動作
説明により明らかなように、ＭＯＳ容量４２を絶縁破壊
することにより、トランスファゲート４３を介してトラ
ンスファゲート４５に対するゲート入力はロウ・レベル
となり、これによりトランスファゲート４５がオンの状
態となって、遅延回路部５９に含まれる遅延ブロック５
８はパスされ、端子８５および８６の間において、遅延
ブロック５６および５７のみが選択される。そして、実
際に、遅延ブロック５６および５７の遅延時間の和が、
遅延回路部５９の遅延時間値として実用される。
【００２２】
【発明の効果】以上説明したように、本発明は、回路素
子を選択する手段としてＭＯＳ容量を用い、これらのＭ
ＯＳ容量を外部からの制御信号により絶縁破壊して補正
を行うことにより、半導体素子に対する補正を確実に実
行することができるとともに、組立工程後においても、
当該半導体の遅延特性を任意に設定することができると
いう効果がある。
子を選択する手段としてＭＯＳ容量を用い、これらのＭ
ＯＳ容量を外部からの制御信号により絶縁破壊して補正
を行うことにより、半導体素子に対する補正を確実に実
行することができるとともに、組立工程後においても、
当該半導体の遅延特性を任意に設定することができると
いう効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例例を示す回路図である。
１、５、９、１３、１５、１７、２０、２２、２４、３
０、３５、３７、３９ 、４３、４５、４７、５１、５３ トランスファゲー
ト ２、６、１０、１４、１６、１８、１９、２１、２３、
３２、３６、３８、４ ０、４４、４６、４８、５２、５４ インバータ ３、７、１１、３３、４１、４９ ＰＭＯＳトランジ
スタ ４、８、１２、３４、４２、５０ ＭＯＳ容量 ２５、５５ 補正回路部 ２６〜２８、６７〜６９ 抵抗 ５６〜５８ 遅延ブロック５９ 遅延回路部
０、３５、３７、３９ 、４３、４５、４７、５１、５３ トランスファゲー
ト ２、６、１０、１４、１６、１８、１９、２１、２３、
３２、３６、３８、４ ０、４４、４６、４８、５２、５４ インバータ ３、７、１１、３３、４１、４９ ＰＭＯＳトランジ
スタ ４、８、１２、３４、４２、５０ ＭＯＳ容量 ２５、５５ 補正回路部 ２６〜２８、６７〜６９ 抵抗 ５６〜５８ 遅延ブロック５９ 遅延回路部
Claims (1)
- 【請求項１】 ＭＯＳトランジスタと、第１の制御信号
を介して所定の入力電圧により絶縁破壊されるＭＯＳ容
量とを含むＭＯＳ容量破壊回路と、前記ＭＯＳ容量の絶
縁破壊により、前記ＭＯＳ容量破壊回路より出力される
レベル信号を受けて、当該レベル信号を第２の制御信号
を介してゲート出力するゲート回路と、前記ゲート回路
より出力されるレベル信号に制御されて、所定の２端子
間を閉路するように機能するトランスファゲートと、を
少なくとも含む回路接続手段を複数個備え、当該複数の
回路接続手段により、抵抗あるいは遅延素子を含み１つ
のまとまった機能を有する回路を構成し、その回路特性
を半導体チップの組立後において補正することができる
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05163701A JP3093525B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05163701A JP3093525B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722514A JPH0722514A (ja) | 1995-01-24 |
| JP3093525B2 true JP3093525B2 (ja) | 2000-10-03 |
Family
ID=15778980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05163701A Expired - Fee Related JP3093525B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093525B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6149892A (en) | 1995-04-14 | 2000-11-21 | Glaxowellcome, Inc. | Metered dose inhaler for beclomethasone dipropionate |
| US8227027B2 (en) | 2007-12-07 | 2012-07-24 | Presspart Gmbh & Co. Kg | Method for applying a polymer coating to an internal surface of a container |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10134757B2 (en) | 2016-11-07 | 2018-11-20 | Asm Ip Holding B.V. | Method of processing a substrate and a device manufactured by using the method |
-
1993
- 1993-07-02 JP JP05163701A patent/JP3093525B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6149892A (en) | 1995-04-14 | 2000-11-21 | Glaxowellcome, Inc. | Metered dose inhaler for beclomethasone dipropionate |
| US8227027B2 (en) | 2007-12-07 | 2012-07-24 | Presspart Gmbh & Co. Kg | Method for applying a polymer coating to an internal surface of a container |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722514A (ja) | 1995-01-24 |
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Legal Events
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