KR20160078017A - 디코딩 회로 - Google Patents

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Abstract

본 발명은 디코딩 회로에 관한 것으로, 특히 회로의 변경 없이 디코딩 구조를 변경할 수 있도록 하는 기술이다. 이러한 본 발명은 N 개의 입력신호를 디코딩하여 2n 개의 2진 정보로 출력하는 디코딩 회로에 있어서, 디코딩 회로의 출력신호의 개수를 변경하기 위한 제어신호를 생성하는 제어부, 입력신호와 제어신호를 디코딩하여 출력신호를 생성하되, 제어신호의 로직 레벨에 대응하여 출력신호의 개수가 제어되는 디코딩부 및 디코딩부의 출력을 조합하여 제 1출력신호의 로직 레벨을 제어하는 조합부를 포함한다.

Description

디코딩 회로{Decoding circuit}
본 발명은 디코딩 회로에 관한 것으로, 특히 회로의 변경 없이 디코딩 구조를 변경할 수 있도록 하는 기술이다.
데이터를 디지털 형태로 다루는 반도체 회로에서, 어떤 데이터는 2진 코드로 표현된다. N 비트의 2진 코드는 코드화된 정보요소를 2N 개까지 표현할 수 있다. 디코딩 회로는 N 개의 코드화된 입력을 최대 2n 개의 단일 출력으로 2진 정보를 변환하는 조합회로이다.
또한, 반도체 메모리 장치에서 특정 셀을 선택하기 위하여 코드화된 어드레스를 사용한다. 따라서, 반도체 메모리 장치의 특정 셀에 데이터를 기록하거나, 또는 특정 셀로부터 데이터를 읽어낼 때 어드레스를 디코딩하는 과정이 필요하다. 예를 들어, 반도체 메모리 장치는 일반적으로 로우 디코더(row decoder)와 컬럼 디코더(column decoder)를 구비하고 있다.
예를 들어, 3개의 입력신호 IN<2:0>를 디코딩하여 8개의 출력신호 OUT<7:0>을 출력하는 디코딩 회로가 있다고 가정한다.
그러면, 디코딩 회로의 입력신호 IN가 "000"인 경우, 출력신호 OUT가 "00000001"로 디코딩된다. 그리고, 디코딩 회로의 입력신호 IN가 "001"인 경우, 출력신호 OUT가 "00000010"로 디코딩된다. 또한, 디코딩 회로의 입력신호 IN가 "010"인 경우, 출력신호 OUT가 "00000100"로 디코딩된다. 또한, 디코딩 회로의 입력신호 IN가 "011"인 경우, 출력신호 OUT가 "00001000"로 디코딩된다.
디코딩 회로의 입력신호 IN가 "100"인 경우, 출력신호 OUT가 "00010000"로 디코딩된다. 디코딩 회로의 입력신호 IN가 "101"인 경우, 출력신호 OUT가 "00100000"로 디코딩된다. 디코딩 회로의 입력신호 IN가 "110"인 경우, 출력신호 OUT가 "01000000"로 디코딩된다. 디코딩 회로의 입력신호 IN가 "111"인 경우, 출력신호 OUT가 "10000000"로 디코딩된다.
이와 같이, 3개의 입력신호를 디코딩하여 8개의 출력신호를 생성하는 디코딩 회로의 경우에는 출력신호의 2진 정보에서 코드 "1"이 필수적으로 포함된다.
다음에, 3개의 입력신호 IN<2:0>를 디코딩하여 6개의 출력신호 OUT<5:0>을 출력하는 디코딩 회로가 있다고 가정한다.
그러면, 디코딩 회로의 입력신호 IN가 "000"인 경우, 출력신호 OUT가 "00000001"로 디코딩된다. 그리고, 디코딩 회로의 입력신호 IN가 "001"인 경우, 출력신호 OUT가 "00000010"로 디코딩된다. 또한, 디코딩 회로의 입력신호 IN가 "010"인 경우, 출력신호 OUT가 "00000100"로 디코딩된다. 또한, 디코딩 회로의 입력신호 IN가 "011"인 경우, 출력신호 OUT가 "00001000"로 디코딩된다.
디코딩 회로의 입력신호 IN가 "100"인 경우, 출력신호 OUT가 "00010000"로 디코딩된다. 디코딩 회로의 입력신호 IN가 "101"인 경우, 출력신호 OUT가 "00100000"로 디코딩된다.
그리고, 디코딩 회로의 입력신호 IN가 "110"인 경우, 출력신호 OUT가 "00000000"가 되어 돈 케어(Don't care) 상태가 된다. 디코딩 회로의 입력신호 IN가 "111"인 경우에도, 출력신호 OUT가 "00000000"가 되어 돈 케어(Don't care) 상태가 된다.
그런데, 3개의 입력신호를 디코딩하여 6개의 출력신호를 생성하는 디코딩 회로의 경우에는 출력신호의 2진 정보에서 코드 "1"이 포함되지 않는 돈 케어(Don't care) 상태가 발생 될 수 있다.
이와 같이, 출력신호의 비트 수가 바뀌는 경우 디코딩 회로의 회로 수정이 필요하게 된다. 디코딩 회로의 구조가 결정된 이후에는 디코딩 회로의 회로 변경이 어려울 뿐만 아니라 출력신호의 비트 수가 증가하는 경우 디코딩 회로의 사이즈가 증가 될 수 있다.
본 발명의 실시예는 디코딩 회로의 구현시 모든 디코딩을 수행한 다음에 합하는 구조 대신에 해당 비트가 하나도 뜨지 않을 경우를 조합하여 디코딩 회로의 사이즈 감소가 가능하고 회로를 쉽게 변경 가능하도록 하는데 그 특징이 있다.
본 발명의 일실시예에 따른 디코딩 회로, N 개의 입력신호를 디코딩하여 2n 개의 2진 정보로 출력하는 디코딩 회로에 있어서, 디코딩 회로의 출력신호의 개수를 변경하기 위한 제어신호를 생성하는 제어부; 입력신호와 제어신호를 디코딩하여 출력신호를 생성하되, 제어신호의 로직 레벨에 대응하여 출력신호의 개수가 제어되는 디코딩부; 및 디코딩부의 출력을 조합하여 제 1출력신호의 로직 레벨을 제어하는 조합부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 디코더의 출력이 증가 또는 감소하여도 회로의 변경이 필요하지 않도록 하는 효과를 제공한다.
도 1은 본 발명의 일 실시예에 따른 디코딩 회로의 상세 회로도.
도 2는 본 발명의 다른 실시예에 따른 디코딩 회로의 상세 회로도.
도 3은 본 발명의 또 다른 실시예에 따른 디코딩 회로의 상세 회로도.
도 4는 본 발명의 또 다른 실시예에 따른 디코딩 회로의 상세 회로도.
도 5는 본 발명의 실시예에 적용되는 선택회로의 회로도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요서들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예는 데이터를 2진 코드로 표현하는 디코딩 회로에 적용될 수 있다. 이러한 디코딩 회로는 N 개의 코드화된 입력을 최대 2n 개의 2진 정보로 변환하는 조합회로이다.
도 1은 본 발명의 일 실시예에 따른 디코딩 회로의 상세 회로도이다.
도 1의 실시예는 3-6 디코딩 회로를 3-5 디코딩 회로로 변환하는 경우에 적용될 수 있다. 즉, 도 1의 실시예에서는 디코딩 회로의 출력을 6개에서 5개로 감소시키는 경우에 적용될 수 있다.
그리고, 도 1의 실시예에서는 3개의 입력신호 IN<2:0>를 디코딩하여 8개의 출력신호 OUT<7:0>을 출력하는 디코딩 회로의 구조를 기본 구조로 구현한다.
이러한 본 발명의 실시예는 제어부(100), 디코딩부(110) 및 조합부(120)를 포함한다.
제어부(100)는 사용자의 디코딩 제어신호에 응답하여 출력개수를 변경하기 위한 제어신호인 감소신호 DEC1와, 증가신호 INC1, INC2를 생성한다. 여기서, 제어부(100)는 테스트 모드 신호를 이용하거나 퓨즈 커팅을 통해 감소신호 DEC1, 증가신호 INC1, INC2의 로직 레벨을 개별적으로 제어할 수 있다.
본 발명의 실시예에는 제어부(100)에서 생성되는 제어신호가 하나의 감소신호 DEC1와, 2개의 증가신호 INC1, INC2인 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 디코딩 회로의 설계에 의해 제어신호의 개수는 변경이 가능하다.
예를 들어, 3-6 디코딩 회로를 3-5 디코딩 회로로 변환하는 경우에 디코딩 회로의 출력신호 개수를 6개에서 5개로 감소시켜야 한다. 그러므로, 제어부(100)는 감소신호 DEC1를 활성화시키고, 증가신호 INC1, INC2를 비활성화시킨다.
그리고, 디코딩부(110)는 복수의 앤드게이트 AND1~AND11와, 오아게이트 OR1 및 인버터 IV1를 포함한다. 이 중에서 복수의 앤드게이트 AND1~AND5는 제 1그룹의 출력신호 OUT<4:1>를 생성하고, 복수의 앤드게이트 AND6~AND11와, 오아게이트 OR1 및 인버터 IV1는 제 2그룹의 출력신호 OUT<7:5>를 생성하는 논리조합부에 해당한다.
앤드게이트 AND1는 입력신호 INB<2>, INB<1>, INB<0>를 앤드연산하여 출력신호 OUT_PRE<0>를 출력한다. 여기서, 입력신호 INB는 입력신호 IN의 반전 신호이다. 본 발명의 실시예에서는 출력신호 OUT_PRE<0>는 사용되지 않으며 플로팅 상태가 된다.
그리고, 앤드게이트 AND2는 입력신호 INB<2>, INB<1>, IN<0>를 앤드연산하여 출력신호 OUT<1>를 출력한다. 그리고, 앤드게이트 AND3는 입력신호 INB<2>, IN<1>, INB<0>를 앤드연산하여 출력신호 OUT<2>를 출력한다. 그리고, 앤드게이트 AND4는 입력신호 INB<2>, IN<1>, IN<0>를 앤드연산하여 출력신호 OUT<3>를 출력한다. 그리고, 앤드게이트 AND5는 입력신호 IN<2>, INB<1>, INB<0>를 앤드연산하여 출력신호 OUT<4>를 출력한다.
또한, 앤드게이트 AND6는 입력신호 IN<2>, INB<1>, IN<0>를 앤드연산하여 출력신호 OUT_PRE<5>를 출력한다. 인버터 IV1는 감소신호 DEC1를 반전하여 감소신호 DEC1B를 출력한다. 그리고, 앤드게이트 AND7는 출력신호 OUT_PRE<5>와 감소신호 DEC1B를 앤드연산하여 출력신호 OUT<5>를 출력한다.
그리고, 앤드게이트 AND8는 입력신호 IN<2>, IN<1>, INB<0>를 앤드연산하여 출력신호 OUT_PRE<6>를 출력한다. 그리고, 오아게이트 OR1는 증가신호 INC1, INC2를 오아연산하여 증가신호 INC1_2를 출력한다. 그리고, 앤드게이트 AND9는 출력신호 OUT_PRE<6>와 증가신호 INC1_2를 앤드연산하여 출력신호 OUT<6>를 출력한다.
또한, 앤드게이트 AND10는 입력신호 IN<2>, IN<1>, IN<0>를 앤드연산하여 출력신호 OUT_PRE<7>를 출력한다. 그리고, 앤드게이트 AND11는 증가신호 INC2와 출력신호 OUT_PRE<7>를 앤드연산하여 출력신호 OUT<7>를 출력한다.
이러한 구성을 갖는 디코딩부(110)는 감소신호 DEC1가 하이 레벨로 활성화되어 입력되면 감소신호 DEC1B가 로우 레벨이 된다. 그러면, 앤드게이트 AND7의 출력신호 OUT<5>가 로우 레벨이 된다.
그리고, 증가신호 INC1, INC2가 로우 레벨로 비활성화되어 입력되면, 증가신호 INC1_2가 로우 레벨이 된다. 그러면, 앤드게이트 AND9의 출력신호 OUT<6>가 로우 레벨이 된다. 그리고, 증가신호 INC2가 로우 레벨로 비활성화되어 입력되면, 앤드게이트 AND11의 출력신호 OUT<7>이 로우 레벨이 된다.
또한, 조합부(120)는 디코딩부(110)의 출력인 복수의 출력신호 OUT<7:1>를 조합하여 하나의 출력신호 OUT<0>로 출력한다. 이러한 조합부(120)는 오아게이트 OR2와 인버터 IV2를 포함한다.
오아게이트 OR2는 복수의 출력신호 OUT<7:1>를 오아연산한다. 즉, 오아게이트 OR2는 복수의 출력신호 OUT<7:1> 중 적어도 어느 하나가 하이 레벨로 입력되는 경우 하이 레벨의 신호를 출력한다. 인버터 IV2는 오아게이트 OR2의 출력을 반전하여 출력신호 OUT<0>를 출력한다.
이와 같이, 3개의 입력신호 IN<2:0>를 디코딩하여 8개의 출력신호 OUT<7:0>를 생성하는 디코딩 회로의 로직 상태를 표시하면 다음의 [표 1]과 같다.
IN OUT Function
2 1 0 7 6 5 4 3 2 1 0
0 0 0 0 0 0 0 0 0 0 1 A
0 0 1 0 0 0 0 0 0 1 0 B
0 1 0 0 0 0 0 0 1 0 0 C
0 1 1 0 0 0 0 1 0 0 0 D
1 0 0 0 0 0 1 0 0 0 0 E
1 0 1 0 0 1 0 0 0 0 0 A
1 1 0 0 1 0 0 0 0 0 0 A
1 1 1 1 0 0 0 0 0 0 0 A
위의 [표 1]에서 보는 바와 같이, 3-6 디코딩 회로를 3-5 디코딩 회로로 변환하는 경우에 출력신호 OUT의 개수는 5개(2N-3개)만 출력되면 된다.
이에 따라, 입력신호 IN<2:0>가 "101", "110", "111"로 입력되는 경우는 비활성화시켜야 한다. 이를 위해, 감소신호 DEC1를 활성화시키고, 증가신호 INC1, INC2를 비활성화시킨다. 이러한 경우, 입력신호 IN<2:0>가 "101", "110", "111"로 입력되는 경우는, 앤드게이트 AND7, AND9, AND11의 출력신호 OUT<7:5>를 로우 레벨로 만든다.
그러면, 디코딩부(110)의 출력신호 OUT<7:5>(제 2그룹의 출력신호)는 모두 로우 레벨이 되므로, 출력신호 OUT<4:1>(제 2그룹의 출력신호) 중 어느 하나의 신호가 하이 레벨인 경우에 조합부(120)는 출력신호 OUT<0>를 로우 레벨로 출력하게 된다. 본 발명의 실시예에서는 출력신호 OUT<4:0>(제 2그룹의 출력신호) 중 어느 하나의 신호는 반드시 하이 레벨로 활성화되는 경우를 가정한다.
즉, 출력신호 OUT<4:1>의 레벨에 의해 출력신호 OUT<0>의 로직 레벨이 결정된다. 그러므로, 디코딩부(110)에서는 3개의 입력신호 IN<2:0>에 대응하여 5개의 출력신호 OUT<4:0>를 출력할 수 있게 된다.
도 2는 본 발명의 다른 실시예에 따른 디코딩 회로의 상세 회로도이다.
도 2의 실시예는 3-6 디코딩 회로를 3-7 디코딩 회로로 변환하는 경우에 적용될 수 있다. 즉, 도 2의 실시예에서는 디코딩 회로의 출력을 6개에서 7개로 증가시키는 경우에 적용될 수 있다.
그리고, 도 2의 실시예에서는 3개의 입력신호 IN<2:0>를 디코딩하여 8개의 출력신호 OUT<7:0>을 출력하는 디코딩 회로의 구조를 기본 구조로 구현한다.
이러한 본 발명의 실시예는 제어부(200), 디코딩부(210) 및 조합부(220)를 포함한다.
제어부(200)는 사용자의 디코딩 제어신호에 응답하여 감소신호 DEC1, 증가신호 INC1, INC2를 생성한다. 여기서, 제어부(200)는 테스트 모드 신호를 이용하거나 퓨즈를 통해 감소신호 DEC1, 증가신호 INC1, INC2의 로직 레벨을 개별적으로 제어할 수 있다.
예를 들어, 3-6 디코딩 회로를 3-7 디코딩 회로로 변환하는 경우에 디코딩 회로의 출력신호 개수를 6개에서 7개로 증가시켜야 한다. 그러므로, 제어부(200)는 감소신호 DEC1와, 증가신호 INC2를 비활성화시키고, 증가신호 INC1를 활성화시킨다.
그리고, 디코딩부(210)는 복수의 앤드게이트 AND12~AND22와, 오아게이트 OR3 및 인버터 IV3를 포함한다. 이 중에서 복수의 앤드게이트 AND12~AND16는 제 1그룹의 출력신호 OUT<4:1>를 생성하고, 복수의 앤드게이트 AND17~AND22와, 오아게이트 OR3 및 인버터 IV3는 제 2그룹의 출력신호 OUT<7:5>를 생성하는 논리조합부에 해당한다.
앤드게이트 AND12는 입력신호 INB<2>, INB<1>, INB<0>를 앤드연산하여 출력신호 OUT_PRE<0>를 출력한다. 여기서, 입력신호 INB는 입력신호 IN의 반전 신호이다. 본 발명의 실시예에서는 출력신호 OUT_PRE<0>는 사용되지 않으며 플로팅 상태가 된다.
그리고, 앤드게이트 AND13는 입력신호 INB<2>, INB<1>, IN<0>를 앤드연산하여 출력신호 OUT<1>를 출력한다. 그리고, 앤드게이트 AND14는 입력신호 INB<2>, IN<1>, INB<0>를 앤드연산하여 출력신호 OUT<2>를 출력한다. 그리고, 앤드게이트 AND15는 입력신호 INB<2>, IN<1>, IN<0>를 앤드연산하여 출력신호 OUT<3>를 출력한다. 그리고, 앤드게이트 AND16는 입력신호 IN<2>, INB<1>, INB<0>를 앤드연산하여 출력신호 OUT<4>를 출력한다.
또한, 앤드게이트 AND17는 입력신호 IN<2>, INB<1>, IN<0>를 앤드연산하여 출력신호 OUT_PRE<5>를 출력한다. 인버터 IV3는 감소신호 DEC1를 반전하여 감소신호 DEC1B를 출력한다. 그리고, 앤드게이트 AND18는 출력신호 OUT_PRE<5>와 감소신호 DEC1B를 앤드연산하여 출력신호 OUT<5>를 출력한다.
그리고, 앤드게이트 AND19는 입력신호 IN<2>, IN<1>, INB<0>를 앤드연산하여 출력신호 OUT_PRE<6>를 출력한다. 그리고, 오아게이트 OR3는 증가신호 INC1, INC2를 오아연산하여 증가신호 INC1_2를 출력한다. 그리고, 앤드게이트 AND20는 출력신호 OUT_PRE<6>와 증가신호 INC1_2를 앤드연산하여 출력신호 OUT<6>를 출력한다.
또한, 앤드게이트 AND21는 입력신호 IN<2>, IN<1>, IN<0>를 앤드연산하여 출력신호 OUT_PRE<7>를 출력한다. 그리고, 앤드게이트 AND22는 증가신호 INC2와 출력신호 OUT_PRE<7>를 앤드연산하여 출력신호 OUT<7>를 출력한다.
이러한 구성을 갖는 디코딩부(210)는 감소신호 DEC1가 로우 레벨로 활성화되어 입력되면 감소신호 DEC1B가 하이 레벨이 된다. 그러면, 앤드게이트 AND18의 출력신호 OUT<5>가 하이 레벨이 된다.
그리고, 증가신호 INC1가 하이 레벨로 활성화되 입력되고, 증가신호 INC2가 로우 레벨로 비활성화되어 입력되면, 증가신호 INC1_2가 하이 레벨이 된다. 그러면, 앤드게이트 AND20의 출력신호 OUT<6>가 하이 레벨이 된다. 그리고, 증가신호 INC2가 로우 레벨로 비활성화되어 입력되면, 앤드게이트 AND22의 출력신호 OUT<7>이 로우 레벨이 된다.
또한, 조합부(220)는 디코딩부(210)의 출력인 복수의 출력신호 OUT<7:1>를 조합하여 하나의 출력신호 OUT<0>로 출력한다. 이러한 조합부(120)는 오아게이트 OR4와 인버터 IV4를 포함한다.
오아게이트 OR4는 복수의 출력신호 OUT<7:1>를 오아연산한다. 즉, 오아게이트 OR4는 복수의 출력신호 OUT<7:1> 중 적어도 어느 하나가 하이 레벨로 입력되는 경우 하이 레벨의 신호를 출력한다. 인버터 IV4는 오아게이트 OR4의 출력을 반전하여 출력신호 OUT<0>를 출력한다.
이와 같이, 3개의 입력신호 IN<2:0>를 디코딩하여 8개의 출력신호 OUT<7:0>를 생성하는 디코딩 회로의 로직 상태를 표시하면 다음의 [표 2]와 같다.
IN OUT Function
2 1 0 7 6 5 4 3 2 1 0
0 0 0 0 0 0 0 0 0 0 1 A
0 0 1 0 0 0 0 0 0 1 0 B
0 1 0 0 0 0 0 0 1 0 0 C
0 1 1 0 0 0 0 1 0 0 0 D
1 0 0 0 0 0 1 0 0 0 0 E
1 0 1 0 0 1 0 0 0 0 0 F
1 1 0 0 1 0 0 0 0 0 0 G
1 1 1 1 0 0 0 0 0 0 0 A
위의 [표 2]에서 보는 바와 같이, 3-6 디코딩 회로를 3-7 디코딩 회로로 변환하는 경우에 출력신호 OUT의 개수는 7개(2N-1개)가 출력되면 된다.
이에 따라, 입력신호 IN<2:0>가 "111"로 입력되는 경우는 비활성화시켜야 한다. 이를 위해, 감소신호 DEC1와 증가신호 INC2를 비활성화시키고, 증가신호 INC1를 활성화시킨다. 이러한 경우, 입력신호 IN<2:0>가 "111"로 입력되는 경우는, 앤드게이트 AND22의 출력신호 OUT<7>를 로우 레벨로 만든다.
그러면, 디코딩부(210)의 출력신호 OUT<7>는 로우 레벨이 되므로, 출력신호 OUT<6:1> 중 적어도 어느 하나의 신호가 하이 레벨인 경우에 조합부(220)는 출력신호 OUT<0>를 로우 레벨로 출력하게 된다. 본 발명의 실시예에서는 출력신호 OUT<6:0> 중 어느 하나의 신호는 반드시 하이 레벨로 활성화되는 경우를 가정한다.
즉, 출력신호 OUT<6:1>의 레벨에 의해 출력신호 OUT<0>의 로직 레벨이 결정된다. 그러므로, 디코딩부(210)에서는 3개의 입력신호 IN<2:0>에 대응하여 7개의 출력신호 OUT<6:0>를 출력할 수 있게 된다.
도 3은 본 발명의 또 다른 실시예에 따른 디코딩 회로의 상세 회로도이다.
도 3의 실시예는 3-6 디코딩 회로를 3-8 디코딩 회로로 변환하는 경우에 적용될 수 있다. 즉, 도 3의 실시예에서는 디코딩 회로의 출력을 6개에서 8개로 증가시키는 경우에 적용될 수 있다.
그리고, 도 3의 실시예에서는 3개의 입력신호 IN<2:0>를 디코딩하여 8개의 출력신호 OUT<7:0>을 출력하는 디코딩 회로의 구조를 기본 구조로 구현한다.
이러한 본 발명의 실시예는 제어부(300), 디코딩부(310) 및 조합부(320)를 포함한다.
제어부(300)는 사용자의 디코딩 제어신호에 응답하여 감소신호 DEC1, 증가신호 INC1, INC2를 생성한다. 여기서, 제어부(300)는 테스트 모드 신호를 이용하거나 퓨즈를 통해 감소신호 DEC1, 증가신호 INC1, INC2의 로직 레벨을 개별적으로 제어할 수 있다.
예를 들어, 3-6 디코딩 회로를 3-8 디코딩 회로로 변환하는 경우에 디코딩 회로의 출력신호 개수를 6개에서 8개로 증가시켜야 한다. 그러므로, 제어부(300)는 감소신호 DEC1와, 증가신호 INC1를 비활성화시키고, 증가신호 INC2를 활성화시킨다.
그리고, 디코딩부(310)는 복수의 앤드게이트 AND23~AND33와, 오아게이트 OR5 및 인버터 IV5를 포함한다. 이 중에서 복수의 앤드게이트 AND23~AND27는 제 1그룹의 출력신호 OUT<4:1>를 생성하고, 복수의 앤드게이트 AND28~AND33와, 오아게이트 OR5 및 인버터 IV5는 제 2그룹의 출력신호 OUT<7:5>를 생성하는 논리조합부에 해당한다.
앤드게이트 AND23는 입력신호 INB<2>, INB<1>, INB<0>를 앤드연산하여 출력신호 OUT_PRE<0>를 출력한다. 여기서, 입력신호 INB는 입력신호 IN의 반전 신호이다. 본 발명의 실시예에서는 출력신호 OUT_PRE<0>는 사용되지 않으며 플로팅 상태가 된다.
그리고, 앤드게이트 AND24는 입력신호 INB<2>, INB<1>, IN<0>를 앤드연산하여 출력신호 OUT<1>를 출력한다. 그리고, 앤드게이트 AND25는 입력신호 INB<2>, IN<1>, INB<0>를 앤드연산하여 출력신호 OUT<2>를 출력한다. 그리고, 앤드게이트 AND26는 입력신호 INB<2>, IN<1>, IN<0>를 앤드연산하여 출력신호 OUT<3>를 출력한다. 그리고, 앤드게이트 AND27는 입력신호 IN<2>, INB<1>, INB<0>를 앤드연산하여 출력신호 OUT<4>를 출력한다.
또한, 앤드게이트 AND28는 입력신호 IN<2>, INB<1>, IN<0>를 앤드연산하여 출력신호 OUT_PRE<5>를 출력한다. 인버터 IV5는 감소신호 DEC1를 반전하여 감소신호 DEC1B를 출력한다. 그리고, 앤드게이트 AND29는 출력신호 OUT_PRE<5>와 감소신호 DEC1B를 앤드연산하여 출력신호 OUT<5>를 출력한다.
그리고, 앤드게이트 AND30는 입력신호 IN<2>, IN<1>, INB<0>를 앤드연산하여 출력신호 OUT_PRE<6>를 출력한다. 그리고, 오아게이트 OR5는 증가신호 INC1, INC2를 오아연산하여 증가신호 INC1_2를 출력한다. 그리고, 앤드게이트 AND31는 출력신호 OUT_PRE<6>와 증가신호 INC1_2를 앤드연산하여 출력신호 OUT<6>를 출력한다.
또한, 앤드게이트 AND32는 입력신호 IN<2>, IN<1>, IN<0>를 앤드연산하여 출력신호 OUT_PRE<7>를 출력한다. 그리고, 앤드게이트 AND33는 증가신호 INC2와 출력신호 OUT_PRE<7>를 앤드연산하여 출력신호 OUT<7>를 출력한다.
이러한 구성을 갖는 디코딩부(310)는 감소신호 DEC1가 로우 레벨로 활성화되어 입력되면 감소신호 DEC1B가 하이 레벨이 된다. 그러면, 앤드게이트 AND18의 출력신호 OUT<5>가 하이 레벨이 된다.
그리고, 증가신호 INC1가 로우 레벨로 비활성화되어 입력되고, 증가신호 INC2가 하이 레벨로 활성화되어 입력되면, 증가신호 INC1_2가 하이 레벨이 된다. 그러면, 앤드게이트 AND20의 출력신호 OUT<6>가 하이 레벨이 된다. 그리고, 증가신호 INC2가 하이 레벨로 활성화되어 입력되면, 앤드게이트 AND33의 출력신호 OUT<7>이 하이 레벨이 된다.
또한, 조합부(320)는 디코딩부(310)의 출력인 복수의 출력신호 OUT<7:1>를 조합하여 하나의 출력신호 OUT<0>로 출력한다. 이러한 조합부(320)는 오아게이트 OR6와 인버터 IV6를 포함한다.
오아게이트 OR6는 복수의 출력신호 OUT<7:1>를 오아연산한다. 즉, 오아게이트 OR6는 복수의 출력신호 OUT<7:1> 중 적어도 어느 하나가 하이 레벨로 입력되는 경우 하이 레벨의 신호를 출력한다. 인버터 IV6는 오아게이트 OR4의 출력을 반전하여 출력신호 OUT<0>를 출력한다.
이와 같이, 3개의 입력신호 IN<2:0>를 디코딩하여 8개의 출력신호 OUT<7:0>를 생성하는 디코딩 회로의 로직 상태를 표시하면 다음의 [표 3]과 같다.
IN OUT Function
2 1 0 7 6 5 4 3 2 1 0
0 0 0 0 0 0 0 0 0 0 1 A
0 0 1 0 0 0 0 0 0 1 0 B
0 1 0 0 0 0 0 0 1 0 0 C
0 1 1 0 0 0 0 1 0 0 0 D
1 0 0 0 0 0 1 0 0 0 0 E
1 0 1 0 0 1 0 0 0 0 0 F
1 1 0 0 1 0 0 0 0 0 0 G
1 1 1 1 0 0 0 0 0 0 0 H
위의 [표 3]에서 보는 바와 같이, 3-6 디코딩 회로를 3-8 디코딩 회로로 변환하는 경우에 출력신호 OUT의 개수는 8개(2N개)가 출력되면 된다.
이에 따라, 입력신호 IN<2:0>에 대응하여 모든 출력신호 OUT<7:0>를 활성화시켜야 한다. 이를 위해, 감소신호 DEC1와 증가신호 INC1를 비활성화시키고, 증가신호 INC2를 활성화시킨다.
그러면, 조합부(320)는 출력신호 OUT<7:1> 중 어느 하나의 신호가 하이 레벨인 경우 출력신호 OUT<0>를 로우 레벨로 출력한다. 반면에, 조합부(320)는 출력신호 OUT<7:1>가 모두 로우 레벨인 경우 출력신호 OUT<0>를 하이 레벨로 출력한다. 즉, 조합부(320)는 출력신호 OUT<7:1>의 조합에 의해 출력신호 OUT<0>의 로직 레벨을 결정한다.
본 발명의 실시예에서는 출력신호 OUT<7:0> 중 어느 하나의 신호는 반드시 하이 레벨로 활성화되는 경우를 가정한다. 그러므로, 디코딩부(210)에서는 3개의 입력신호 IN<2:0>에 대응하여 8개의 출력신호 OUT<7:0>를 출력할 수 있게 된다.
도 4는 본 발명의 또 다른 실시예에 따른 디코딩 회로의 상세 회로도이다.
도 4의 실시예는 3-6 디코딩 회로를 사용하는 경우에 적용될 수 있다. 즉, 도 4의 실시예에서는 디코딩 회로의 출력이 6개인 경우에 적용될 수 있다.
그리고, 도 4의 실시예에서는 3개의 입력신호 IN<2:0>를 디코딩하여 8개의 출력신호 OUT<7:0>을 출력하는 디코딩 회로의 구조를 기본 구조로 구현한다.
이러한 본 발명의 실시예는 제어부(400), 디코딩부(410) 및 조합부(420)를 포함한다.
제어부(400)는 사용자의 디코딩 제어신호에 응답하여 감소신호 DEC1, 증가신호 INC1, INC2를 생성한다. 여기서, 제어부(200)는 테스트 모드 신호를 이용하거나 퓨즈를 통해 감소신호 DEC1, 증가신호 INC1, INC2의 로직 레벨을 개별적으로 제어할 수 있다.
예를 들어, 3-6 디코딩 회로를 사용하는 경우에 디코딩 회로의 출력신호가 6개여야 한다. 그러므로, 제어부(400)는 감소신호 DEC1와, 증가신호 INC2 및 증가신호 INC1를 비활성화시킨다.
그리고, 디코딩부(410)는 복수의 앤드게이트 AND34~AND44와, 오아게이트 OR7 및 인버터 IV7를 포함한다. 이 중에서 복수의 앤드게이트 AND34~AND38는 제 1그룹의 출력신호 OUT<4:1>를 생성하고, 복수의 앤드게이트 AND39~AND44와, 오아게이트 OR7 및 인버터 IV7는 제 2그룹의 출력신호 OUT<7:5>를 생성하는 논리조합부에 해당한다.
앤드게이트 AND34는 입력신호 INB<2>, INB<1>, INB<0>를 앤드연산하여 출력신호 OUT_PRE<0>를 출력한다. 여기서, 입력신호 INB는 입력신호 IN의 반전 신호이다. 본 발명의 실시예에서는 출력신호 OUT_PRE<0>는 사용되지 않으며 플로팅 상태가 된다.
그리고, 앤드게이트 AND35는 입력신호 INB<2>, INB<1>, IN<0>를 앤드연산하여 출력신호 OUT<1>를 출력한다. 그리고, 앤드게이트 AND36는 입력신호 INB<2>, IN<1>, INB<0>를 앤드연산하여 출력신호 OUT<2>를 출력한다. 그리고, 앤드게이트 AND37는 입력신호 INB<2>, IN<1>, IN<0>를 앤드연산하여 출력신호 OUT<3>를 출력한다. 그리고, 앤드게이트 AND38는 입력신호 IN<2>, INB<1>, INB<0>를 앤드연산하여 출력신호 OUT<4>를 출력한다.
또한, 앤드게이트 AND39는 입력신호 IN<2>, INB<1>, IN<0>를 앤드연산하여 출력신호 OUT_PRE<5>를 출력한다. 인버터 IV7는 감소신호 DEC1를 반전하여 감소신호 DEC1B를 출력한다. 그리고, 앤드게이트 AND40는 출력신호 OUT_PRE<5>와 감소신호 DEC1B를 앤드연산하여 출력신호 OUT<5>를 출력한다.
그리고, 앤드게이트 AND41는 입력신호 IN<2>, IN<1>, INB<0>를 앤드연산하여 출력신호 OUT_PRE<6>를 출력한다. 그리고, 오아게이트 OR7는 증가신호 INC1, INC2를 오아연산하여 증가신호 INC1_2를 출력한다. 그리고, 앤드게이트 AND42는 출력신호 OUT_PRE<6>와 증가신호 INC1_2를 앤드연산하여 출력신호 OUT<6>를 출력한다.
또한, 앤드게이트 AND43는 입력신호 IN<2>, IN<1>, IN<0>를 앤드연산하여 출력신호 OUT_PRE<7>를 출력한다. 그리고, 앤드게이트 AND44는 증가신호 INC2와 출력신호 OUT_PRE<7>를 앤드연산하여 출력신호 OUT<7>를 출력한다.
이러한 구성을 갖는 디코딩부(410)는 감소신호 DEC1가 로우 레벨로 활성화되어 입력되면 감소신호 DEC1B가 하이 레벨이 된다. 그러면, 앤드게이트 AND40의 출력신호 OUT<5>가 하이 레벨이 된다.
그리고, 증가신호 INC1와 증가신호 INC2가 로우 레벨로 비활성화되어 입력되면, 증가신호 INC1_2가 하이 레벨이 된다. 그러면, 앤드게이트 AND42의 출력신호 OUT<6>가 하이 레벨이 된다. 그리고, 증가신호 INC2가 로우 레벨로 비활성화되어 입력되면, 앤드게이트 AND44의 출력신호 OUT<7>이 로우 레벨이 된다.
또한, 조합부(420)는 디코딩부(410)의 출력인 복수의 출력신호 OUT<7:1>를 조합하여 하나의 출력신호 OUT<0>로 출력한다. 이러한 조합부(420)는 오아게이트 OR8와 인버터 IV8를 포함한다.
오아게이트 OR8는 복수의 출력신호 OUT<7:1>를 오아연산한다. 즉, 오아게이트 OR8는 복수의 출력신호 OUT<7:1> 중 적어도 어느 하나가 하이 레벨로 입력되는 경우 하이 레벨의 신호를 출력한다. 인버터 IV8는 오아게이트 OR8의 출력을 반전하여 출력신호 OUT<0>를 출력한다.
이와 같이, 3개의 입력신호 IN<2:0>를 디코딩하여 6개의 출력신호 OUT<7:0>를 생성하는 디코딩 회로의 로직 상태를 표시하면 다음의 [표 4]와 같다.
IN OUT Function
2 1 0 7 6 5 4 3 2 1 0
0 0 0 0 0 0 0 0 0 0 1 A
0 0 1 0 0 0 0 0 0 1 0 B
0 1 0 0 0 0 0 0 1 0 0 C
0 1 1 0 0 0 0 1 0 0 0 D
1 0 0 0 0 0 1 0 0 0 0 E
1 0 1 0 0 1 0 0 0 0 0 F
1 1 0 0 1 0 0 0 0 0 0 A
1 1 1 1 0 0 0 0 0 0 0 A
위의 [표 4]에서 보는 바와 같이, 3-6 디코딩 회로를 사용하는 경우에 출력신호 OUT를 6개(2N-2개) 출력되면 된다.
이에 따라, 입력신호 IN<2:0>가 "110", "111"로 입력되는 경우는 비활성화시켜야 한다. 이를 위해, 감소신호 DEC1, 증가신호 INC2 및 증가신호 INC1를 모두 비활성화시킨다. 이러한 경우, 입력신호 IN<2:0>가 "110", "111"로 입력되는 경우는, 앤드게이트 AND42, AND44의 출력신호 OUT<7:6>를 로우 레벨로 만든다.
그러면, 디코딩부(410)의 출력신호 OUT<7:6>는 로우 레벨이 되므로, 출력신호 OUT<5:1> 중 적어도 어느 하나의 신호가 하이 레벨인 경우에 조합부(420)는 출력신호 OUT<0>를 로우 레벨로 출력하게 된다. 본 발명의 실시예에서는 출력신호 OUT<7:0> 중 어느 하나의 신호는 반드시 하이 레벨로 활성화되는 경우를 가정한다.
즉, 출력신호 OUT<5:1>의 레벨에 의해 출력신호 OUT<0>의 로직 레벨이 결정된다. 그러므로, 디코딩부(410)에서는 3개의 입력신호 IN<2:0>에 대응하여 6개의 출력신호 OUT<5:0>를 출력할 수 있게 된다.
도 5는 본 발명의 실시예에 따른 디코딩 회로가 적용되는 선택회로의 회로도이다.
도 5의 실시예에 따른 선택회로는 3-8 디코딩 회로를 이용하여 8개의 신호를 선택하여 출력하는 경우를 나타낸다.
이를 위해, 선택회로는 전송게이트 T1와 인버터 IV9를 포함한다. 전송게이트 T1는 디코딩 회로의 출력신호 OUT<0:7>, OUTB<0:7>에 대응하여 입력신호 VIN<0:7>를 선택하여 선택신호 VIN_SEL<0:7>를 출력한다. 여기서, 출력신호 OUTB<0:7>는 인버터 IV9에 의해 출력신호 OUT<0:7>를 반전한 신호이다.
디코딩 회로의 출력신호 OUT<0:7>가 하이 레벨로 천이하는 경우 전송게이트 T1가 턴 온 되어 입력신호 VIN<0:7>를 선택하여 선택신호 VIN_SEL<0:7>로 출력하게 된다. 그리고, 8개의 선택신호 VIN_SEL<0:7>를 조합하여 하나의 선택신호 VIN_SEL로 출력할 수 있다.
이와 같이, 선택회로에서 8개의 선택신호 VIN_SEL<0:7>를 출력하고자 하는 경우 8개의 출력신호 OUT<0:7>를 갖는 3-8 디코딩 회로를 사용하게 된다.
본 발명의 실시예에 따른 선택회로는 3-6 디코딩 회로를 이용하여 6개의 신호를 선택하여 출력하는 경우에도 선택회로의 구조를 변경하지 않고도 동일하게 사용될 수 있다.
즉, 3-6 디코딩 회로인 경우 디코딩 회로의 출력신호 OUT<0:5>가 6개가 된다. 즉, 선택회로에서 6개의 선택신호 VIN_SEL<0:5>를 출력하고자 하는 경우 6개의 출력신호 OUT<0:5>를 갖는 3-6 디코딩 회로를 사용하게 된다. 이때, 디코딩 회로의 출력신호 OUT<6:7>는 제어신호(DEC1, INC1, INC2)에 의해 로우 레벨로 출력된다.
그러므로, 본 발명의 실시예에서는 선택회로의 구조를 변경하지 않고도 3-5, 3-6, 3-7, 3-8에 대응하여 하나의 선택회로를 동일하게 사용할 수 있다. 즉, 도 1 내지 도 4의 디코딩 회로를 적용하는 경우 디코딩 회로 및 선택회로의 구성을 변경하지 않고 제어부(100~400)의 출력신호만을 조정하여 출력신호 OUT의 개수를 조정할 수 있다.
종래에는 3-6 디코딩 회로가 3-7 디코딩 회로 또는 3-8 디코딩 회로로 변경될 경우 회로를 재설계해야 하는 번거로움이 있었다. 하지만, 본 발명의 실시예는 제어부(100, 200, 300, 400)의 제어신호에 따라 회로의 재설계 없이도 디코딩 회로의 출력을 변경할 수 있도록 한다.
특히, 본 발명의 실시예는 해당하는 디코더 중 가장 면적이 큰 디코딩 회로(예를 들면, 3-8 디코딩 회로)를 기본 회로 구성으로 설정하고, 3-6 디코딩 회로로 대응을 시키도록 한다. 그리고, 3-6 디코딩 회로를 기본으로 하여 감소신호 DEC1, 증가신호 INC1, INC2의 제어에 따라 디코딩 회로의 출력신호 개수를 변경이 가능하도록 한다.
본 발명의 실시예는 DRAM, SRAM, FLASH 메모리 등의 반도체 메모리 장치는 물론이고, 신호 디코딩이 필요한 모든 종류의 반도체 장치에 적용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. N 개의 입력신호를 디코딩하여 2n 개의 2진 정보로 출력하는 디코딩 회로에 있어서,
    상기 디코딩 회로의 출력신호의 개수를 변경하기 위한 제어신호를 생성하는 제어부;
    상기 입력신호와 상기 제어신호를 디코딩하여 상기 출력신호를 생성하되, 상기 제어신호의 로직 레벨에 대응하여 상기 출력신호의 개수가 제어되는 디코딩부; 및
    상기 디코딩부의 출력을 조합하여 제 1출력신호의 로직 레벨을 제어하는 조합부를 포함하는 것을 특징으로 하는 디코딩 회로.
  2. 제 1항에 있어서, 상기 제어부는
    상기 출력신호의 개수를 감소시키기 위한 감소신호와, 상기 출력신호의 개수를 하나 증가시키기 위한 제 1증가신호 및 두 개 증가시키기 위한 제 2증가신호를 생성하는 것을 특징으로 하는 디코딩 회로.
  3. 제 1항에 있어서, 상기 제어부는
    테스트 모드 신호, 퓨즈 커팅 신호 중 적어도 어느 하나의 신호를 통해 상기 제어신호의 로직 레벨을 제어하는 것을 특징으로 하는 디코딩 회로.
  4. 제 1항에 있어서, 상기 디코딩 회로는
    3개의 입력신호를 디코딩하여 8개의 신호를 출력하는 3-8 디코딩 회로가 기본 구조로 구현되는 것을 특징으로 하는 디코딩 회로.
  5. 제 1항에 있어서, 상기 디코딩 회로는
    상기 제어신호 중 감소신호가 활성화된 경우 2n-3 개의 출력신호가 출력되는 것을 특징으로 하는 디코딩 회로.
  6. 제 1항에 있어서, 상기 디코딩 회로는
    상기 제어신호 중 제 1증가신호가 활성화된 경우 2n-1 개의 출력신호가 출력되고, 상기 제어신호 중 제 2증가신호가 활성화된 경우 2n 개의 출력신호가 출력되는 것을 특징으로 하는 디코딩 회로.
  7. 제 1항에 있어서, 상기 디코딩 회로는
    상기 제어신호가 비활성화된 경우 2n-2 개의 출력신호가 출력되는 것을 특징으로 하는 디코딩 회로.
  8. 제 1항에 있어서, 상기 디코딩 회로는
    상기 출력신호에 대응하여 선택신호를 출력하는 선택회로를 포함하고, 상기 선택회로는 상기 출력신호의 개수 변경에 무관하게 사용되는 것을 특징으로 하는 디코딩 회로.
  9. 제 1항에 있어서, 상기 디코딩 회로는
    상기 입력신호를 디코딩하여 제 1그룹의 출력신호를 출력하는 복수의 앤드게이트; 및
    상기 입력신호를 디코딩하여 제 2그룹의 출력신호를 출력하는 논리조합부를 포함하는 것을 특징으로 하는 디코딩 회로.
  10. 제 9항에 있어서, 상기 복수의 앤드게이트는
    제 2 내지 제 5출력신호를 출력하는 것을 특징으로 하는 디코딩 회로.
  11. 제 9항에 있어서, 상기 논리조합부는
    상기 입력신호를 앤드연산하는 제 1앤드게이트;
    상기 제어신호 중 감소신호의 반전신호와 상기 제 1앤드게이트의 출력을 앤드연산하여 제 6출력신호를 출력하는 제 2앤드게이트;
    상기 제어신호 중 제 1증가신호와 제 2증가신호를 오아연산하는 제 1오아게이트;
    상기 입력신호를 앤드연산하는 제 3앤드게이트;
    상기 제 1오아게이트의 출력과 상기 제 3앤드게이트의 출력을 앤드연산하여 제 7출력신호를 출력하는 제 4앤드게이트;
    상기 입력신호를 앤드연산하는 제 5앤드게이트; 및
    상기 제 5앤드게이트의 출력 및 상기 제어신호 중 제 2증가신호를 앤드연산하여 제 8출력신호를 출력하는 제 6앤드게이트를 포함하는 것을 특징으로 하는 디코딩 회로.
  12. 제 9항에 있어서, 상기 조합부는
    상기 제 1출력신호와 상기 제 1그룹의 출력신호 중 적어도 어느 하나의 신호는 하이 레벨로 활성화되는 것을 특징으로 하는 디코딩 회로.
  13. 제 9항에 있어서, 상기 조합부는
    상기 제 2그룹의 출력신호가 로우 레벨인 상태에서, 상기 제 1그룹의 출력신호의 레벨에 대응하여 상기 제 1출력신호의 로직 레벨이 결정되는 것을 특징으로 하는 디코딩 회로.
  14. 제 9항에 있어서, 상기 조합부는
    상기 제 2그룹의 출력신호가 로우 레벨인 상태에서, 상기 제 1그룹의 출력신호 중 어느 하나가 하이 레벨인 경우 상기 제 1출력신호를 로우 레벨로 출력하는 것을 특징으로 하는 디코딩 회로.
  15. 제 9항에 있어서, 상기 조합부는
    상기 제 2그룹의 출력신호가 로우 레벨인 상태에서, 상기 제 1그룹의 출력신호가 모두 로우 레벨인 경우 상기 제 1출력신호를 하이 레벨로 출력하는 것을 특징으로 하는 디코딩 회로.
  16. 제 1항에 있어서, 상기 조합부는
    상기 디코딩부의 출력을 논리조합하여 상기 제 1출력신호의 로직 레벨을 제어하는 것을 특징으로 하는 디코딩 회로.
  17. 제 16항에 있어서, 상기 조합부는
    상기 디코딩부의 출력을 오아연산하는 제 2오아게이트; 및
    상기 제 2오아게이트의 출력을 반전하여 상기 제 1출력신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 디코딩 회로.
  18. 제 1항에 있어서, 상기 디코딩 회로는
    상기 제어신호 중 감소신호의 활성화시 3개의 입력신호를 디코딩하여 5개의 신호를 출력하는 3-5 디코딩 회로로 사용되는 것을 특징으로 하는 디코딩 회로.
  19. 제 1항에 있어서, 상기 디코딩 회로는
    상기 제어신호 중 제 1증가신호의 활성화시 3개의 입력신호를 디코딩하여 7개의 신호를 출력하는 3-7 디코딩 회로로 사용되는 것을 특징으로 하는 디코딩 회로.
  20. 제 1항에 있어서, 상기 디코딩 회로는
    상기 제어신호 중 제 2증가신호의 활성화시 3개의 입력신호를 디코딩하여 8개의 신호를 출력하는 3-8 디코딩 회로로 사용되는 것을 특징으로 하는 디코딩 회로.
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