JPH02130023A - マルチファンクション・プログラマブル・ロジック・デバイス - Google Patents
マルチファンクション・プログラマブル・ロジック・デバイスInfo
- Publication number
- JPH02130023A JPH02130023A JP63284268A JP28426888A JPH02130023A JP H02130023 A JPH02130023 A JP H02130023A JP 63284268 A JP63284268 A JP 63284268A JP 28426888 A JP28426888 A JP 28426888A JP H02130023 A JPH02130023 A JP H02130023A
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- JP
- Japan
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- logic
- switch
- array
- output
- programmable logic
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- 238000010586 diagram Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ユーザーが自由に論理を設定できるプログラ
マブル・ロジック・デバイス（Ｐｒｏｇｒ−ａｍ＋ｍａ
ｂｌｅ Ｌ ｏａｉｃ Ｄｅｖｉｃｅ ： Ｐ Ｌ
Ｄ ）に関する。
マブル・ロジック・デバイス（Ｐｒｏｇｒ−ａｍ＋ｍａ
ｂｌｅ Ｌ ｏａｉｃ Ｄｅｖｉｃｅ ： Ｐ Ｌ
Ｄ ）に関する。
通常の論理デバイスは、入出力間の論理は固定である。
これに対し、プログラマブル・ロジック・デバイス（以
下、単にＰＬＤという）は、ユーザが自由に論理を設定
できる。すなわち、入出力間の論理は、ユーザの設計仕
様に従って設定できる。
下、単にＰＬＤという）は、ユーザが自由に論理を設定
できる。すなわち、入出力間の論理は、ユーザの設計仕
様に従って設定できる。
第７図は、従来のＰＬＤのブロック構成図である。図示
するように、ＰＬＯはプログラマブル論理アレイ１０と
スイッチ設定用ＰＲＯＭ２０とを有する。プログラマブ
ル論理アレイ１０はＡＮＤアレイとＯＲアレイとを有す
る。入力信号はＡＮＤ７レイからＯＲアレイを通り、出
力信号が得られる。ＡＮＤアレイとＯＲアレイは、合計
Ｎ（任意の整数）個のスイッチを有する。Ｎ個のスイッ
チのオン／オフの設定により、希望の入出力間の論理が
設定できる。Ｎ個のスイッチのオン／オフは、スイッチ
設定用ＰＲＯＭ２０内の１ワードのの制御信号で設定さ
れる。ここで、１ワードはＮビットからなる。スイッチ
設定用ＰＲＯＭ２０に設定される１ワードのｆｊ制御信
号中のＮビットの各ビットの状態（１又は０）は、プロ
グラムライタを用いて行なわれる。
するように、ＰＬＯはプログラマブル論理アレイ１０と
スイッチ設定用ＰＲＯＭ２０とを有する。プログラマブ
ル論理アレイ１０はＡＮＤアレイとＯＲアレイとを有す
る。入力信号はＡＮＤ７レイからＯＲアレイを通り、出
力信号が得られる。ＡＮＤアレイとＯＲアレイは、合計
Ｎ（任意の整数）個のスイッチを有する。Ｎ個のスイッ
チのオン／オフの設定により、希望の入出力間の論理が
設定できる。Ｎ個のスイッチのオン／オフは、スイッチ
設定用ＰＲＯＭ２０内の１ワードのの制御信号で設定さ
れる。ここで、１ワードはＮビットからなる。スイッチ
設定用ＰＲＯＭ２０に設定される１ワードのｆｊ制御信
号中のＮビットの各ビットの状態（１又は０）は、プロ
グラムライタを用いて行なわれる。
しかしながら、従来のＰＬＯは次の問題点を有する。プ
ログラムライタで−Ｈスイッチ設定用ＰＲＯＭ２０内の
Ｎビットの状態を設定した後は、これを変更することが
できない。言い換えれば、−度プログラマブル論理アレ
イ１０内部の論理を設定した後は、内部の論理を変更す
ることができない。このため、単一の論理しか実現でき
ないという問題点があった。
ログラムライタで−Ｈスイッチ設定用ＰＲＯＭ２０内の
Ｎビットの状態を設定した後は、これを変更することが
できない。言い換えれば、−度プログラマブル論理アレ
イ１０内部の論理を設定した後は、内部の論理を変更す
ることができない。このため、単一の論理しか実現でき
ないという問題点があった。
従って、本発明は、−度内部の論理を設定した後はそれ
を変更することができないという不都合を解消して、実
時間で内部の論理を変更でき、複数の機能を実現できる
ようにすることを目的とする。
を変更することができないという不都合を解消して、実
時間で内部の論理を変更でき、複数の機能を実現できる
ようにすることを目的とする。
（課題を解決するための手段〕
第１図は、本発明の原理ブロック図である。同図におい
て、論理アレイ１０はＮ（任意の整数）個のスイッチを
有する。スイッチ設定用ＲＯＭ３０は、Ｎ個のスイッチ
のオン／オフを制御するＮビットのワード信号をＭ（任
意の整数）種類記憶する。選択回路４０は、Ｍｌ類のワ
ード信号のいずれか１つをスイッチ設定用ＲＯＭ３０が
出力するよう制御する。
て、論理アレイ１０はＮ（任意の整数）個のスイッチを
有する。スイッチ設定用ＲＯＭ３０は、Ｎ個のスイッチ
のオン／オフを制御するＮビットのワード信号をＭ（任
意の整数）種類記憶する。選択回路４０は、Ｍｌ類のワ
ード信号のいずれか１つをスイッチ設定用ＲＯＭ３０が
出力するよう制御する。
選択回路４０はＭ種類のワード信号のうち、所望の論理
に対応する１つのワード信号を出力するよう、スイッチ
設定用ＲＯＭ３０を制御する。スイッチ設定用ＲＯＭ３
０は、指定された１つのワード信号のＮビットの各ピッ
トをプログラマブル論理アレイ１０内の対応するスイッ
チに出力する。
に対応する１つのワード信号を出力するよう、スイッチ
設定用ＲＯＭ３０を制御する。スイッチ設定用ＲＯＭ３
０は、指定された１つのワード信号のＮビットの各ピッ
トをプログラマブル論理アレイ１０内の対応するスイッ
チに出力する。
これにより、各スイッチのオン／オフ状態が設定され、
入出力間の論理が設定される。このように、実時間で入
出力間の論理が設定できる。
入出力間の論理が設定される。このように、実時間で入
出力間の論理が設定できる。
以下、本発明の詳細な説明する。
第２図は、本発明の一実施例のブロック図である。
同図において、マルチファンクション・プログラマブル
・ロジック・アレイ１００はプログラマブル論理アレイ
１０と、スイッチ設定用ＰＲＯＭ５０と、アドレスデコ
ーダ６０とを具備する。
・ロジック・アレイ１００はプログラマブル論理アレイ
１０と、スイッチ設定用ＰＲＯＭ５０と、アドレスデコ
ーダ６０とを具備する。
プログラマブル論理アレイ１０は第３図に示すすように
構成されている。プログラマブル論理アレイ１０はアン
ドアレイ１１とオ、アアレイ１２とを有する。
構成されている。プログラマブル論理アレイ１０はアン
ドアレイ１１とオ、アアレイ１２とを有する。
アンドアレイ１１とオアアレイ１２中の“×”はスイッ
チを示す。スイッチはＭＯＳトランジスタで構成され、
ＭＯＳトランジスタのゲートにスイッチ制御信号が印加
されることにより、オン／オフｔｉｌｌ ｌｉｔされる
。アンドアレイ１１には、４つの入力ゲート１３を介し
て４ピツトの入力データＩｏ〜■３が与えられる。各入
力ゲートは、入力データＩｏ〜１３をそのまま通過させ
る他、反転した入力信号を出力する。アンドアレイ１１
の出力はアンドゲート１４を介してオアアレイ１２に与
えられる。オアアレイ１２の出力は、オアゲートで構成
される出力ゲート１５を介して、４ビツトの出力データ
Ｏ６〜ｏ３として外部又は一部内部にフィードバック出
力される。以下の説明において、スイッチの総数をＮ個
とする。
チを示す。スイッチはＭＯＳトランジスタで構成され、
ＭＯＳトランジスタのゲートにスイッチ制御信号が印加
されることにより、オン／オフｔｉｌｌ ｌｉｔされる
。アンドアレイ１１には、４つの入力ゲート１３を介し
て４ピツトの入力データＩｏ〜■３が与えられる。各入
力ゲートは、入力データＩｏ〜１３をそのまま通過させ
る他、反転した入力信号を出力する。アンドアレイ１１
の出力はアンドゲート１４を介してオアアレイ１２に与
えられる。オアアレイ１２の出力は、オアゲートで構成
される出力ゲート１５を介して、４ビツトの出力データ
Ｏ６〜ｏ３として外部又は一部内部にフィードバック出
力される。以下の説明において、スイッチの総数をＮ個
とする。
スイッチ設定用ＰＲＯＭ５０はＮビットのワード信号を
Ｍ種類記憶する。このＮビットのワード信号はスイッチ
制御信号であって、対応するＮ個のスイッチにそれぞれ
供給される。このようなＮビットのスイッチ制御信号を
Ｍ種類記憶しているので、Ｍ種類の論理を設定できる。
Ｍ種類記憶する。このＮビットのワード信号はスイッチ
制御信号であって、対応するＮ個のスイッチにそれぞれ
供給される。このようなＮビットのスイッチ制御信号を
Ｍ種類記憶しているので、Ｍ種類の論理を設定できる。
第４図＜Ａ）はスイッチ設定用ＰＲＯＭ５０の内部の状
態を示す図である。図示するように、スイッチ設定用Ｐ
ＲＯＭ５０はＮビットのスイッチ制御信号をＭワード分
（Ｍ番地分）記憶している。
態を示す図である。図示するように、スイッチ設定用Ｐ
ＲＯＭ５０はＮビットのスイッチ制御信号をＭワード分
（Ｍ番地分）記憶している。
図の１”′及びＯ″はそれぞれ、対応するスイッチのオ
ン及びオフを示している。これらのデータは、第４図（
８）に示すように、０ＭＯ３のメモリセルに記憶されて
いる。図示するビット線は、アンドアレイ１１又はオア
アレイ１２の対応するスイッチ（ＭＯＳトランジスタ）
のゲートに接続され、ＣＭＯＳメモリセル中のデータが
読み出されてスイッチをオン／オフする。この読み出し
時にはワード線がハイレベルになり、トランスファゲー
トが開く。ワード線の制御は、以下に述べるアドレスデ
コーダ６０の出力信号により行なわれる。
ン及びオフを示している。これらのデータは、第４図（
８）に示すように、０ＭＯ３のメモリセルに記憶されて
いる。図示するビット線は、アンドアレイ１１又はオア
アレイ１２の対応するスイッチ（ＭＯＳトランジスタ）
のゲートに接続され、ＣＭＯＳメモリセル中のデータが
読み出されてスイッチをオン／オフする。この読み出し
時にはワード線がハイレベルになり、トランスファゲー
トが開く。ワード線の制御は、以下に述べるアドレスデ
コーダ６０の出力信号により行なわれる。
尚、スイッチ設定用ＰＲＯＭ５０には、外部（例えばＣ
ＰＵ）論理変更制御信号ＦＣが与えられ、後述するよう
に論理が変更される。
ＰＵ）論理変更制御信号ＦＣが与えられ、後述するよう
に論理が変更される。
アドレスデコーダ６０は、外部から支えられるアドレス
信号ＡＩをデコードして、Ｍ種類のワード信号のいずれ
か１つを選択出力する様、スイッチ設定用ＦＲＯＭ５０
を制御する。例えば、Ｍ＝４の場合は２ピツトのアドレ
ス信号Ａｒを４ビツトにデコードする。
信号ＡＩをデコードして、Ｍ種類のワード信号のいずれ
か１つを選択出力する様、スイッチ設定用ＦＲＯＭ５０
を制御する。例えば、Ｍ＝４の場合は２ピツトのアドレ
ス信号Ａｒを４ビツトにデコードする。
この場合の構成例を第５図に示す。図示するように、ア
ドレスデコーダ６０はインバータ及びアンドゲートで構
成されており、２ビツトのアドレス信号Ａ＋、Ａ２を４
ビツトＢ１〜Ｂ４に展開する。Ｍ＝４以外の場合にも、
同様に構成できる。
ドレスデコーダ６０はインバータ及びアンドゲートで構
成されており、２ビツトのアドレス信号Ａ＋、Ａ２を４
ビツトＢ１〜Ｂ４に展開する。Ｍ＝４以外の場合にも、
同様に構成できる。
次に本発明の動作について、第６図の動作タイミング図
を参照して説明する。
を参照して説明する。
第６図に示すＴＡＩ ＊ ＴＡ２ ＊ ＴＡ３ 、・・
・ＴＡｎの時間はプログラマブル論理アレイ１０のスイ
ッチ設定動作に必要な時間である。この間、プログラマ
ブル論理アレイ１０の出力は不定となる。この間に、論
理変更制御信号ＦＣはローレベルに保たれ、このタイミ
ングアドレス信号ＡＩがアドレスデコーダ６０に読み込
まれる。アドレスデコーダ６０はアドレス信号ＡＩをデ
コードし、スイッチ設定用ＦＲＯＭ５０のいずれか１つ
の１ワ一ド信号（ｎビット）を指定するデコード信号を
出力する。前述したように、スイッチ設定用ＰＲＯＭ５
０には、１番地：論理Ａ設定のためのスイッチ情報（Ｎ
ビット）、２番地：論理Ｂ設定のだめのスイッチ情報、
３番地：論理Ｃ設定のためのスイッチ情報・・・のよう
に、各論理を設定するための情報を記憶させである。例
えば、ＴＡＩの間、デコードされたアドレス信号は１番
地を示しているので、プログラマブル論理アレイ１０は
１番地に対応したＮビットのスイッチ情報に従って、ス
イッチをオン／オフする。これにより、丁１時間中に、
入力データＩｏ〜■３の論理Ａによる結果が出力データ
０ｏ＝Ｏｚとして得られる。Ｔ１時間後、ＴＡ２時間で
再び論理変更制御信号ＦＣがローレベルとなり、このと
き、２番地を示すアドレス信号ＡＩがアドレスデコーダ
６０からスイッチ設定用ＰＲＯＭ５０に読み込まれる。
・ＴＡｎの時間はプログラマブル論理アレイ１０のスイ
ッチ設定動作に必要な時間である。この間、プログラマ
ブル論理アレイ１０の出力は不定となる。この間に、論
理変更制御信号ＦＣはローレベルに保たれ、このタイミ
ングアドレス信号ＡＩがアドレスデコーダ６０に読み込
まれる。アドレスデコーダ６０はアドレス信号ＡＩをデ
コードし、スイッチ設定用ＦＲＯＭ５０のいずれか１つ
の１ワ一ド信号（ｎビット）を指定するデコード信号を
出力する。前述したように、スイッチ設定用ＰＲＯＭ５
０には、１番地：論理Ａ設定のためのスイッチ情報（Ｎ
ビット）、２番地：論理Ｂ設定のだめのスイッチ情報、
３番地：論理Ｃ設定のためのスイッチ情報・・・のよう
に、各論理を設定するための情報を記憶させである。例
えば、ＴＡＩの間、デコードされたアドレス信号は１番
地を示しているので、プログラマブル論理アレイ１０は
１番地に対応したＮビットのスイッチ情報に従って、ス
イッチをオン／オフする。これにより、丁１時間中に、
入力データＩｏ〜■３の論理Ａによる結果が出力データ
０ｏ＝Ｏｚとして得られる。Ｔ１時間後、ＴＡ２時間で
再び論理変更制御信号ＦＣがローレベルとなり、このと
き、２番地を示すアドレス信号ＡＩがアドレスデコーダ
６０からスイッチ設定用ＰＲＯＭ５０に読み込まれる。
以下、同様にして動作する。
このように、アドレス信号ＡＩ及び論理変更制御信号Ｆ
Ｃにより、プログラマブル論理アレイ１０の論理を実時
間で変更できる。
Ｃにより、プログラマブル論理アレイ１０の論理を実時
間で変更できる。
（発明の効果〕
以上説明したように、本発明によれば、従来技術の問題
点であった一旦内部の論理を設定した後はそれを変更す
ることができないという不都合を解消でき、実時間で内
部の論理を変更でき、複数の機能を実現できるマルチフ
ァンクション・プログラマブル・ロジック・アレイが得
られる。
点であった一旦内部の論理を設定した後はそれを変更す
ることができないという不都合を解消でき、実時間で内
部の論理を変更でき、複数の機能を実現できるマルチフ
ァンクション・プログラマブル・ロジック・アレイが得
られる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例のブロック図、第３図はプロ
グラマブル論理アレイ１０の回路図、 第４図（Ａ）はスイッチ設定用ＰＲＯＭ５０の内部を示
す図、 第４図（Ｂ）はスイッチ設定用ＦＲＯＭ５０の内部回路
図、 第５図はアドレスデコーダ６０の回路図、第６図は第２
図に示す実施例の動作タイミング図、及び第７図は従来
のＰＬＤのブロック図である。 図において１． １０はプログラマブル論理アレイ、 ３０はスイッチ設定用ＰＲＯＭ。 ４０は選択回路、 ５０はスイッチ設定用ＰＲＯＭ。 ６０はアドレスデコーダ、 １００はマルチファンクション・プログラマブル・ロジ
ック・アレイ である。
グラマブル論理アレイ１０の回路図、 第４図（Ａ）はスイッチ設定用ＰＲＯＭ５０の内部を示
す図、 第４図（Ｂ）はスイッチ設定用ＦＲＯＭ５０の内部回路
図、 第５図はアドレスデコーダ６０の回路図、第６図は第２
図に示す実施例の動作タイミング図、及び第７図は従来
のＰＬＤのブロック図である。 図において１． １０はプログラマブル論理アレイ、 ３０はスイッチ設定用ＰＲＯＭ。 ４０は選択回路、 ５０はスイッチ設定用ＰＲＯＭ。 ６０はアドレスデコーダ、 １００はマルチファンクション・プログラマブル・ロジ
ック・アレイ である。
Claims (1)
- 【特許請求の範囲】 Ｎ（任意の整数）個のスイッチを有するプログラマブル
論理アレイ（１０）と、 Ｎ個のスイッチのオン／オフを制御するＮビットからな
る１ワードの制御信号をＭ（任意の整数）種類記憶する
スイッチ設定用ＲＯＭ（３０）と、Ｍ種類のワード信号
のいずれか１つをスイッチ設定用ＲＯＭ（３０）が出力
するよう制御する選択回路（４０）と を具備することを特徴するマルチファンクション・プロ
グラマブル・ロジック・デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284268A JPH02130023A (ja) | 1988-11-10 | 1988-11-10 | マルチファンクション・プログラマブル・ロジック・デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284268A JPH02130023A (ja) | 1988-11-10 | 1988-11-10 | マルチファンクション・プログラマブル・ロジック・デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130023A true JPH02130023A (ja) | 1990-05-18 |
Family
ID=17676329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284268A Pending JPH02130023A (ja) | 1988-11-10 | 1988-11-10 | マルチファンクション・プログラマブル・ロジック・デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130023A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399922A (en) * | 1993-07-02 | 1995-03-21 | Altera Corporation | Macrocell comprised of two look-up tables and two flip-flops |
| US6304101B1 (en) | 1999-07-14 | 2001-10-16 | Fuji Xerox Co., Ltd | Programmable logic device, information processing system, method of reconfiguring programmable logic device and method compressing circuit information for programmable logic device |
| US6842854B2 (en) | 2000-01-20 | 2005-01-11 | Fuji Xerox Co., Ltd. | Method programmable logic device, information processing system and method of reconfiguring circuit for sequentially processing data in blocks and temporarily storing data processed until next configuration |
| JP2007174701A (ja) * | 1996-12-09 | 2007-07-05 | Pact Xpp Technologies Ag | 再構築可能プロセッサ、再構築可能データ処理ユニット、データ処理装置構築可能ユニット、構築可能データプロセッサ |
| US7693257B2 (en) | 2006-06-29 | 2010-04-06 | Accuray Incorporated | Treatment delivery optimization |
| USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
| US8869121B2 (en) | 2001-08-16 | 2014-10-21 | Pact Xpp Technologies Ag | Method for the translation of programs for reconfigurable architectures |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
| US9047440B2 (en) | 2000-10-06 | 2015-06-02 | Pact Xpp Technologies Ag | Logical cell array and bus system |
| US9075605B2 (en) | 2001-03-05 | 2015-07-07 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
-
1988
- 1988-11-10 JP JP63284268A patent/JPH02130023A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399922A (en) * | 1993-07-02 | 1995-03-21 | Altera Corporation | Macrocell comprised of two look-up tables and two flip-flops |
| JP2007174701A (ja) * | 1996-12-09 | 2007-07-05 | Pact Xpp Technologies Ag | 再構築可能プロセッサ、再構築可能データ処理ユニット、データ処理装置構築可能ユニット、構築可能データプロセッサ |
| USRE45109E1 (en) | 1997-02-08 | 2014-09-02 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
| USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
| USRE45223E1 (en) | 1997-02-08 | 2014-10-28 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
| US6304101B1 (en) | 1999-07-14 | 2001-10-16 | Fuji Xerox Co., Ltd | Programmable logic device, information processing system, method of reconfiguring programmable logic device and method compressing circuit information for programmable logic device |
| US6842854B2 (en) | 2000-01-20 | 2005-01-11 | Fuji Xerox Co., Ltd. | Method programmable logic device, information processing system and method of reconfiguring circuit for sequentially processing data in blocks and temporarily storing data processed until next configuration |
| US9047440B2 (en) | 2000-10-06 | 2015-06-02 | Pact Xpp Technologies Ag | Logical cell array and bus system |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
| US9075605B2 (en) | 2001-03-05 | 2015-07-07 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
| US8869121B2 (en) | 2001-08-16 | 2014-10-21 | Pact Xpp Technologies Ag | Method for the translation of programs for reconfigurable architectures |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| US7693257B2 (en) | 2006-06-29 | 2010-04-06 | Accuray Incorporated | Treatment delivery optimization |
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