JP2000156092A - 同期式バースト不揮発性半導体記憶装置 - Google Patents
同期式バースト不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【解決手段】 同期式バースト不揮発性半導体記憶装置
では、メモリセルからのデータを格納する第１のラッチ
回路にアドレス信号を出力する為に、第１及び第２のア
ドレスカウンタ回路２７、２８及びセレクト回路２２を
有する。セレクト回路２２によって、バースト制御信号
ＢＳに応答して、第１及び第２のアドレスカウンタ回路
２７、２８のいずれかが交互に選択される。本発明で
は、アドレスカウンタ回路２７、２８のどちらかが絶え
ず選択されており、バースト制御信号ＢＳが生成される
以前から、外部からのアドレス信号（バーストアドレス
信号の最初の信号）に基づくバーストアドレス信号がラ
ッチ回路に出力される。 【効果】 クロックからの遅れがバースト制御信号ＢＳ
に生じていても、第１のラッチ回路の後段の第２のラッ
チ回路がクロックに応答して、正しいデータをラッチで
きる。
では、メモリセルからのデータを格納する第１のラッチ
回路にアドレス信号を出力する為に、第１及び第２のア
ドレスカウンタ回路２７、２８及びセレクト回路２２を
有する。セレクト回路２２によって、バースト制御信号
ＢＳに応答して、第１及び第２のアドレスカウンタ回路
２７、２８のいずれかが交互に選択される。本発明で
は、アドレスカウンタ回路２７、２８のどちらかが絶え
ず選択されており、バースト制御信号ＢＳが生成される
以前から、外部からのアドレス信号（バーストアドレス
信号の最初の信号）に基づくバーストアドレス信号がラ
ッチ回路に出力される。 【効果】 クロックからの遅れがバースト制御信号ＢＳ
に生じていても、第１のラッチ回路の後段の第２のラッ
チ回路がクロックに応答して、正しいデータをラッチで
きる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に同期式バースト不揮発性半導体記憶装置の読み出し
を行う回路に関するものである。
特に同期式バースト不揮発性半導体記憶装置の読み出し
を行う回路に関するものである。
【０００２】
【従来の技術】同期式バースト不揮発性半導体記憶装置
であるシンクロナスＲＯＭは、複数のメモリセルがマト
リクス状に配置されたメモリセルアレイと、メモリセル
アレイの一部から非同期的に読み出した複数のデータを
格納しておき、順次与えられるアドレス信号に応答し
て、アドレス信号が示しているアドレスに格納された各
データを順次出力する第１のラッチ回路と、第１のラッ
チ回路に順次データを出力させるために、バースト制御
信号とクロック信号とに応答して、第１のラッチ回路へ
連続的なアドレス信号（バーストアドレス信号と称す
る）を出力するアドレス生成制御回路と、第１のラッチ
回路からの出力を内部クロック信号に同期して出力する
第２のラッチ回路を備えている。
であるシンクロナスＲＯＭは、複数のメモリセルがマト
リクス状に配置されたメモリセルアレイと、メモリセル
アレイの一部から非同期的に読み出した複数のデータを
格納しておき、順次与えられるアドレス信号に応答し
て、アドレス信号が示しているアドレスに格納された各
データを順次出力する第１のラッチ回路と、第１のラッ
チ回路に順次データを出力させるために、バースト制御
信号とクロック信号とに応答して、第１のラッチ回路へ
連続的なアドレス信号（バーストアドレス信号と称す
る）を出力するアドレス生成制御回路と、第１のラッチ
回路からの出力を内部クロック信号に同期して出力する
第２のラッチ回路を備えている。
【０００３】ここで、アドレス生成制御回路は、アドレ
スカウンタ及びデコーダ回路を備えている。アドレスカ
ウンタは、外部からのバイナリデータであるバーストア
ドレス信号ＢＡ（バーストアドレス信号の最初のアドレ
ス信号）がカラムラッチ回路から与えられている状態
で、かつタイミング制御回路からＨレベルのバースト制
御信号ＢＳを入力することにより、このカラムラッチ回
路からのバーストアドレス信号ＢＡをラッチし、これを
デコーダ回路へ出力する。デコーダ回路は、アドレスカ
ウンタからの信号をデコードし、デコードした信号を第
１のラッチ回路へ出力する。またアドレスカウンタは、
バーストアドレス信号ＢＡの出力に続いて、バースト制
御回路からのバースト制御信号ＢＵＲＳＴがＨレベルの
間、内部クロック信号に同期して連続的にバーストアド
レス信号を生成し、順次、第１のラッチ回路へ出力す
る。
スカウンタ及びデコーダ回路を備えている。アドレスカ
ウンタは、外部からのバイナリデータであるバーストア
ドレス信号ＢＡ（バーストアドレス信号の最初のアドレ
ス信号）がカラムラッチ回路から与えられている状態
で、かつタイミング制御回路からＨレベルのバースト制
御信号ＢＳを入力することにより、このカラムラッチ回
路からのバーストアドレス信号ＢＡをラッチし、これを
デコーダ回路へ出力する。デコーダ回路は、アドレスカ
ウンタからの信号をデコードし、デコードした信号を第
１のラッチ回路へ出力する。またアドレスカウンタは、
バーストアドレス信号ＢＡの出力に続いて、バースト制
御回路からのバースト制御信号ＢＵＲＳＴがＨレベルの
間、内部クロック信号に同期して連続的にバーストアド
レス信号を生成し、順次、第１のラッチ回路へ出力す
る。
【０００４】
【発明が解決しようとする課題】しかしながら、シンク
ロナスＲＯＭにおけるタイミング制御回路は内部クロッ
ク信号に同期して動作するため、そこから出力されるバ
ースト制御信号ＢＳは内部クロック信号からの遅延を有
している。
ロナスＲＯＭにおけるタイミング制御回路は内部クロッ
ク信号に同期して動作するため、そこから出力されるバ
ースト制御信号ＢＳは内部クロック信号からの遅延を有
している。
【０００５】よって、バーストアドレス信号ＢＡがバー
スト制御信号ＢＳによってアドレスカウンタにラッチさ
れ、このバーストアドレス信号をデコーダ回路によっ
て、デコードしたバーストアドレス信号が第１のラッチ
回路に与えられるタイミングは内部クロック信号に対し
て遅れる。
スト制御信号ＢＳによってアドレスカウンタにラッチさ
れ、このバーストアドレス信号をデコーダ回路によっ
て、デコードしたバーストアドレス信号が第１のラッチ
回路に与えられるタイミングは内部クロック信号に対し
て遅れる。
【０００６】バーストアドレス信号ＢＡが、アドレスカ
ウンタ及びデコーダ回路を経由して、ラッチ回路に到達
するまでの時間が長くなってしまうと、第２のラッチ回
路が誤データをラッチしてしまい、正しいデータを外部
に出力できないという問題を生じる。
ウンタ及びデコーダ回路を経由して、ラッチ回路に到達
するまでの時間が長くなってしまうと、第２のラッチ回
路が誤データをラッチしてしまい、正しいデータを外部
に出力できないという問題を生じる。
【０００７】
【課題を解決するための手段】上記問題を解決するため
に、本発明の同期式バースト不揮発性半導体記憶装置
は、データを格納するメモリセルと、アドレス信号が与
えられる入力端子群と、第１の出力端子群と、第２の出
力端子群と、前記メモリセルから読み出されたデータを
格納し、かつ前記第１の出力端子群に与えられる信号が
示すアドレスから前記データを出力するラッチ回路と、
第１のバースト制御信号に応答して、第１のアドレスカ
ウンタ回路及び第２のアドレスカウンタ回路のいずれか
を交互に選択する選択信号を出力するセレクト回路と、
前記第１のアドレスカウンタ回路及び前記第２のアドレ
スカウンタ回路の各アドレスカウンタ回路は、前記入力
端子群及び第２の出力端子群に接続され、第１のレベル
の第２のバースト制御信号が与えられ、かつ前記選択信
号によって選択された場合、前記入力端子群に入力され
るアドレス信号をラッチし、ラッチしたアドレス信号を
前記第２の出力端子群に出力し、かつ自身が生成したア
ドレス信号を前記第２の出力端子群に出力し、第２のレ
ベルの前記第２のバースト制御信号が与えられ、かつ前
記選択信号によって選択されている場合、前記入力端子
群に与えられているアドレス信号を前記第２の出力端子
群に出力する前記第１のアドレスカウンタ回路及び前記
第２のアドレスカウンタ回路と、前記第２の出力端子に
与えられる信号をデコードし、第１の出力端子へ出力す
るデコーダ回路とを有する。
に、本発明の同期式バースト不揮発性半導体記憶装置
は、データを格納するメモリセルと、アドレス信号が与
えられる入力端子群と、第１の出力端子群と、第２の出
力端子群と、前記メモリセルから読み出されたデータを
格納し、かつ前記第１の出力端子群に与えられる信号が
示すアドレスから前記データを出力するラッチ回路と、
第１のバースト制御信号に応答して、第１のアドレスカ
ウンタ回路及び第２のアドレスカウンタ回路のいずれか
を交互に選択する選択信号を出力するセレクト回路と、
前記第１のアドレスカウンタ回路及び前記第２のアドレ
スカウンタ回路の各アドレスカウンタ回路は、前記入力
端子群及び第２の出力端子群に接続され、第１のレベル
の第２のバースト制御信号が与えられ、かつ前記選択信
号によって選択された場合、前記入力端子群に入力され
るアドレス信号をラッチし、ラッチしたアドレス信号を
前記第２の出力端子群に出力し、かつ自身が生成したア
ドレス信号を前記第２の出力端子群に出力し、第２のレ
ベルの前記第２のバースト制御信号が与えられ、かつ前
記選択信号によって選択されている場合、前記入力端子
群に与えられているアドレス信号を前記第２の出力端子
群に出力する前記第１のアドレスカウンタ回路及び前記
第２のアドレスカウンタ回路と、前記第２の出力端子に
与えられる信号をデコードし、第１の出力端子へ出力す
るデコーダ回路とを有する。
【０００８】
【発明の実施の形態】図２は本発明の１実施の形態のシ
ンクロナスＲＯＭの概略図である。
ンクロナスＲＯＭの概略図である。
【０００９】図３は１実施の形態のシンクロナスＲＯＭ
を構成する各構成要素が出力する信号のタイミングチャ
ートである。
を構成する各構成要素が出力する信号のタイミングチャ
ートである。
【００１０】図２及び図３を参照して１実施の形態のシ
ンクロナスＲＯＭの概略的な動作を説明する。
ンクロナスＲＯＭの概略的な動作を説明する。
【００１１】本実施の形態のＲＯＭは、複数のビット線
に対して１つのセンスアンプを共有するタイプのもので
ある。本実施の形態のＲＯＭでは、そのようなセンスア
ンプを複数備えており、各センスアンプは、対応する複
数のビット線の内、カラムデコーダによって選択された
１つのビット線に接続されるものである。
に対して１つのセンスアンプを共有するタイプのもので
ある。本実施の形態のＲＯＭでは、そのようなセンスア
ンプを複数備えており、各センスアンプは、対応する複
数のビット線の内、カラムデコーダによって選択された
１つのビット線に接続されるものである。
【００１２】また、本実施の形態のシンクロナスＲＯＭ
は、第１のラッチ回路１１が設けられており、メモリセ
ルアレイ４から、センスアンプ群８を介して、非同期的
に読み出された複数のデータを第１のラッチ回路１１に
格納し、その後、アドレス生成制御回路から順次出力さ
れるバーストアドレス信号が示すアドレスから順次デー
タを出力するものである。
は、第１のラッチ回路１１が設けられており、メモリセ
ルアレイ４から、センスアンプ群８を介して、非同期的
に読み出された複数のデータを第１のラッチ回路１１に
格納し、その後、アドレス生成制御回路から順次出力さ
れるバーストアドレス信号が示すアドレスから順次デー
タを出力するものである。
【００１３】アドレスバッファ１は、コマンド制御回路
９からの信号ＡＢＥによって、予め外部アドレス信号Ａ
ＤＤに基づき内部アドレス信号ＡＤＤ１を出力してい
る。
９からの信号ＡＢＥによって、予め外部アドレス信号Ａ
ＤＤに基づき内部アドレス信号ＡＤＤ１を出力してい
る。
【００１４】コマンド制御回路９は、ＲＡＳ、ＣＡＳ等
の外部からの信号によってリードコマンドreadを設定す
ると、信号ＣＡＳ１を出力する。
の外部からの信号によってリードコマンドreadを設定す
ると、信号ＣＡＳ１を出力する。
【００１５】カラムラッチ回路６は信号ＣＡＳ１に応答
し、内部アドレスＡＤＤ１をラッチし、カラムデコーダ
７にカラムアドレス信号ＹＡ及びアドレス生成制御回路
１２にアドレス信号ＢＡ（バーストアドレス信号の最初
のアドレス信号）を出力する。
し、内部アドレスＡＤＤ１をラッチし、カラムデコーダ
７にカラムアドレス信号ＹＡ及びアドレス生成制御回路
１２にアドレス信号ＢＡ（バーストアドレス信号の最初
のアドレス信号）を出力する。
【００１６】モードレジスタ５には、リードコマンドre
adが与えられてからデータが外部へ出力されるまでのク
ロック数であるＣＡＳレイテンシが設定されている。
adが与えられてからデータが外部へ出力されるまでのク
ロック数であるＣＡＳレイテンシが設定されている。
【００１７】タイミング制御回路１０は信号ＣＡＬ１が
与えられると、内部クロック信号ＣＬＫ１に同期して、
ＣＡＳレイテンシで設定されたクロック数をクロックバ
ッファ１３が出力する期間内の一定期間に動作し、その
期間に信号ＳＥを出力する。
与えられると、内部クロック信号ＣＬＫ１に同期して、
ＣＡＳレイテンシで設定されたクロック数をクロックバ
ッファ１３が出力する期間内の一定期間に動作し、その
期間に信号ＳＥを出力する。
【００１８】センスアンプ群８は信号ＳＥによって動作
状態となり、メモリセルアレイ４内に格納された一部の
データが非同期的に読み出され、第１のラッチ回路１１
へ出力される。
状態となり、メモリセルアレイ４内に格納された一部の
データが非同期的に読み出され、第１のラッチ回路１１
へ出力される。
【００１９】タイミング制御回路１０はＣＡＳ１を入力
してから、一定期間後にＨレベルのバースト制御信号Ｂ
Ｓを出力する。
してから、一定期間後にＨレベルのバースト制御信号Ｂ
Ｓを出力する。
【００２０】またモードレジスタ５は、第１のラッチ回
路から所望する数のデータを出力させるためにバースト
長が設定されている。
路から所望する数のデータを出力させるためにバースト
長が設定されている。
【００２１】バースト制御回路１４は、Ｈレベルのバー
スト制御信号ＢＳに応答して、第１のラッチ回路１１か
らバースト長の期間（第１のラッチ回路１１から所望す
る数のデータを出力させるため、アドレス生成制御回路
１２が、その所望する数のアドレス信号を出力する期間
に対応）、バースト制御信号ＢＵＲＳＴを出力する。
スト制御信号ＢＳに応答して、第１のラッチ回路１１か
らバースト長の期間（第１のラッチ回路１１から所望す
る数のデータを出力させるため、アドレス生成制御回路
１２が、その所望する数のアドレス信号を出力する期間
に対応）、バースト制御信号ＢＵＲＳＴを出力する。
【００２２】第１のラッチ回路１１は、バースト制御信
号ＢＳが与えられると、センスアンプ群８から並列に与
えられているパラレルデータをラッチする。第１のラッ
チ回路１１は、アドレス生成制御回路１２から順次送ら
れてくるバーストアドレス信号ＺＡにより示されている
アドレスにラッチされているデータＬＤをシリアルに出
力する。
号ＢＳが与えられると、センスアンプ群８から並列に与
えられているパラレルデータをラッチする。第１のラッ
チ回路１１は、アドレス生成制御回路１２から順次送ら
れてくるバーストアドレス信号ＺＡにより示されている
アドレスにラッチされているデータＬＤをシリアルに出
力する。
【００２３】第２のラッチ回路は、シリアルデータＬＤ
を内部クロックに同期して、順次、出力バッファに、デ
ータＬＤ２として出力する。
を内部クロックに同期して、順次、出力バッファに、デ
ータＬＤ２として出力する。
【００２４】出力バッファはバースト制御回路１４が出
力する出力制御信号ＯＥに基づいてデータＬＤ２を外部
に出力する。
力する出力制御信号ＯＥに基づいてデータＬＤ２を外部
に出力する。
【００２５】図１は本発明の第１の実施の形態のアドレ
ス生成制御回路１２の回路図である。
ス生成制御回路１２の回路図である。
【００２６】図１を用いて本発明の第１の実施の形態の
アドレス生成制御回路１２について説明をする。
アドレス生成制御回路１２について説明をする。
【００２７】アドレス生成制御回路12は、第１のアドレ
スカウンタ回路２７と第２のアドレスカウンタ回路２８
とカウンタセレクト回路２２とデコーダ回路３０とから
なる。
スカウンタ回路２７と第２のアドレスカウンタ回路２８
とカウンタセレクト回路２２とデコーダ回路３０とから
なる。
【００２８】カウンタセレクト回路2２は、バースト制
御信号ＢＳが与えられる端子に接続される。カウンタセ
レクト回路２２は第１のアドレスカウンタ回路２７及び
第２のアドレスカウンタ回路２８のいずれかを交互に選
択する（及び非選択にする）選択信号２３、２４を出力
する回路である。すなわちカウンタセレクト回路２２
は、バーストアドレス信号ＢＳがＨレベルになる毎に、
選択信号２３、２４のレベルを交互に切替えて出力す
る。
御信号ＢＳが与えられる端子に接続される。カウンタセ
レクト回路２２は第１のアドレスカウンタ回路２７及び
第２のアドレスカウンタ回路２８のいずれかを交互に選
択する（及び非選択にする）選択信号２３、２４を出力
する回路である。すなわちカウンタセレクト回路２２
は、バーストアドレス信号ＢＳがＨレベルになる毎に、
選択信号２３、２４のレベルを交互に切替えて出力す
る。
【００２９】アドレスカウンタ回路２７、２８は、カラ
ムラッチ回路６からのバーストアドレス信号ＢＡ（バー
ストアドレス信号の最初のアドレス信号）が与えられる
入力端子２５と、カウンタセレクト回路２２と出力端子
２９に接続される。
ムラッチ回路６からのバーストアドレス信号ＢＡ（バー
ストアドレス信号の最初のアドレス信号）が与えられる
入力端子２５と、カウンタセレクト回路２２と出力端子
２９に接続される。
【００３０】アドレスカウンタ回路２７、２８は、Ｈレ
ベルの選択信号を入力し、かつＨレベルのバースト制御
信号ＢＵＲＳＴを入力することにより、入力端子２５か
ら与えられているアドレス信号ＢＡをラッチして出力端
子２９に出力し、その後、Ｈレベルのバースト制御信号
ＢＵＲＳＴが与えられている間、内部クロック信号に同
期して、 内部で生成したバーストアドレス信号を出力
する。またアドレスカウンタ回路２７、２８は、Ｌレベ
ルのバースト制御信号ＢＵＲＳＴ及びＨレベルの選択信
号を入力している間、 端子２５からのバーストアドレ
ス信号ＢＡを出力端子２９へ出力している。よって、こ
の状態の時、入力端子２５に与えられるアドレス信号Ｂ
Ａが更新されれば、それに応じて、出力端子２９に与え
られる信号も変化する。
ベルの選択信号を入力し、かつＨレベルのバースト制御
信号ＢＵＲＳＴを入力することにより、入力端子２５か
ら与えられているアドレス信号ＢＡをラッチして出力端
子２９に出力し、その後、Ｈレベルのバースト制御信号
ＢＵＲＳＴが与えられている間、内部クロック信号に同
期して、 内部で生成したバーストアドレス信号を出力
する。またアドレスカウンタ回路２７、２８は、Ｌレベ
ルのバースト制御信号ＢＵＲＳＴ及びＨレベルの選択信
号を入力している間、 端子２５からのバーストアドレ
ス信号ＢＡを出力端子２９へ出力している。よって、こ
の状態の時、入力端子２５に与えられるアドレス信号Ｂ
Ａが更新されれば、それに応じて、出力端子２９に与え
られる信号も変化する。
【００３１】アドレスカウンタ回路２７、２８は、Ｌレ
ベルの選択信号を入力している間、端子２５からのバー
ストアドレス信号ＢＡを出力の前段に設けられた後記の
トランジスタの入力に与える。しかしながら、このトラ
ンジスタは、Ｌレベルの選択信号に基づいて、オフして
おり、アドレスカウンタ回路２７、２８から出力端子２
９への出力は禁止されている。
ベルの選択信号を入力している間、端子２５からのバー
ストアドレス信号ＢＡを出力の前段に設けられた後記の
トランジスタの入力に与える。しかしながら、このトラ
ンジスタは、Ｌレベルの選択信号に基づいて、オフして
おり、アドレスカウンタ回路２７、２８から出力端子２
９への出力は禁止されている。
【００３２】図４は、第１及び第２のアドレスカウンタ
回路の内部回路を示す図である。
回路の内部回路を示す図である。
【００３３】第１のアドレスカウンタ回路２７は、カウ
ンタ回路２７１、ＮＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと称する）２７２〜２７５、ＮＡＮＤ回路２７６及び
ＮＯＲ回路２７７から構成される。
ンタ回路２７１、ＮＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと称する）２７２〜２７５、ＮＡＮＤ回路２７６及び
ＮＯＲ回路２７７から構成される。
【００３４】ＮＡＮＤ回路２７６は選択信号２４及びバ
ースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの選択信
号２４及びＨレベルのバースト制御信号ＢＵＲＳＴを入
力する場合、Ｌレベルの信号を出力し、ＮＭＯＳ２７
２、２７３をオフさせ、入力端子２５からカウンタ回路
２７１へのアドレス信号ＢＡの入力を禁止する。 ＮＡ
ＮＤ回路２７６は、選択信号２４及びバースト制御信号
ＢＵＲＳＴのいずれか又は両方がＬレベルの場合、Ｈレ
ベルの信号を出力し、ＮＭＯＳ２７２、２７３をオンさ
せ、入力端子２５からカウンタ回路２７１へアドレス信
号ＢＡを入力させるように制御する。
ースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの選択信
号２４及びＨレベルのバースト制御信号ＢＵＲＳＴを入
力する場合、Ｌレベルの信号を出力し、ＮＭＯＳ２７
２、２７３をオフさせ、入力端子２５からカウンタ回路
２７１へのアドレス信号ＢＡの入力を禁止する。 ＮＡ
ＮＤ回路２７６は、選択信号２４及びバースト制御信号
ＢＵＲＳＴのいずれか又は両方がＬレベルの場合、Ｈレ
ベルの信号を出力し、ＮＭＯＳ２７２、２７３をオンさ
せ、入力端子２５からカウンタ回路２７１へアドレス信
号ＢＡを入力させるように制御する。
【００３５】カウンタ回路２７１は、ＮＭＯＳ２７２、
２７３がオンしているとき、入力端子２５に与えられる
アドレス信号ＢＡを出力する。またカウンタ回路２７１
は、ＮＭＯＳ２７２、２７３がオフした場合 、入力端
子２５から予め入力していたアドレス信号ＢＡをラッチ
し、出力する。また、この直後、ＮＡＮＤ回路の出力が
Ｌレベルであるので、ＮＯＲ回路２７７を介して、内部
クロックＣＬＫ１がカウンタ回路２７１に与えられる。
カウンタ回路２７１は、内部クロックＣＬＫ１に同期し
て、内部で生成したバーストアドレス信号を出力する。
カウンタ回路２７１の出力は、ＮＭＯＳ２７４、２７５
がオンのとき出力端子２９に与えられ、ＮＭＯＳ２７
４、２７４がオフのとき出力端子２９に与えられない。
ＮＭＯＳ２７４、２７５はＨレベルの選択信号２４を入
力するとき、オンし、Ｌレベルの選択信号２４を入力す
るときオフする。
２７３がオンしているとき、入力端子２５に与えられる
アドレス信号ＢＡを出力する。またカウンタ回路２７１
は、ＮＭＯＳ２７２、２７３がオフした場合 、入力端
子２５から予め入力していたアドレス信号ＢＡをラッチ
し、出力する。また、この直後、ＮＡＮＤ回路の出力が
Ｌレベルであるので、ＮＯＲ回路２７７を介して、内部
クロックＣＬＫ１がカウンタ回路２７１に与えられる。
カウンタ回路２７１は、内部クロックＣＬＫ１に同期し
て、内部で生成したバーストアドレス信号を出力する。
カウンタ回路２７１の出力は、ＮＭＯＳ２７４、２７５
がオンのとき出力端子２９に与えられ、ＮＭＯＳ２７
４、２７４がオフのとき出力端子２９に与えられない。
ＮＭＯＳ２７４、２７５はＨレベルの選択信号２４を入
力するとき、オンし、Ｌレベルの選択信号２４を入力す
るときオフする。
【００３６】第２のアドレスカウンタ回路２８は、カウ
ンタ回路２８１、ＮＭＯＳ２８２〜２８５、ＮＡＮＤ回
路２８６及びＮＯＲ回路２８７から構成される。
ンタ回路２８１、ＮＭＯＳ２８２〜２８５、ＮＡＮＤ回
路２８６及びＮＯＲ回路２８７から構成される。
【００３７】ＮＡＮＤ回路２８６は選択信号２３及びバ
ースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの選択信
号２３及びＨレベルのバースト制御信号ＢＵＲＳＴを入
力する場合、Ｌレベルの信号を出力し、ＮＭＯＳ２８
２、２８３をオフさせ、入力端子２５からカウンタ回路
２８１へのバーストアドレスアドレス信号ＢＡの入力を
禁止する。 ＮＡＮＤ回路２８６は、選択信号２３及び
バースト制御信号ＢＵＲＳＴのいずれか又は両方がＬレ
ベルの場合、Ｈレベルの信号を出力し、ＮＭＯＳ２８
２、２８３をオンさせ、入力端子２５からカウンタ回路
２８１へアドレス信号ＢＡを入力させるように制御す
る。
ースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの選択信
号２３及びＨレベルのバースト制御信号ＢＵＲＳＴを入
力する場合、Ｌレベルの信号を出力し、ＮＭＯＳ２８
２、２８３をオフさせ、入力端子２５からカウンタ回路
２８１へのバーストアドレスアドレス信号ＢＡの入力を
禁止する。 ＮＡＮＤ回路２８６は、選択信号２３及び
バースト制御信号ＢＵＲＳＴのいずれか又は両方がＬレ
ベルの場合、Ｈレベルの信号を出力し、ＮＭＯＳ２８
２、２８３をオンさせ、入力端子２５からカウンタ回路
２８１へアドレス信号ＢＡを入力させるように制御す
る。
【００３８】カウンタ回路２８１は、ＮＭＯＳ２８２、
２８３がオンしているとき、入力端子２５に与えられる
アドレス信号ＢＡを出力する。またカウンタ回路２８１
は、ＮＭＯＳ２８２、２８３がオフの場合 、入力端子
２５から予め入力していたバーストアドレス信号ＢＡ
（以下アドレス信号ＢＡと称する）をラッチし、出力す
る。また、この直後、ＮＡＮＤ回路２８６の出力がＬレ
ベルであるので、ＮＯＲ回路２８７を介して内部クロッ
クＣＬＫ１がカウンタ回路２８１にあたえられる。カウ
ンタ回路は、内部クロックＣＬＫ１に同期して、内部で
生成したバーストアドレス信号を出力する。カウンタ回
路２８１の出力は、ＮＭＯＳ２８４、２８５がオンのと
き出力端子２９に与えられ、 ＮＭＯＳ２８４、２８４
がオフのとき出力端子２９に与えられない。ＮＭＯＳ２
８４、２８５はＨレベルの選択信号２３を入力するとき
オンし、Ｌレベルの選択信号２３を入力するときオフす
る。
２８３がオンしているとき、入力端子２５に与えられる
アドレス信号ＢＡを出力する。またカウンタ回路２８１
は、ＮＭＯＳ２８２、２８３がオフの場合 、入力端子
２５から予め入力していたバーストアドレス信号ＢＡ
（以下アドレス信号ＢＡと称する）をラッチし、出力す
る。また、この直後、ＮＡＮＤ回路２８６の出力がＬレ
ベルであるので、ＮＯＲ回路２８７を介して内部クロッ
クＣＬＫ１がカウンタ回路２８１にあたえられる。カウ
ンタ回路は、内部クロックＣＬＫ１に同期して、内部で
生成したバーストアドレス信号を出力する。カウンタ回
路２８１の出力は、ＮＭＯＳ２８４、２８５がオンのと
き出力端子２９に与えられ、 ＮＭＯＳ２８４、２８４
がオフのとき出力端子２９に与えられない。ＮＭＯＳ２
８４、２８５はＨレベルの選択信号２３を入力するとき
オンし、Ｌレベルの選択信号２３を入力するときオフす
る。
【００３９】デコーダ回路３０は出力端子３０に接続さ
れ、出力端子３０に与えられる信号をデコードし、デコ
ードした信号を出力端子３１へ与える。
れ、出力端子３０に与えられる信号をデコードし、デコ
ードした信号を出力端子３１へ与える。
【００４０】出力端子３１は第１のラッチ回路１１に接
続され、出力端子３１に与えられる信号が第１のラッチ
回路１１にあたえられる。
続され、出力端子３１に与えられる信号が第１のラッチ
回路１１にあたえられる。
【００４１】図５を用いて、第１の実施の形態のアドレ
ス生成制御回路の動作を説明する。
ス生成制御回路の動作を説明する。
【００４２】＜第１の期間＞この期間、選択信号２４が
Ｈレベルであるので、第１のアドレスカウンタ回路２７
が端子２５に与えられているアドレス値（Ｂ０、Ｂ１）
＝（１、０）であるアドレス信号ＢＡを出力端子２９へ
出力している。デコーダ回路３０はこの信号をデコード
し、デコードしたアドレス信号を出力端子３１へ出力す
る。
Ｈレベルであるので、第１のアドレスカウンタ回路２７
が端子２５に与えられているアドレス値（Ｂ０、Ｂ１）
＝（１、０）であるアドレス信号ＢＡを出力端子２９へ
出力している。デコーダ回路３０はこの信号をデコード
し、デコードしたアドレス信号を出力端子３１へ出力す
る。
【００４３】一方、第２のアドレスカウンタは、ＮＭＯ
Ｓ２８４、２８５の入力にアドレス信号ＢＡが与えられ
ているが、ＮＭＯＳ２８４、２８５により、出力が禁止
されている。
Ｓ２８４、２８５の入力にアドレス信号ＢＡが与えられ
ているが、ＮＭＯＳ２８４、２８５により、出力が禁止
されている。
【００４４】＜第２の期間＞Ｈレベルの選択信号２３が
入力されるまでの間は、第１の期間と同様、第１のアド
レスカウンタ回路２７がアドレス信号ＢＡを出力端子２
９へ出力している。デコーダ回路３０はこの信号をデコ
ードし、デコードした信号を出力端子３１へ出力する。
入力されるまでの間は、第１の期間と同様、第１のアド
レスカウンタ回路２７がアドレス信号ＢＡを出力端子２
９へ出力している。デコーダ回路３０はこの信号をデコ
ードし、デコードした信号を出力端子３１へ出力する。
【００４５】次に、Ｈレベルのバースト制御信号ＢＳを
カウンタセレクト回路２２が入力すると、選択信号２３
をＨレベルとし、選択信号２４をＬレベルとする。
カウンタセレクト回路２２が入力すると、選択信号２３
をＨレベルとし、選択信号２４をＬレベルとする。
【００４６】第２のアドレスカウンタ回路２８はＨレベ
ルのバースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの
選択信号２３により選択状態となることで、バーストア
ドレス信号ＢＡをラッチし出力する。デコーダ回路３０
はこの信号をデコードし、デコード信号を出力端子３１
へ出力する。
ルのバースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの
選択信号２３により選択状態となることで、バーストア
ドレス信号ＢＡをラッチし出力する。デコーダ回路３０
はこの信号をデコードし、デコード信号を出力端子３１
へ出力する。
【００４７】次に、第２のアドレスカウンタカウンタ回
路２８は、 内部クロック信号に同期して、アドレス値
が（０、１）、（１，１）、（０，０）であるバースト
アドレス信号を順次、出力端子２９に出力する。デコー
ダ回路３０はこれら信号をデコードし、デコードした信
号を出力端子３１へ出力する。
路２８は、 内部クロック信号に同期して、アドレス値
が（０、１）、（１，１）、（０，０）であるバースト
アドレス信号を順次、出力端子２９に出力する。デコー
ダ回路３０はこれら信号をデコードし、デコードした信
号を出力端子３１へ出力する。
【００４８】第１のアドレスカウンタ回路２７は、アド
レス制御信号２４がＬレベルで、非選択状態であるの
で、内部のＮＭＯＳ２７４、２７５の入力に、入力端子
２５に与えられる（１、０）のバーストアドレス信号Ｂ
Ａが与えられているが、 ＮＭＯＳ２７４、２７５がオ
フしていることにより、出力端子２９への出力は禁止さ
れている。
レス制御信号２４がＬレベルで、非選択状態であるの
で、内部のＮＭＯＳ２７４、２７５の入力に、入力端子
２５に与えられる（１、０）のバーストアドレス信号Ｂ
Ａが与えられているが、 ＮＭＯＳ２７４、２７５がオ
フしていることにより、出力端子２９への出力は禁止さ
れている。
【００４９】＜第３の期間＞次に第２のアドレスカウン
タ回路２８は、Ｌレベルのバースト制御信号ＢＵＲＳＴ
を入力することにより、入力端子２５に与えられるアド
レス値（１、０）のバーストアドレス信号ＢＡを出力端
子２９へ出力する。デコーダ回路３０はこの信号をデコ
ードし、デコードした信号を出力端子３１へ出力する。
タ回路２８は、Ｌレベルのバースト制御信号ＢＵＲＳＴ
を入力することにより、入力端子２５に与えられるアド
レス値（１、０）のバーストアドレス信号ＢＡを出力端
子２９へ出力する。デコーダ回路３０はこの信号をデコ
ードし、デコードした信号を出力端子３１へ出力する。
【００５０】一方、第１のアドレスカウンタ回路２７
は、この期間、Ｌレベルのアドレス制御信号を入力して
おり、非選択状態であるので、内部のＮＭＯＳ２７４、
２７５の入力に、入力端子２５に与えられていた（０、
１）のアドレス信号ＢＡが与えられるが、 ＮＭＯＳ２
７４、２７５がオフであることにより出力端子２９への
出力が禁止されている。
は、この期間、Ｌレベルのアドレス制御信号を入力して
おり、非選択状態であるので、内部のＮＭＯＳ２７４、
２７５の入力に、入力端子２５に与えられていた（０、
１）のアドレス信号ＢＡが与えられるが、 ＮＭＯＳ２
７４、２７５がオフであることにより出力端子２９への
出力が禁止されている。
【００５１】この後、入力端子２５に与えられるバース
トアドレス信号ＢＡがアドレス値（０、１）に変化する
ことにより、第２のアドレスカウンタ２８は、（０、
１）のアドレス信号ＢＡを出力端子２９へ出力する。デ
コーダ回路３０はこの信号をデコードし、デコードした
信号を出力端子３１へ出力する。
トアドレス信号ＢＡがアドレス値（０、１）に変化する
ことにより、第２のアドレスカウンタ２８は、（０、
１）のアドレス信号ＢＡを出力端子２９へ出力する。デ
コーダ回路３０はこの信号をデコードし、デコードした
信号を出力端子３１へ出力する。
【００５２】また第１のアドレスカウンタ回路２７は、
入力端子２５に与えられるバーストアドレス信号ＢＡが
アドレス値（０、１）へ切替わることに応答して、 Ｎ
ＭＯＳ２７４、２７５の入力へは、（０、１）のバース
トアドレス信号ＢＡが入力される。しかしＮＭＯＳ２７
４、２７５がオフであることにより出力端子２９への出
力は禁止されている。
入力端子２５に与えられるバーストアドレス信号ＢＡが
アドレス値（０、１）へ切替わることに応答して、 Ｎ
ＭＯＳ２７４、２７５の入力へは、（０、１）のバース
トアドレス信号ＢＡが入力される。しかしＮＭＯＳ２７
４、２７５がオフであることにより出力端子２９への出
力は禁止されている。
【００５３】＜第４の期間＞Ｈレベルの選択信号信号２
４が入力されるまでの間は、第３の期間と同様、第２の
アドレスカウンタ回路２８が（０、１）のバーストアド
レス信号ＢＡを出力端子２９へ出力している。 デコー
ダ回路３０はこの信号をデコードし、デコード信号を出
力端子３１へ出力する。
４が入力されるまでの間は、第３の期間と同様、第２の
アドレスカウンタ回路２８が（０、１）のバーストアド
レス信号ＢＡを出力端子２９へ出力している。 デコー
ダ回路３０はこの信号をデコードし、デコード信号を出
力端子３１へ出力する。
【００５４】次に、Ｈレベルのバースト制御信号ＢＳを
カウンタセレクト回路２２が入力すると、選択信号２４
をＨレベルとし、選択信号２３をＬレベルとする。
カウンタセレクト回路２２が入力すると、選択信号２４
をＨレベルとし、選択信号２３をＬレベルとする。
【００５５】第１のアドレスカウンタ回路２７に、Ｈレ
ベルのバースト制御信号ＢＵＲＳＴとＨレベルの選択信
号２４が入力することにより、第１のアドレスカウンタ
回路２７は（０、１）のバーストアドレス信号ＢＡをラ
ッチし出力端子２９へ出力する。 デコーダ回路３０は
この信号をデコードし、デコードした信号を出力端子３
１へ出力する。
ベルのバースト制御信号ＢＵＲＳＴとＨレベルの選択信
号２４が入力することにより、第１のアドレスカウンタ
回路２７は（０、１）のバーストアドレス信号ＢＡをラ
ッチし出力端子２９へ出力する。 デコーダ回路３０は
この信号をデコードし、デコードした信号を出力端子３
１へ出力する。
【００５６】次に、第１のアドレスカウンタカウンタ回
路２７は、 内部クロック信号に同期して、内部で生成
した（１、１）、（０，０）、（１，０）のバーストア
ドレス信号を順次、出力端子２９に出力する。
路２７は、 内部クロック信号に同期して、内部で生成
した（１、１）、（０，０）、（１，０）のバーストア
ドレス信号を順次、出力端子２９に出力する。
【００５７】第２のアドレスカウンタ回路２８は、選択
信号２３がＬレベルで、非選択状態であるので、内部の
ＮＭＯＳ２８４、２８５の入力に、入力端子２５に与え
られる（０、１）のアドレス信号ＢＡが与えられている
が、ＮＭＯＳ２８４、２８５がオフしていることによ
り、出力端子２９への出力は禁止されている。
信号２３がＬレベルで、非選択状態であるので、内部の
ＮＭＯＳ２８４、２８５の入力に、入力端子２５に与え
られる（０、１）のアドレス信号ＢＡが与えられている
が、ＮＭＯＳ２８４、２８５がオフしていることによ
り、出力端子２９への出力は禁止されている。
【００５８】以上のように、本実施の形態では、カウン
タセレクタ回路により、第１及び第２のアドレスカウン
タのいずれかを交互に選択する選択信号を第１及び第２
のアドレスカウンタ回路に出力し、アドレスカウンタ回
路が、 Ｈレベルのバースト制御信号ＢＵＲＳＴを入力
し、 Ｈレベルの選択信号を入力することにより入力端
子２５に与えられているバーストアドレス信号ＢＡをラ
ッチし、出力する。また、アドレスカウンタ回路が、Ｈ
レベルの選択信号を入力し、かつＬレベルのバースト制
御信号ＢＵＲＳＴを入力している間、入力端子に与えら
れているバーストアドレス信号ＢＡを出力する。
タセレクタ回路により、第１及び第２のアドレスカウン
タのいずれかを交互に選択する選択信号を第１及び第２
のアドレスカウンタ回路に出力し、アドレスカウンタ回
路が、 Ｈレベルのバースト制御信号ＢＵＲＳＴを入力
し、 Ｈレベルの選択信号を入力することにより入力端
子２５に与えられているバーストアドレス信号ＢＡをラ
ッチし、出力する。また、アドレスカウンタ回路が、Ｈ
レベルの選択信号を入力し、かつＬレベルのバースト制
御信号ＢＵＲＳＴを入力している間、入力端子に与えら
れているバーストアドレス信号ＢＡを出力する。
【００５９】よって、出力端子２９には、バースト制御
信号ＢＳが入力される以前から、バーストアドレス信号
の最初のアドレス信号であるアドレス信号ＢＡが出力端
子２９に出力されていて、デコーダ回路３０を介して、
第１のラッチ回路にバーストアドレス信号ＢＡに基づく
アドレス信号が出力されているので、第１のラッチ回路
の後段にある第２のラッチ回路で、誤データをラッチし
てしまい、正しいデータを外部に出力できないという問
題がなくなる。
信号ＢＳが入力される以前から、バーストアドレス信号
の最初のアドレス信号であるアドレス信号ＢＡが出力端
子２９に出力されていて、デコーダ回路３０を介して、
第１のラッチ回路にバーストアドレス信号ＢＡに基づく
アドレス信号が出力されているので、第１のラッチ回路
の後段にある第２のラッチ回路で、誤データをラッチし
てしまい、正しいデータを外部に出力できないという問
題がなくなる。
【００６０】図６は第２の実施の形態のアドレス生成制
御回路の回路図である。
御回路の回路図である。
【００６１】第２の実施の形態のアドレス生成制御回路
は、第１の実施の形態のアドレス生成制御回路の変形例
である。
は、第１の実施の形態のアドレス生成制御回路の変形例
である。
【００６２】第１の実施の形態と同一または相当する構
成要素には同一符号が付与される。
成要素には同一符号が付与される。
【００６３】カウンタセレクト回路2２は、バースト制
御信号ＢＳが与えられる端子に接続される。カウンタセ
レクト回路２２は第１のアドレスカウンタ回路２７及び
第２のアドレスカウンタ回路２８のいずれかを交互に選
択する（及び非選択にする）選択信号２３、２４を出力
する回路である。すなわちカウンタセレクト回路２２
は、バーストアドレス信号ＢＳがＨレベルになる毎に、
選択信号２３、２４のレベルを交互に切替えて出力す
る。
御信号ＢＳが与えられる端子に接続される。カウンタセ
レクト回路２２は第１のアドレスカウンタ回路２７及び
第２のアドレスカウンタ回路２８のいずれかを交互に選
択する（及び非選択にする）選択信号２３、２４を出力
する回路である。すなわちカウンタセレクト回路２２
は、バーストアドレス信号ＢＳがＨレベルになる毎に、
選択信号２３、２４のレベルを交互に切替えて出力す
る。
【００６４】アドレスカウンタ回路２７、２８は、それ
ぞれ、カラムラッチ回路６からのアドレス信号ＢＡ（バ
ーストアドレス信号の最初のアドレス信号のことであ
る）が与えられる入力端子２５と、カウンタセレクト回
路２２と、対応する第１及び第２のデコーダ回路３０
Ａ、３０Ｂに接続される。
ぞれ、カラムラッチ回路６からのアドレス信号ＢＡ（バ
ーストアドレス信号の最初のアドレス信号のことであ
る）が与えられる入力端子２５と、カウンタセレクト回
路２２と、対応する第１及び第２のデコーダ回路３０
Ａ、３０Ｂに接続される。
【００６５】アドレスカウンタ回路２７、２８は、Ｈレ
ベルの選択信号を入力し、かつＨレベルのバースト制御
信号ＢＵＲＳＴを入力することにより、入力端子２５か
ら与えられるアドレス信号ＢＡをラッチして対応する第
１及び第２のデコーダ回路に出力する。その後、アドレ
スカウンタ回路２７、２８は、内部クロック信号に同期
して、 Ｈレベルのバースト制御信号ＢＵＲＳＴが与え
られている間、内部で生成したバーストアドレス信号を
対応するデコーダ回路へ出力する。またアドレスカウン
タ回路２７、２８は、Ｌレベルのバースト制御信号ＢＵ
ＲＳＴまたはＬレベルの選択信号を入力している間、
端子２５からのアドレス信号ＢＡを対応するデコーダ回
路へ出力している。よって、この状態の時、入力端子２
５に与えられるアドレス信号ＢＡのアドレス値が変更さ
れれば、それに応じて、対応するデコーダ回路に与えら
れる信号も変化する。
ベルの選択信号を入力し、かつＨレベルのバースト制御
信号ＢＵＲＳＴを入力することにより、入力端子２５か
ら与えられるアドレス信号ＢＡをラッチして対応する第
１及び第２のデコーダ回路に出力する。その後、アドレ
スカウンタ回路２７、２８は、内部クロック信号に同期
して、 Ｈレベルのバースト制御信号ＢＵＲＳＴが与え
られている間、内部で生成したバーストアドレス信号を
対応するデコーダ回路へ出力する。またアドレスカウン
タ回路２７、２８は、Ｌレベルのバースト制御信号ＢＵ
ＲＳＴまたはＬレベルの選択信号を入力している間、
端子２５からのアドレス信号ＢＡを対応するデコーダ回
路へ出力している。よって、この状態の時、入力端子２
５に与えられるアドレス信号ＢＡのアドレス値が変更さ
れれば、それに応じて、対応するデコーダ回路に与えら
れる信号も変化する。
【００６６】すなわち、第２の実施の形態の第１及び第
２のアドレスカウンタ回路は、第１の実施の形態の第１
及び第２のアドレスカウンタ回路に於けるＮＭＯＳ２７
４、２７５、２８４、２８５を備えていない回路であ
り、各アドレスカウンタ回路のカウンタ回路の出力をそ
のまま、対応するデコーダ回路へ出力するものである。
２のアドレスカウンタ回路は、第１の実施の形態の第１
及び第２のアドレスカウンタ回路に於けるＮＭＯＳ２７
４、２７５、２８４、２８５を備えていない回路であ
り、各アドレスカウンタ回路のカウンタ回路の出力をそ
のまま、対応するデコーダ回路へ出力するものである。
【００６７】第１のデコーダ回路３０Ａ及び第２のデコ
ーダ回路３０Ｂは、それぞれ第１のアドレスカウンタ回
路２７及び第２のアドレスカウンタ回路１８からの出力
をデコードする。第１のデコーダ回路３０Ａ及び第２の
デコーダ回路３０Ｂは、デコードした信号を、それぞれ
Ｈレベルの選択信号２４、２３に応答して、出力端子３
１へ出力し、Ｌレベルの選択信号２４、２３を入力して
いる場合、デコードした信号を出力端子３１に与えな
い。
ーダ回路３０Ｂは、それぞれ第１のアドレスカウンタ回
路２７及び第２のアドレスカウンタ回路１８からの出力
をデコードする。第１のデコーダ回路３０Ａ及び第２の
デコーダ回路３０Ｂは、デコードした信号を、それぞれ
Ｈレベルの選択信号２４、２３に応答して、出力端子３
１へ出力し、Ｌレベルの選択信号２４、２３を入力して
いる場合、デコードした信号を出力端子３１に与えな
い。
【００６８】よって、第２の実施の形態の於いて出力端
子３１に与えられる信号は、第１の実施の形態に於いて
出力端子３１に与えられる信号と同様のものである。
子３１に与えられる信号は、第１の実施の形態に於いて
出力端子３１に与えられる信号と同様のものである。
【００６９】しかし、第２の実施の形態では、アドレス
カウンタ回路の出力を予め、デコーダ回路によりデコー
ドし、デコーダ回路の出力を選択信号により制御してい
るので、出力端子３１及び第１のラッチ回路へ与えられ
る信号のスピードは、第１の実施の形態の出力端子３１
及び第１のラッチ回路に与えられる信号のスピードに比
べて、早い。
カウンタ回路の出力を予め、デコーダ回路によりデコー
ドし、デコーダ回路の出力を選択信号により制御してい
るので、出力端子３１及び第１のラッチ回路へ与えられ
る信号のスピードは、第１の実施の形態の出力端子３１
及び第１のラッチ回路に与えられる信号のスピードに比
べて、早い。
【００７０】図７は本発明の第３の実施の形態のアドレ
ス生成制御回路の回路図である。
ス生成制御回路の回路図である。
【００７１】第３の実施の形態のアドレス生成回路に於
いて、第１の実施の形態のアドレス生成回路の各構成要
素と同一又は相当構成要素には同一符号が付与される。
いて、第１の実施の形態のアドレス生成回路の各構成要
素と同一又は相当構成要素には同一符号が付与される。
【００７２】第３の実施の形態のアドレス生成制御回路
は、入力端子２５にアドレスデコーダ回路３０が接続さ
れており、入力端子２５にあたえられるアドレス信号Ｂ
Ａを予め、デコードしたアドレス信号が第１のシフトレ
ジスタ回路３３及び第２のシフトレジスタ回路３２に与
えられる。
は、入力端子２５にアドレスデコーダ回路３０が接続さ
れており、入力端子２５にあたえられるアドレス信号Ｂ
Ａを予め、デコードしたアドレス信号が第１のシフトレ
ジスタ回路３３及び第２のシフトレジスタ回路３２に与
えられる。
【００７３】シフトレジスタ回路３２、３３は、それぞ
れデコーダ回路３０とカウンタセレクト回路２２と出力
端子３１に接続される。
れデコーダ回路３０とカウンタセレクト回路２２と出力
端子３１に接続される。
【００７４】シフトレジスタ回路３２、３３は、それぞ
れ対応するＨレベルの選択信号及びＨレベルのバースト
制御信号ＢＵＲＳＴを入力することにより、入力してい
るデコーダ回路３０からの信号をラッチし、出力端子３
１へ出力し、その後、内部クロック信号に同期して、バ
ースト制御信号ＢＵＲＳＴがＨレベルの間、内部で生成
したバーストアドレス信号を出力端子３１へする。
れ対応するＨレベルの選択信号及びＨレベルのバースト
制御信号ＢＵＲＳＴを入力することにより、入力してい
るデコーダ回路３０からの信号をラッチし、出力端子３
１へ出力し、その後、内部クロック信号に同期して、バ
ースト制御信号ＢＵＲＳＴがＨレベルの間、内部で生成
したバーストアドレス信号を出力端子３１へする。
【００７５】シフトレジスタ回路３２、３３は、Ｈレベ
ルの選択信号を入力し、Ｌレベルのバーストアドレス信
号ＢＵＲＳＴを入力している間、デコーダ回路３０から
の出力信号を出力端子３１へ出力する。またシフトレジ
スタ回路３２、３３は、Ｌレベルの選択信号を入力して
いる間、デコーダ回路からの出力信号を出力端子３１へ
出力しない。
ルの選択信号を入力し、Ｌレベルのバーストアドレス信
号ＢＵＲＳＴを入力している間、デコーダ回路３０から
の出力信号を出力端子３１へ出力する。またシフトレジ
スタ回路３２、３３は、Ｌレベルの選択信号を入力して
いる間、デコーダ回路からの出力信号を出力端子３１へ
出力しない。
【００７６】図８は、第１及び第２のシフトレジスタ回
路の内部回路を示す図である。
路の内部回路を示す図である。
【００７７】第１のシフトレジスタ回路３３は、シフト
レジスタ３７１、転送回路３７２、３７３ 、ＮＡＮＤ
回路３７６及びＮＯＲ回路３７７から構成される。
レジスタ３７１、転送回路３７２、３７３ 、ＮＡＮＤ
回路３７６及びＮＯＲ回路３７７から構成される。
【００７８】ここで端子５０にはデコーダ回路３０の出
力信号が与えられている。
力信号が与えられている。
【００７９】ＮＡＮＤ回路３７６は選択信号２４及びバ
ースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの選択信
号２４及びＨレベルのバースト制御信号ＢＵＲＳＴを入
力する場合、Ｌレベルの信号を出力し、転送回路３７２
を非導通状態にさせ、デコーダ回路３０の出力に接続さ
れた出力端子５０からシフトレジスタ３７１への出力信
号（アドレス信号ＢＡをデコードした信号）の入力を禁
止する。
ースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの選択信
号２４及びＨレベルのバースト制御信号ＢＵＲＳＴを入
力する場合、Ｌレベルの信号を出力し、転送回路３７２
を非導通状態にさせ、デコーダ回路３０の出力に接続さ
れた出力端子５０からシフトレジスタ３７１への出力信
号（アドレス信号ＢＡをデコードした信号）の入力を禁
止する。
【００８０】ＮＡＮＤ回路３７６は、選択信号２４及び
バースト制御信号ＢＵＲＳＴのいずれか又は両方がＬレ
ベルの場合、Ｈレベルの信号を出力し、転送回路３７２
を導通状態にさせ、出力端子５０からシフトレジスタ３
７１へ出力信号を入力させるように制御する。
バースト制御信号ＢＵＲＳＴのいずれか又は両方がＬレ
ベルの場合、Ｈレベルの信号を出力し、転送回路３７２
を導通状態にさせ、出力端子５０からシフトレジスタ３
７１へ出力信号を入力させるように制御する。
【００８１】シフトレジスタ３７１は、転送回路３７２
が導通状態のとき 、出力端子５０に与えられる出力信
号を出力する。またシフトレジスタ３７１は、 転送回
路３７２が非導通状態のとき、出力端子５０から予め入
力していた出力信号をラッチし、出力する。この後、Ｎ
ＡＮＤ回路３７６の出力がＬレベルであるので、ＮＯＲ
回路３７７を介して、内部クロックＣＬＫ１がシフトレ
ジスタ３７１にあたえられる。シフトレジスタ３７１
は、内部クロックＣＬＫ１に同期して、内部で生成した
バーストアドレス信号を出力する。
が導通状態のとき 、出力端子５０に与えられる出力信
号を出力する。またシフトレジスタ３７１は、 転送回
路３７２が非導通状態のとき、出力端子５０から予め入
力していた出力信号をラッチし、出力する。この後、Ｎ
ＡＮＤ回路３７６の出力がＬレベルであるので、ＮＯＲ
回路３７７を介して、内部クロックＣＬＫ１がシフトレ
ジスタ３７１にあたえられる。シフトレジスタ３７１
は、内部クロックＣＬＫ１に同期して、内部で生成した
バーストアドレス信号を出力する。
【００８２】シフトレジスタ３７１の出力は、転送回路
３７３が導通状態のとき出力端子３１に与えられ、非導
通状態のとき出力端子３１に与えられない。転送回路３
７３は、選択信号２４がＨレベルのとき、導通状態とな
り、Ｌレベルの時、非導通状態となる。
３７３が導通状態のとき出力端子３１に与えられ、非導
通状態のとき出力端子３１に与えられない。転送回路３
７３は、選択信号２４がＨレベルのとき、導通状態とな
り、Ｌレベルの時、非導通状態となる。
【００８３】第２のシフトレジスタ回路３２は、シフト
レジスタ３８１、転送回路３８２、３８３ 、ＮＡＮＤ
回路３８６及びＮＯＲ回路３８７から構成される。
レジスタ３８１、転送回路３８２、３８３ 、ＮＡＮＤ
回路３８６及びＮＯＲ回路３８７から構成される。
【００８４】ＮＡＮＤ回路３８６は選択信号２３及びバ
ースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの選択信
号２３及びＨレベルのバースト制御信号ＢＵＲＳＴを入
力する場合、Ｌレベルの信号を出力し、転送回路３８２
を非導通状態にさせ、デコーダ回路３０の出力端子５０
からシフトレジスタ３７１への出力信号（アドレス信号
ＢＡをデコードした信号）の入力を禁止する。ＮＡＮＤ
回路３８６は、選択信号２３及びバースト制御信号ＢＵ
ＲＳＴのいずれか又は両方がＬレベルの場合、Ｈレベル
の信号を出力し、転送回路３８２を導通状態にさせ、出
力端子５０からシフトレジスタ３８１へ出力信号を入力
させるように制御する。
ースト制御信号ＢＵＲＳＴを入力し、Ｈレベルの選択信
号２３及びＨレベルのバースト制御信号ＢＵＲＳＴを入
力する場合、Ｌレベルの信号を出力し、転送回路３８２
を非導通状態にさせ、デコーダ回路３０の出力端子５０
からシフトレジスタ３７１への出力信号（アドレス信号
ＢＡをデコードした信号）の入力を禁止する。ＮＡＮＤ
回路３８６は、選択信号２３及びバースト制御信号ＢＵ
ＲＳＴのいずれか又は両方がＬレベルの場合、Ｈレベル
の信号を出力し、転送回路３８２を導通状態にさせ、出
力端子５０からシフトレジスタ３８１へ出力信号を入力
させるように制御する。
【００８５】シフトレジスタ３８１は、 転送回路３７
２が導通状態のとき、出力端子５０に与えられる出力信
号を出力する。またシフトレジスタ３８１は、 転送回
路３７２が非導通状態のとき、出力端子５０から予め入
力していた出力信号をラッチし、出力する。この後、Ｎ
ＡＮＤ回路３８６の出力がＬレベルであるので、ＮＯＲ
回路３８７を介して、内部クロックＣＬＫ１がシフトレ
ジスタ３８１にあたえられる。シフトレジスタ３８１
は、内部クロックＣＬＫ１に同期して、内部で生成した
バーストアドレス信号を出力する。シフトレジスタ３８
１の出力は、転送回路３８３が導通状態のとき出力端子
３１に与えられ、非導通状態のとき出力端子３１に与え
られない。転送回路３８３は、選択信号２３がＨレベル
のとき、導通状態となり、Ｌレベルの時、非導通状態と
なる。
２が導通状態のとき、出力端子５０に与えられる出力信
号を出力する。またシフトレジスタ３８１は、 転送回
路３７２が非導通状態のとき、出力端子５０から予め入
力していた出力信号をラッチし、出力する。この後、Ｎ
ＡＮＤ回路３８６の出力がＬレベルであるので、ＮＯＲ
回路３８７を介して、内部クロックＣＬＫ１がシフトレ
ジスタ３８１にあたえられる。シフトレジスタ３８１
は、内部クロックＣＬＫ１に同期して、内部で生成した
バーストアドレス信号を出力する。シフトレジスタ３８
１の出力は、転送回路３８３が導通状態のとき出力端子
３１に与えられ、非導通状態のとき出力端子３１に与え
られない。転送回路３８３は、選択信号２３がＨレベル
のとき、導通状態となり、Ｌレベルの時、非導通状態と
なる。
【００８６】次に動作について図９を参照して説明す
る。
る。
【００８７】＜第１の期間＞この期間、デコーダ回路３
０は、入力端子２５から（１、０）のアドレス信号ＢＡ
をデコードしたアドレス値が（０１００）の信号Ｄを出
力する。この期間は、シフトレジスタ回路３３が、選択
されているので、第１のシフトレジスタ回路３３がこの
信号を出力端子３１に出力する。
０は、入力端子２５から（１、０）のアドレス信号ＢＡ
をデコードしたアドレス値が（０１００）の信号Ｄを出
力する。この期間は、シフトレジスタ回路３３が、選択
されているので、第１のシフトレジスタ回路３３がこの
信号を出力端子３１に出力する。
【００８８】＜第２の期間＞選択信号２４がＨレベルの
間は、第１の期間と同様である。
間は、第１の期間と同様である。
【００８９】バースト制御信号と選択信号２３がＨレベ
ルになると、第２のシフトレジスタ３２が選択され、ア
ドレス値が（０１００）の信号Ｄをラッチし、出力す
る。さらに、シフトレジスタ３２は内部クロックに同期
して、バースト制御信号ＢＵＲＳＴがＨレベルの間、ア
ドレス値がそれぞれ（００１０）、（０００１）、（１
０００）のバーストアドレス信号を出力する。
ルになると、第２のシフトレジスタ３２が選択され、ア
ドレス値が（０１００）の信号Ｄをラッチし、出力す
る。さらに、シフトレジスタ３２は内部クロックに同期
して、バースト制御信号ＢＵＲＳＴがＨレベルの間、ア
ドレス値がそれぞれ（００１０）、（０００１）、（１
０００）のバーストアドレス信号を出力する。
【００９０】＜第３の期間＞この期間、シフトレジスタ
回路３２が、デコーダ回路３０からの信号を出力する。
よって、この期間、アドレス信号ＢＡが（１、０）から
（０、１）に変化することに応じて、出力端子３１へ与
えられる信号Ｄのアドレス値は（０１００）から（００
１０）に変化する。
回路３２が、デコーダ回路３０からの信号を出力する。
よって、この期間、アドレス信号ＢＡが（１、０）から
（０、１）に変化することに応じて、出力端子３１へ与
えられる信号Ｄのアドレス値は（０１００）から（００
１０）に変化する。
【００９１】＜第４期間＞選択信号２３がＨレベルの間
は、第２のシフトレジスタ回路３２がアドレス値が（０
０１０）の信号Ｄを出力端子３１に出力する。
は、第２のシフトレジスタ回路３２がアドレス値が（０
０１０）の信号Ｄを出力端子３１に出力する。
【００９２】選択信号２４がＨレベルになると、第１の
シフトレジスタ３３が選択され、アドレス値が（００１
０）の信号Ｄをラッチし、出力する。さらに、シフトレ
ジスタ３３は内部クロックに同期して、バースト制御信
号ＢＵＲＳＴがＨレベルの間、アドレス値がそれぞれ
（０００１）、（１０００）、（０１００）のバースト
アドレス信号を出力する。
シフトレジスタ３３が選択され、アドレス値が（００１
０）の信号Ｄをラッチし、出力する。さらに、シフトレ
ジスタ３３は内部クロックに同期して、バースト制御信
号ＢＵＲＳＴがＨレベルの間、アドレス値がそれぞれ
（０００１）、（１０００）、（０１００）のバースト
アドレス信号を出力する。
【００９３】第３の実施の形態のアドレス生成制御回路
では、予め、入力端子２５に与えられるバーストアドレ
ス信号ＢＡをデコーダ回路３０よりデコードし、デコー
ドした信号に基づき、バースト制御信号ＢＵＲＳＴや選
択信号やクロック信号に応答して、出力端端子３０へバ
ーストアドレス信号を出力している。
では、予め、入力端子２５に与えられるバーストアドレ
ス信号ＢＡをデコーダ回路３０よりデコードし、デコー
ドした信号に基づき、バースト制御信号ＢＵＲＳＴや選
択信号やクロック信号に応答して、出力端端子３０へバ
ーストアドレス信号を出力している。
【００９４】よって、バースト制御信号ＢＵＲＳＴや選
択信号やクロック信号に応答して、アドレスカウンタに
より出力したバーストアドレス信号をさらにデコードす
る第１の実施の形態のアドレス生成制御回路に比較し
て、第２の実施の形態のアドレス生成制御回路は、信号
が、早くラッチ回路１１に与えられる。
択信号やクロック信号に応答して、アドレスカウンタに
より出力したバーストアドレス信号をさらにデコードす
る第１の実施の形態のアドレス生成制御回路に比較し
て、第２の実施の形態のアドレス生成制御回路は、信号
が、早くラッチ回路１１に与えられる。
【００９５】第１から第３の実施の形態のカウンタセレ
クト回路はバースト制御信号ＢＳ及びバースト制御信号
ＢＵＲＳＴの２つの信号を入力しているが、カウンタセ
レクト回路にバースト制御信号ＢＳに変えて、バースト
制御信号ＢＵＲＳＴを与え、Ｈレベルのバースト制御信
号ＢＵＲＳＴを入力する毎に選択信号２３、３４の出力
を交互に変えるようにしてもよい。
クト回路はバースト制御信号ＢＳ及びバースト制御信号
ＢＵＲＳＴの２つの信号を入力しているが、カウンタセ
レクト回路にバースト制御信号ＢＳに変えて、バースト
制御信号ＢＵＲＳＴを与え、Ｈレベルのバースト制御信
号ＢＵＲＳＴを入力する毎に選択信号２３、３４の出力
を交互に変えるようにしてもよい。
【００９６】
【発明の効果】本発明の同期式バースト不揮発性半導体
記憶装置は、クロック信号からの遅延があるバースト制
御信号の入力以前から、アドレス信号をラッチ回路へ出
力している。
記憶装置は、クロック信号からの遅延があるバースト制
御信号の入力以前から、アドレス信号をラッチ回路へ出
力している。
【００９７】よって、このラッチ回路の後段にあり、ク
ロック信号に同期してデータをラッチするラッチ回路に
於いて、正しいデータをラッチすることが可能となり、
誤データの出力を防止できる。
ロック信号に同期してデータをラッチするラッチ回路に
於いて、正しいデータをラッチすることが可能となり、
誤データの出力を防止できる。
【図１】本発明の第１の実施の形態のアドレス生成制御
回路の回路図
回路の回路図
【図２】本発明の１実施の形態のシンクロナスＲＯＭの
回路図
回路図
【図３】図２のシンクロナスＲＯＭのタイミングチャー
ト
ト
【図４】図１のアドレスカウンタ回路の回路図
【図５】図１のアドレス制御回路のタイミングチャート
【図６】本発明の第２の実施の形態のアドレス生成制御
回路の回路図
回路の回路図
【図７】本発明の第３の実施の形態のアドレス生成制御
回路の回路図
回路の回路図
【図８】図７のシフトレジスタ回路の回路図
【図９】図７のアドレス背性制御回路のタイミングチャ
ート
ート
２２ カウンタ回路 ２７、２８ アドレスカウンタ回路 ３０ デコーダ回路 ３２、３３ シフトレジスタ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１０月１５日（１９９９．１０．
１５）
１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (4)
- 【請求項１】 データを格納するメモリセルと、 アドレス信号が与えられる入力端子群と、 第１の出力端子群と、 第２の出力端子群と、 前記メモリセルから読み出されたデータを格納し、かつ
前記第１の出力端子群に与えられる信号が示すアドレス
から前記データを出力するラッチ回路と、 第１のバースト制御信号に応答して、第１のアドレスカ
ウンタ回路及び第２のアドレスカウンタ回路のいずれか
を交互に選択する選択信号を出力するセレクト回路と、 前記第１のアドレスカウンタ回路及び前記第２のアドレ
スカウンタ回路の各アドレスカウンタ回路は、前記入力
端子群及び第２の出力端子群に接続され、第１のレベル
の第２のバースト制御信号が与えられ、かつ前記選択信
号によって選択された場合、前記入力端子群に入力され
るアドレス信号をラッチし、ラッチしたアドレス信号を
前記第２の出力端子群に出力し、かつ自身が生成したア
ドレス信号を前記第２の出力端子群に出力し、第２のレ
ベルの前記第２のバースト制御信号が与えられ、かつ前
記選択信号によって選択されている場合、前記入力端子
群に与えられているアドレス信号を前記第２の出力端子
群に出力する前記第１のアドレスカウンタ回路及び前記
第２のアドレスカウンタ回路と、 前記第２の出力端子に与えられる信号をデコードし、第
１の出力端子へ出力するデコーダ回路とを有することを
特徴とする同期式バースト不揮発性半導体記憶装置。 - 【請求項２】 データを格納するメモリセルと、 アドレス信号が与えられる入力端子群と、 出力端子群と、 前記メモリセルから読み出されたデータを格納し、かつ
前記出力端子群に与えられる信号が示すアドレスから前
記データを出力するラッチ回路と、 第１のバースト制御信号に応答して、第１のアドレスカ
ウンタ回路及び第１のデコーダ回路からなる第１のアド
レス生成回路と、第２のアドレスカウンタ回路及び第２
のデコーダ回路からなる第２のアドレス生成回路とのい
ずれかを交互に選択する選択信号を出力するセレクト回
路と、 前記第１のアドレス生成回路及び前記第２のアドレス生
成回路の各アドレス生成回路は、前記入力端子群及び前
記出力端子群に接続され、第１のレベルの第２のバース
ト制御信号が与えられ、かつ前記選択信号によって選択
された場合、前記入力端子群に入力されるアドレス信号
をラッチし、ラッチしたアドレス信号をデコードして前
記出力端子群に出力し、かつ自身が生成したアドレス信
号をデコードして前記出力端子群に出力し、第２のレベ
ルの前記第２のバースト制御信号が与えられ、かつ前記
選択信号によって選択されている場合、前記入力端子群
に与えられているアドレス信号をデコードして前記出力
端子群に出力する前記第１のアドレス生成回路及び前記
第２のアドレス生成回路とを有することを特徴とする同
期式バースト不揮発性半導体記憶装置。 - 【請求項３】 データを格納するメモリセルと、 アドレス信号が与えられる入力端子群と、 前記メモリセルから読み出されたデータを格納し、かつ
前記出力端子群に与えられる信号が示すアドレスから前
記データを出力するラッチ回路と、 前記入力端子群に与えられたアドレス信号をデコードす
るデコーダ回路と、 第１のバースト制御信号に応答して、第１のシフトレジ
スタ回路及び第２のシフトレジスタ回路のいずれかを交
互に選択する選択信号を出力するセレクト回路と、 前記第１のシフトレジスタ回路及び前記第２のシフトレ
ジスタ回路の各シフトレジスタ回路は、前記デコーダ回
路の出力及び前記出力端子群に接続され、第１のレベル
の第２のバースト制御信号が与えられ、かつ前記選択信
号によって選択された場合、前記デコーダ回路の出力信
号をラッチし、ラッチした前記出力信号を前記出力端子
群に出力し、かつ自身が生成したアドレス信号を前記出
力端子群に出力し、第２のレベルの前記第２のバースト
制御信号が与えられ、かつ前記選択信号によって選択さ
れている場合、前記デコーダ回路が出力している出力信
号を前記出力端子群に出力する前記第１のシフトレジス
タ回路及び前記第２のシフトレジスタ回路とを有するこ
とを特徴とする半導体記憶装置。 - 【請求項４】 前記第１のバースト制御信号は前記第２
のバースト制御信号であることを特徴とする請求項１乃
至３いずれか記載の同期式バースト不揮発性半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32911598A JP3311305B2 (ja) | 1998-11-19 | 1998-11-19 | 同期式バースト不揮発性半導体記憶装置 |
| US09/418,307 US6111815A (en) | 1998-11-19 | 1999-10-14 | Synchronous burst nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32911598A JP3311305B2 (ja) | 1998-11-19 | 1998-11-19 | 同期式バースト不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156092A true JP2000156092A (ja) | 2000-06-06 |
| JP3311305B2 JP3311305B2 (ja) | 2002-08-05 |
Family
ID=18217787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32911598A Expired - Fee Related JP3311305B2 (ja) | 1998-11-19 | 1998-11-19 | 同期式バースト不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6111815A (ja) |
| JP (1) | JP3311305B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4531892B2 (ja) * | 1999-10-29 | 2010-08-25 | 富士通セミコンダクター株式会社 | 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路 |
| US7073014B1 (en) * | 2000-07-28 | 2006-07-04 | Micron Technology, Inc. | Synchronous non-volatile memory system |
| JP4113338B2 (ja) * | 2001-04-10 | 2008-07-09 | 富士通株式会社 | 半導体集積回路 |
| US6638226B2 (en) * | 2001-09-28 | 2003-10-28 | Teratech Corporation | Ultrasound imaging system |
| US6901499B2 (en) * | 2002-02-27 | 2005-05-31 | Microsoft Corp. | System and method for tracking data stored in a flash memory device |
| US7085879B2 (en) * | 2002-02-27 | 2006-08-01 | Microsoft Corporation | Dynamic data structures for tracking data stored in a flash memory device |
| US7010662B2 (en) * | 2002-02-27 | 2006-03-07 | Microsoft Corporation | Dynamic data structures for tracking file system free space in a flash memory device |
| US7533214B2 (en) | 2002-02-27 | 2009-05-12 | Microsoft Corporation | Open architecture flash driver |
| US7082512B2 (en) * | 2002-11-21 | 2006-07-25 | Microsoft Corporation | Dynamic data structures for tracking file system free space in a flash memory device |
| US7093062B2 (en) * | 2003-04-10 | 2006-08-15 | Micron Technology, Inc. | Flash memory data bus for synchronous burst read page |
| KR101018708B1 (ko) * | 2009-05-18 | 2011-03-04 | 주식회사 하이닉스반도체 | 리드 구간 제어회로 및 제어방법 |
| US8812744B1 (en) | 2013-03-14 | 2014-08-19 | Microsoft Corporation | Assigning priorities to data for hybrid drives |
| US9626126B2 (en) | 2013-04-24 | 2017-04-18 | Microsoft Technology Licensing, Llc | Power saving mode hybrid drive access management |
| US9946495B2 (en) | 2013-04-25 | 2018-04-17 | Microsoft Technology Licensing, Llc | Dirty data management for hybrid drives |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692638B2 (ja) * | 1995-03-31 | 1997-12-17 | 日本電気株式会社 | 不揮発性半導体メモリ |
| JP3824689B2 (ja) * | 1995-09-05 | 2006-09-20 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5627791A (en) * | 1996-02-16 | 1997-05-06 | Micron Technology, Inc. | Multiple bank memory with auto refresh to specified bank |
| US5805510A (en) * | 1996-10-18 | 1998-09-08 | Kabushiki Kaisha Toshiba | Data erase mechanism for nonvolatile memory of boot block type |
-
1998
- 1998-11-19 JP JP32911598A patent/JP3311305B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-14 US US09/418,307 patent/US6111815A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6111815A (en) | 2000-08-29 |
| JP3311305B2 (ja) | 2002-08-05 |
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