JP2692638B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリに
関し、特に浮遊ゲートを有する電界効果トランジスタで
形成，配置された複数のメモリセルに対するデータの書
込みを行単位で一括して行う構成の不揮発性半導体メモ
リに関する。
関し、特に浮遊ゲートを有する電界効果トランジスタで
形成，配置された複数のメモリセルに対するデータの書
込みを行単位で一括して行う構成の不揮発性半導体メモ
リに関する。
【０００２】
【従来の技術】浮遊ゲートを有する電界効果トランジス
タで形成されたメモリセル（以下メモリトランジスタと
いう）を複数個、行方向，列方向にマトリクス状に配置
した不揮発性半導体メモリは、近年、益々大容量化が進
み、そのデータの書込み時間が長くなるため、行単位で
一括してデータの書込みを行う方法が採用されるように
なってきた。
タで形成されたメモリセル（以下メモリトランジスタと
いう）を複数個、行方向，列方向にマトリクス状に配置
した不揮発性半導体メモリは、近年、益々大容量化が進
み、そのデータの書込み時間が長くなるため、行単位で
一括してデータの書込みを行う方法が採用されるように
なってきた。
【０００３】従来のこの種の不揮発性半導体メモリの一
例を図３に示す。
例を図３に示す。
【０００４】この例は、メモリセルトランジスタ複数個
を行方向，列方向にマトリクス状に配置したメモリセル
アレイ１と、このメモリセルアレイ１の複数個のメモリ
セルトランジスタの各行それぞれと対応して設けられ対
応する行の各メモリセルトランジスタの制御ゲートと接
続し選択レベルのときこれらメモリセルトランジスタを
選択状態とする複数のワード線ＷＬ１〜ＷＬｍと、前記
複数個のメモリセルトランジスタの各列それぞれと対応
して設けられ対応する列の各メモリセルトランジスタの
ドレインと接続する複数のビット線ＢＬ１〜ＢＬｋ〜Ｂ
Ｌｎと、行アドレス信号ＡＤＸに従って複数のワード線
ＷＬ１〜ＷＬｍのうちの所定のワード線を選択レベルと
する行選択回路の行アドレスバッファ回路２及び行デコ
ーダ３と、複数のビット線ＢＬ１〜ＢＬｎを所定数本
（ｋ本）ずつの複数線に分け書込みモード（書込みモー
ド信号ＷＥが活性化レベル）時に内部アドレス信号ＡＤ
Ｉに従ってこれら複数組それぞれの所定数本のうちの１
本のビット線を選択し書込み制御信号ＰＲＯＧの第２の
レベルへの変化に応答して所定の期間全ビット線を選択
する列選択手段の列アドレスバッファ回路４，列デコー
ダ５ａ及び列選択回路６と、所定数本１組の各ビット線
それぞれと対応し順次更新されかつ巡環するアドレス値
の内部アドレス信号ＡＤＩを発生する内部アドレス発生
回路９と、複数のビット線の所定数本ずつの複数組それ
ぞれと対応して設けられ列選択回路６等で選択された対
応するビット線の電位を伝達されたデータにより制御す
ると共に伝達された書込み制御信号ＰＲＯＧの第２のレ
ベルに応答して接地電位とする複数の書込み制御回路Ｗ
Ａ１〜ＷＡｘと、これら複数の書込み制御回路ＷＡ１〜
ＷＡｘそれぞれと対応して設けられて所定数本１組の各
ビット線それぞれと対応する複数のレジスタを備えこれ
ら複数のレジスタそれぞれにデータ取込み信号ＤＧＥＴ
に従って所定のタイミングで書込み用のデータＤＩ１〜
ＤＩｘを取込んでこれらデータを内部クロック信号ＩＣ
Ｋに従って順次巡環シフトし出力端からこれらデータを
順次対応する書込み制御回路に伝達する複数のシフトレ
ジスタＳＲ１ａ〜ＳＲｘａと、これら複数のシフトレジ
スタＳＲ１ａ〜ＳＲｘａそれぞれと対応して設けられデ
ータ取込み信号ＤＧＥＴに従って複数本１組分の書込み
用のデータ（ＤＴ１等）を対応するシフトレジスタに伝
達する複数のデータインバッファ回路ＤＩＢ１〜ＤＩＢ
ｘと、書込みモード時、書込み制御信号ＰＲＯＧの第１
のレベルに応答して内部クロック信号ＩＣＫを発生し第
２のレベルに応答して内部クロック信号ＩＣＫの発生を
停止し、所定のタイミングでデータ取込み信号ＤＧＥＴ
を発生するタイミング制御回路７ａとを有する構成とな
っている。
を行方向，列方向にマトリクス状に配置したメモリセル
アレイ１と、このメモリセルアレイ１の複数個のメモリ
セルトランジスタの各行それぞれと対応して設けられ対
応する行の各メモリセルトランジスタの制御ゲートと接
続し選択レベルのときこれらメモリセルトランジスタを
選択状態とする複数のワード線ＷＬ１〜ＷＬｍと、前記
複数個のメモリセルトランジスタの各列それぞれと対応
して設けられ対応する列の各メモリセルトランジスタの
ドレインと接続する複数のビット線ＢＬ１〜ＢＬｋ〜Ｂ
Ｌｎと、行アドレス信号ＡＤＸに従って複数のワード線
ＷＬ１〜ＷＬｍのうちの所定のワード線を選択レベルと
する行選択回路の行アドレスバッファ回路２及び行デコ
ーダ３と、複数のビット線ＢＬ１〜ＢＬｎを所定数本
（ｋ本）ずつの複数線に分け書込みモード（書込みモー
ド信号ＷＥが活性化レベル）時に内部アドレス信号ＡＤ
Ｉに従ってこれら複数組それぞれの所定数本のうちの１
本のビット線を選択し書込み制御信号ＰＲＯＧの第２の
レベルへの変化に応答して所定の期間全ビット線を選択
する列選択手段の列アドレスバッファ回路４，列デコー
ダ５ａ及び列選択回路６と、所定数本１組の各ビット線
それぞれと対応し順次更新されかつ巡環するアドレス値
の内部アドレス信号ＡＤＩを発生する内部アドレス発生
回路９と、複数のビット線の所定数本ずつの複数組それ
ぞれと対応して設けられ列選択回路６等で選択された対
応するビット線の電位を伝達されたデータにより制御す
ると共に伝達された書込み制御信号ＰＲＯＧの第２のレ
ベルに応答して接地電位とする複数の書込み制御回路Ｗ
Ａ１〜ＷＡｘと、これら複数の書込み制御回路ＷＡ１〜
ＷＡｘそれぞれと対応して設けられて所定数本１組の各
ビット線それぞれと対応する複数のレジスタを備えこれ
ら複数のレジスタそれぞれにデータ取込み信号ＤＧＥＴ
に従って所定のタイミングで書込み用のデータＤＩ１〜
ＤＩｘを取込んでこれらデータを内部クロック信号ＩＣ
Ｋに従って順次巡環シフトし出力端からこれらデータを
順次対応する書込み制御回路に伝達する複数のシフトレ
ジスタＳＲ１ａ〜ＳＲｘａと、これら複数のシフトレジ
スタＳＲ１ａ〜ＳＲｘａそれぞれと対応して設けられデ
ータ取込み信号ＤＧＥＴに従って複数本１組分の書込み
用のデータ（ＤＴ１等）を対応するシフトレジスタに伝
達する複数のデータインバッファ回路ＤＩＢ１〜ＤＩＢ
ｘと、書込みモード時、書込み制御信号ＰＲＯＧの第１
のレベルに応答して内部クロック信号ＩＣＫを発生し第
２のレベルに応答して内部クロック信号ＩＣＫの発生を
停止し、所定のタイミングでデータ取込み信号ＤＧＥＴ
を発生するタイミング制御回路７ａとを有する構成とな
っている。
【０００５】次にこの不揮発性半導体メモリの書込み動
作について、図４に示されたタイミング波形図を併せて
参照し説明する。なお、図４には、ｋ本１組分のビット
線ＢＬ１〜ＢＬｋの波形図のみが示されている。
作について、図４に示されたタイミング波形図を併せて
参照し説明する。なお、図４には、ｋ本１組分のビット
線ＢＬ１〜ＢＬｋの波形図のみが示されている。
【０００６】まず、タイミング制御回路７ａからのデー
タ取込み信号ＤＧＥＴに従ってｋビットずつの書込み用
のデータＤＩ１〜ＤＩｘそれぞれがデータインバッファ
回路ＤＩＢ１〜ＤＩＢｘを介してシフトレジスタＳＲ１
ａ〜ＳＲｘａに取込まれる。
タ取込み信号ＤＧＥＴに従ってｋビットずつの書込み用
のデータＤＩ１〜ＤＩｘそれぞれがデータインバッファ
回路ＤＩＢ１〜ＤＩＢｘを介してシフトレジスタＳＲ１
ａ〜ＳＲｘａに取込まれる。
【０００７】書込み制御信号ＰＲＯＧの第１のレベル
（低レベル）に応答して、タイミング制御回路７ａは内
部クロック信号ＩＣＫを発生し、また、１本のワード線
が選択レベルとなる。内部アドレス発生回路９は、この
内部クロック信号ＩＣＫに同期して順次アドレス値が更
新されかつそのアドレス値が巡環する内部アドレス信号
ＡＤＩを発生する。
（低レベル）に応答して、タイミング制御回路７ａは内
部クロック信号ＩＣＫを発生し、また、１本のワード線
が選択レベルとなる。内部アドレス発生回路９は、この
内部クロック信号ＩＣＫに同期して順次アドレス値が更
新されかつそのアドレス値が巡環する内部アドレス信号
ＡＤＩを発生する。
【０００８】列アドレスバッファ回路４は、この内部ア
ドレス信号ＡＤＩを取込んで列デコーダ５ａに伝達し、
列デコーダ５ａは、伝達された内部アドレス信号ＡＤＩ
をデコードしてｋビットの列選択信号Ｙ１〜Ｙｋを順次
選択レベルとなる。列選択回路６は、列選択信号Ｙ１〜
Ｙｋのうちの選択レベルの信号と対応するビット線と、
対応する書込み制御回路（ＷＡ１〜ＷＡｘ）の出力端と
を接続する。
ドレス信号ＡＤＩを取込んで列デコーダ５ａに伝達し、
列デコーダ５ａは、伝達された内部アドレス信号ＡＤＩ
をデコードしてｋビットの列選択信号Ｙ１〜Ｙｋを順次
選択レベルとなる。列選択回路６は、列選択信号Ｙ１〜
Ｙｋのうちの選択レベルの信号と対応するビット線と、
対応する書込み制御回路（ＷＡ１〜ＷＡｘ）の出力端と
を接続する。
【０００９】一方、シフトレジスタＳＲ１ａ〜ＳＲｘａ
に取込まれた書込み用のデータは、これらシフトレジス
タ（例えばＳＲ１ａ）の出力端から、内部クロック信号
ＩＣＫに同期して順次対応する書込み制御回路（例えば
ＷＡ１）に伝達され、書込み制御回路（ＷＡ１）は、伝
達されたデータのレベルに従って対応するビット線の電
位を制御する。ここで、ビット線の電位は、メモリセル
トランジスタを書込み状態とするデータのレベル（以
下、これを“１”レベルという）のとき書込み電圧Ｖｐ
に制御され、メモリセルトランジスタを消去状態で保持
するデータのレベル（以下、これを“０”レベルとい
う）のとき対応するビット線は浮遊状態に制御される。
図４では説明を理解しやすくするために、全てのデータ
を“１”レベルとしている。
に取込まれた書込み用のデータは、これらシフトレジス
タ（例えばＳＲ１ａ）の出力端から、内部クロック信号
ＩＣＫに同期して順次対応する書込み制御回路（例えば
ＷＡ１）に伝達され、書込み制御回路（ＷＡ１）は、伝
達されたデータのレベルに従って対応するビット線の電
位を制御する。ここで、ビット線の電位は、メモリセル
トランジスタを書込み状態とするデータのレベル（以
下、これを“１”レベルという）のとき書込み電圧Ｖｐ
に制御され、メモリセルトランジスタを消去状態で保持
するデータのレベル（以下、これを“０”レベルとい
う）のとき対応するビット線は浮遊状態に制御される。
図４では説明を理解しやすくするために、全てのデータ
を“１”レベルとしている。
【００１０】各ビット線は、それぞれの配線容量等によ
って制御された電位を保持するが、その電位は徐々に低
下するため、書込み制御信号ＰＲＯＧが第１のレベルの
期間に複数回その電位が制御される。こうして、各ビッ
ト線ＢＬ１〜ＢＬｎに書込み用のデータのレベルと対応
した電位が書込み制御信号ＰＲＯＧが第１のレベルの期
間中保持され、選択レベルの１本のワード線と接続する
メモリセルトランジスタに対し一括書込みが行なわれる
（ただし“１”レベルのデータと対応するもののみ）。
って制御された電位を保持するが、その電位は徐々に低
下するため、書込み制御信号ＰＲＯＧが第１のレベルの
期間に複数回その電位が制御される。こうして、各ビッ
ト線ＢＬ１〜ＢＬｎに書込み用のデータのレベルと対応
した電位が書込み制御信号ＰＲＯＧが第１のレベルの期
間中保持され、選択レベルの１本のワード線と接続する
メモリセルトランジスタに対し一括書込みが行なわれる
（ただし“１”レベルのデータと対応するもののみ）。
【００１１】この後、書込み制御信号ＰＲＯＧの第２の
レベルの変化に応答して、内部クロック信号ＩＣＫ及び
内部アドレス信号ＡＤＩの発生が停止すると共に、列デ
コーダ５ａからの列選択信号Ｙ１〜Ｙｋすべてが所定の
期間同時に選択レベルとなり、かつ書込み制御回路ＷＡ
１〜ＷＡｘの出力端すべてが接地電位となり、この結
果、各ビット線ＢＬ１〜ＢＬｎは接地電位となってメモ
リセルトランジスタへの書込みは終了する。
レベルの変化に応答して、内部クロック信号ＩＣＫ及び
内部アドレス信号ＡＤＩの発生が停止すると共に、列デ
コーダ５ａからの列選択信号Ｙ１〜Ｙｋすべてが所定の
期間同時に選択レベルとなり、かつ書込み制御回路ＷＡ
１〜ＷＡｘの出力端すべてが接地電位となり、この結
果、各ビット線ＢＬ１〜ＢＬｎは接地電位となってメモ
リセルトランジスタへの書込みは終了する。
【００１２】
【発明が解決しようとする課題】この従来の不揮発性半
導体メモリでは、書込み開始時には複数組それぞれの所
定数本のビット線を内部アドレス信号ＡＤＩに従って順
次選択し書込み用のデータのレベルに従ってその電位を
制御して保持し、書込み終了時には複数本のビット線す
べてを同時に接地電位とする構成となっているので、所
定数本１組のビット線（例えばＢＬ１，ＢＬ２，…，Ｂ
Ｌｋ）それぞれの書込み用のデータのレベルで制御され
た電位の保持期間（Ｔ１ａ，Ｔ２ａ，…，Ｔｋａ）が異
なり（Ｔ１ａ＞Ｔ２ａ＞…＞Ｔｋａ）、これらビット線
と接続するメモリセルトランジスタの一括書込み後のし
きい値電圧がばらついてしまうという問題点がある。
導体メモリでは、書込み開始時には複数組それぞれの所
定数本のビット線を内部アドレス信号ＡＤＩに従って順
次選択し書込み用のデータのレベルに従ってその電位を
制御して保持し、書込み終了時には複数本のビット線す
べてを同時に接地電位とする構成となっているので、所
定数本１組のビット線（例えばＢＬ１，ＢＬ２，…，Ｂ
Ｌｋ）それぞれの書込み用のデータのレベルで制御され
た電位の保持期間（Ｔ１ａ，Ｔ２ａ，…，Ｔｋａ）が異
なり（Ｔ１ａ＞Ｔ２ａ＞…＞Ｔｋａ）、これらビット線
と接続するメモリセルトランジスタの一括書込み後のし
きい値電圧がばらついてしまうという問題点がある。
【００１３】本発明の目的は、メモリセルトランジスタ
の一括書込み後のしきい値電圧のばらつきを抑えること
ができる不揮発性半導体メモリを提供することにある。
の一括書込み後のしきい値電圧のばらつきを抑えること
ができる不揮発性半導体メモリを提供することにある。
【００１４】
【課題を解決するための手段】本発明の不揮発性半導体
メモリは、浮遊ゲートを有する電界効果トランジスタに
よりメモリセルを形成するメモリセルトランジスタ複数
個を行方向，列方向にマトリクス状に配置したメモリセ
ルアレイと、このメモリセルアレイの複数個のメモリセ
ルトランジスタの各行それぞれと対応して設けられ対応
する行の各メモリセルトランジスタの制御ゲートと接続
し選択レベルのときこれらメモリセルトランジスタを選
択状態とする複数のワード線と、前記複数個のメモリセ
ルトランジスタの各列それぞれと対応して設けられ対応
する列の各メモリセルトランジスタのドレインと接続す
る複数のビット線と、行アドレス信号に従って前記複数
のワード線のうちの所定のワード線を選択レベルとする
行選択回路と、前記複数のビット数を所定数本ずつの複
数組に分け書込みモード時に内部アドレス信号に従って
これら複数組それぞれの所定数本のうちの１本のビット
線を選択する列選択手段と、前記所定数本１組の各ビッ
ト線それぞれと対応し先頭アドレス値から最終アドレス
値まで順次更新されかつ巡環するアドレス値の前記内部
アドレス信号を内部クロック信号に従って発生する内部
アドレス発生回路と、前記複数のビット線の所定数本ず
つの複数組それぞれと対応して設けられ前記列選択手段
で選択された対応するビット線の電位を伝達されたデー
タにより制御すると共に伝達されたリセット信号により
基準電位とする複数の書込み制御回路と、これら複数の
書込み制御回路それぞれと対応して設けられて前記所定
数本１組の各ビット線それぞれと対応する複数のレジス
タを備えこれら複数のレジスタそれぞれに所定のタイミ
ングで書込み用のデータを取込んでこれらデータを前記
内部クロック信号に従って順次巡環シフトし出力端から
これらデータを順次対応する書込み制御回路に伝達する
複数のシフトレジスタと、書込みモード時、前記複数の
シフトレジスタへの書込み用のデータの取込みを制御
し、前記内部クロック信号を、前記書込みモードの開始
時の所定のタイミングから前記リセット信号の発生期間
中の前記内部アドレス信号が最終アドレス値となるまで
の期間発生し、前記リセット信号を、前記書込みモード
を終了する所定のタイミングでの更新中の前記内部アド
レス信号が最終アドレス値に到達したことを検出したタ
イミングから少なくとも 次の内部アドレス信号の最終ア
ドレス値が出力されるまでの期間発生するタイミング制
御手段とを有し、前記リセット信号の発生期間中に先頭
アドレス値から最終アドレス値まで順次更新される内部
アドレス信号により選択される前記ビット線を順次基準
電位とするようにして構成される。
メモリは、浮遊ゲートを有する電界効果トランジスタに
よりメモリセルを形成するメモリセルトランジスタ複数
個を行方向，列方向にマトリクス状に配置したメモリセ
ルアレイと、このメモリセルアレイの複数個のメモリセ
ルトランジスタの各行それぞれと対応して設けられ対応
する行の各メモリセルトランジスタの制御ゲートと接続
し選択レベルのときこれらメモリセルトランジスタを選
択状態とする複数のワード線と、前記複数個のメモリセ
ルトランジスタの各列それぞれと対応して設けられ対応
する列の各メモリセルトランジスタのドレインと接続す
る複数のビット線と、行アドレス信号に従って前記複数
のワード線のうちの所定のワード線を選択レベルとする
行選択回路と、前記複数のビット数を所定数本ずつの複
数組に分け書込みモード時に内部アドレス信号に従って
これら複数組それぞれの所定数本のうちの１本のビット
線を選択する列選択手段と、前記所定数本１組の各ビッ
ト線それぞれと対応し先頭アドレス値から最終アドレス
値まで順次更新されかつ巡環するアドレス値の前記内部
アドレス信号を内部クロック信号に従って発生する内部
アドレス発生回路と、前記複数のビット線の所定数本ず
つの複数組それぞれと対応して設けられ前記列選択手段
で選択された対応するビット線の電位を伝達されたデー
タにより制御すると共に伝達されたリセット信号により
基準電位とする複数の書込み制御回路と、これら複数の
書込み制御回路それぞれと対応して設けられて前記所定
数本１組の各ビット線それぞれと対応する複数のレジス
タを備えこれら複数のレジスタそれぞれに所定のタイミ
ングで書込み用のデータを取込んでこれらデータを前記
内部クロック信号に従って順次巡環シフトし出力端から
これらデータを順次対応する書込み制御回路に伝達する
複数のシフトレジスタと、書込みモード時、前記複数の
シフトレジスタへの書込み用のデータの取込みを制御
し、前記内部クロック信号を、前記書込みモードの開始
時の所定のタイミングから前記リセット信号の発生期間
中の前記内部アドレス信号が最終アドレス値となるまで
の期間発生し、前記リセット信号を、前記書込みモード
を終了する所定のタイミングでの更新中の前記内部アド
レス信号が最終アドレス値に到達したことを検出したタ
イミングから少なくとも 次の内部アドレス信号の最終ア
ドレス値が出力されるまでの期間発生するタイミング制
御手段とを有し、前記リセット信号の発生期間中に先頭
アドレス値から最終アドレス値まで順次更新される内部
アドレス信号により選択される前記ビット線を順次基準
電位とするようにして構成される。
【００１５】また、前記タイミング制御手段が、前記書
込みモードの開始タイミングを示す第１のレベルの書込
み制御信号を発生すると共に前記内部クロック信号を発
生し、クロック停止信号に従って前記内部クロック信号
の発生を停止し、前記書込みモードを終了する所定のタ
イミングで前記書込み制御信号を第２のレベルにするタ
イミング制御回路と、前記内部クロック信号をカウント
して前記書込み制御信号が第１のレベルから第２のレベ
ルへの変化したときの更新中の前記内部アドレス信号の
アドレス値が最終アドレス値に到達したことを検出して
前記リセット信号を発生し、このリセット信号発生期間
中の前記内部アドレス値が初期値から最終アドレス値ま
で更新されたことを検出して前記クロック停止信号を発
生するカウンタ回路とを含んで構成される。
込みモードの開始タイミングを示す第１のレベルの書込
み制御信号を発生すると共に前記内部クロック信号を発
生し、クロック停止信号に従って前記内部クロック信号
の発生を停止し、前記書込みモードを終了する所定のタ
イミングで前記書込み制御信号を第２のレベルにするタ
イミング制御回路と、前記内部クロック信号をカウント
して前記書込み制御信号が第１のレベルから第２のレベ
ルへの変化したときの更新中の前記内部アドレス信号の
アドレス値が最終アドレス値に到達したことを検出して
前記リセット信号を発生し、このリセット信号発生期間
中の前記内部アドレス値が初期値から最終アドレス値ま
で更新されたことを検出して前記クロック停止信号を発
生するカウンタ回路とを含んで構成される。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の一実施例を示すブロック図
である。
である。
【００１８】この実施例が図３に示された従来の不揮発
性半導体メモリと相違する点は、列デコーダ５ａに代え
て、書込みモード（ＷＥ活性化レベル）時、列アドレス
バッファ回路４経由の内部アドレス信号ＡＤＩに従って
複数の列選択信号Ｙ１〜Ｙｋを順次選択レベルとする列
デコーダ５を設け（列選択信号Ｙ１〜Ｙｋが同時に選択
レベルとなる機能なし）、タイミング制御回路７ａに代
えて、書込みモード時、所定のタイミングでデータ取込
み信号ＤＧＥＴを発生し、所定のタイミングで書込み制
御信号ＰＲＯＧを第１のレベルにすると共に内部クロッ
ク信号ＩＣＫを発生し、所定時間経過後書込み制御信号
ＰＲＯＧを第１のレベルから第２のレベルへと変化さ
せ、クロック停止信号ＣＳＰに従って内部クロック信号
ＩＣＫの発生を停止するタイミング制御回路７と、内部
クロック信号ＩＣＫをカウントして書込み制御信号ＰＲ
ＯＧが第１のレベルから第２のレベルへと変化したとき
の内部アドレス信号ＡＤＩの更新中のアドレス値の最終
アドレス値を検出してリセット信号ＲＳＴを発生し、こ
のリセット信号ＲＳＴの発生期間中の内部アドレス信号
ＡＤＩのアドレス値が初期値から最終アドレス値まで更
新されたことを検出してクロック停止信号ＣＳＰを発生
するカウンタ回路８とを設け、リセット信号ＲＳＴによ
り書込み制御回路ＷＡ１〜ＷＡｘの出力端、すなわち選
択されたビット線の電位を接地電位とするようにした点
にある。
性半導体メモリと相違する点は、列デコーダ５ａに代え
て、書込みモード（ＷＥ活性化レベル）時、列アドレス
バッファ回路４経由の内部アドレス信号ＡＤＩに従って
複数の列選択信号Ｙ１〜Ｙｋを順次選択レベルとする列
デコーダ５を設け（列選択信号Ｙ１〜Ｙｋが同時に選択
レベルとなる機能なし）、タイミング制御回路７ａに代
えて、書込みモード時、所定のタイミングでデータ取込
み信号ＤＧＥＴを発生し、所定のタイミングで書込み制
御信号ＰＲＯＧを第１のレベルにすると共に内部クロッ
ク信号ＩＣＫを発生し、所定時間経過後書込み制御信号
ＰＲＯＧを第１のレベルから第２のレベルへと変化さ
せ、クロック停止信号ＣＳＰに従って内部クロック信号
ＩＣＫの発生を停止するタイミング制御回路７と、内部
クロック信号ＩＣＫをカウントして書込み制御信号ＰＲ
ＯＧが第１のレベルから第２のレベルへと変化したとき
の内部アドレス信号ＡＤＩの更新中のアドレス値の最終
アドレス値を検出してリセット信号ＲＳＴを発生し、こ
のリセット信号ＲＳＴの発生期間中の内部アドレス信号
ＡＤＩのアドレス値が初期値から最終アドレス値まで更
新されたことを検出してクロック停止信号ＣＳＰを発生
するカウンタ回路８とを設け、リセット信号ＲＳＴによ
り書込み制御回路ＷＡ１〜ＷＡｘの出力端、すなわち選
択されたビット線の電位を接地電位とするようにした点
にある。
【００１９】次に、この実施例の書込みモード動作につ
いて図２に示されたタイミング波形図を併せて参照し説
明する。なお図２には、図４と同様に、ｋ本１組分のビ
ット線ＢＬ１〜ＢＬｋの波形図のみが、全てのデータレ
ベルを“１”として示されている。
いて図２に示されたタイミング波形図を併せて参照し説
明する。なお図２には、図４と同様に、ｋ本１組分のビ
ット線ＢＬ１〜ＢＬｋの波形図のみが、全てのデータレ
ベルを“１”として示されている。
【００２０】この実施例において、書込み用のデータの
取込み、及び書込み制御信号ＰＲＯＧが第１のレベル
（低レベル）となってからの書込み用のデータの対応す
るビット線への伝達動作は、図３，図４に示された従来
例と基本的には同一であるので、その説明は省略する。
取込み、及び書込み制御信号ＰＲＯＧが第１のレベル
（低レベル）となってからの書込み用のデータの対応す
るビット線への伝達動作は、図３，図４に示された従来
例と基本的には同一であるので、その説明は省略する。
【００２１】所定の書込み時間が経過し書込み終了時点
にさしかかると、タイミング制御回路７は書込み制御信
号ＰＲＯＧを第２のレベル（高レベル）へと変化させる
（従来例ではＰＲＯＧのレベルを外部で制御していた。
本発明でも外部制御とすることができる）。
にさしかかると、タイミング制御回路７は書込み制御信
号ＰＲＯＧを第２のレベル（高レベル）へと変化させる
（従来例ではＰＲＯＧのレベルを外部で制御していた。
本発明でも外部制御とすることができる）。
【００２２】一方、カウンタ回路８は、書込み制御信号
ＰＲＯＧが第１のレベルへと変化した時点から常に内部
クロック信号ＩＣＫをカウントし、１組のビット線と同
数（ｋ）をカウントするごとに、すなわち、内部アドレ
ス信号ＡＤＩのアドレス値が最終アドレス値から先頭ア
ドレス値に戻るごとに、カウンタ８内部にカウント信号
（ＣＮＴ）を発生している。書込み制御信号ＰＲＯＧが
第２のレベルへと変化すると、この変化からの最初のカ
ウント信号（ＣＮＴ）によりカウンタ回路８からリセッ
ト信号ＲＳＴが出力される。すなわち、内部アドレス信
号ＡＤＩが最終アドレス値となってからリセット信号Ｒ
ＳＴが出力される。
ＰＲＯＧが第１のレベルへと変化した時点から常に内部
クロック信号ＩＣＫをカウントし、１組のビット線と同
数（ｋ）をカウントするごとに、すなわち、内部アドレ
ス信号ＡＤＩのアドレス値が最終アドレス値から先頭ア
ドレス値に戻るごとに、カウンタ８内部にカウント信号
（ＣＮＴ）を発生している。書込み制御信号ＰＲＯＧが
第２のレベルへと変化すると、この変化からの最初のカ
ウント信号（ＣＮＴ）によりカウンタ回路８からリセッ
ト信号ＲＳＴが出力される。すなわち、内部アドレス信
号ＡＤＩが最終アドレス値となってからリセット信号Ｒ
ＳＴが出力される。
【００２３】このリセット信号ＲＳＴは書込み制御回路
ＷＡ１〜ＷＡｘ及びシフトレジスタＳＲ１〜ＳＲｘに入
力され、書込み制御回路ＷＡ１〜ＷＡｘの出力端を接地
電位とする。このリセット信号ＲＳＴが出力されている
間にも内部クロック信号ＩＣＫは出力され内部アドレス
信号ＡＤＩのアドレス値は順次更新される。従って、こ
の内部アドレス信号ＡＤＩにより選択されたビット線
（ＢＬ１〜ＢＬｋ〜ＢＬ）は順次接地電位にリセットさ
れることによる。
ＷＡ１〜ＷＡｘ及びシフトレジスタＳＲ１〜ＳＲｘに入
力され、書込み制御回路ＷＡ１〜ＷＡｘの出力端を接地
電位とする。このリセット信号ＲＳＴが出力されている
間にも内部クロック信号ＩＣＫは出力され内部アドレス
信号ＡＤＩのアドレス値は順次更新される。従って、こ
の内部アドレス信号ＡＤＩにより選択されたビット線
（ＢＬ１〜ＢＬｋ〜ＢＬ）は順次接地電位にリセットさ
れることによる。
【００２４】カウンタ回路８は、リセット信号ＲＳＴを
出力してから１組のビット線数分の内部クロック信号Ｉ
ＣＫをカウントし（すなわち、内部アドレス信号ＡＤＩ
の先頭アドレスから最終アドレスまでのカウント値）、
クロック停止信号ＣＳＰを発生してタイミング制御回路
７に伝達し、タイミング制御回路７はこのクロック停止
信号ＣＳＰを受けて内部クロック信号ＩＣＫの発生を停
止する。こうして一連の書込み動作が終了する。
出力してから１組のビット線数分の内部クロック信号Ｉ
ＣＫをカウントし（すなわち、内部アドレス信号ＡＤＩ
の先頭アドレスから最終アドレスまでのカウント値）、
クロック停止信号ＣＳＰを発生してタイミング制御回路
７に伝達し、タイミング制御回路７はこのクロック停止
信号ＣＳＰを受けて内部クロック信号ＩＣＫの発生を停
止する。こうして一連の書込み動作が終了する。
【００２５】この実施例においては、ｋ本１組のビット
線（例えばＢＬ１〜ＢＬｋ）それぞれの書込み電位が保
持されている時間（Ｔ１〜Ｔｋ）を等しくすることがで
きるので（Ｔ１＝Ｔ２＝…＝Ｔｋ）、書込み後のメモリ
セルトランジスタのしきい値電圧のばらつきを最小限に
抑えることができる。
線（例えばＢＬ１〜ＢＬｋ）それぞれの書込み電位が保
持されている時間（Ｔ１〜Ｔｋ）を等しくすることがで
きるので（Ｔ１＝Ｔ２＝…＝Ｔｋ）、書込み後のメモリ
セルトランジスタのしきい値電圧のばらつきを最小限に
抑えることができる。
【００２６】なお、上記実施例において、ビット線ＢＬ
１〜ＢＬｎの分割数（ｘ）及び１組のビット線の数
（ｋ）等は任意に設定できるが、回路構成上２の倍数と
するのがよい。
１〜ＢＬｎの分割数（ｘ）及び１組のビット線の数
（ｋ）等は任意に設定できるが、回路構成上２の倍数と
するのがよい。
【００２７】
【発明の効果】以上説明したように本発明は、１本のワ
ード線と接続する複数のメモリセルに対し対応するビッ
ト線を通して一括書込みを行うとき、これら複数のビッ
ト線（メモリセルトランジスタ）を所定数（本）ずつの
複数組に分け、これら各組ごとに、所定数本のビット線
を順次選択して書込み用データと対応した書込み電位を
供給すると共にその電位を所定時間ずつ保持した後、順
次基準電位とする構成とすることにより、各組それぞれ
の所定数本のビット線に所定の書込み電位が保持される
時間を全て等しくできるので、１本のワード線と接続す
る複数のメモリセルトランジスタの書込み後のしきい値
電圧のばらつきを最小限に抑えることができる効果があ
る。
ード線と接続する複数のメモリセルに対し対応するビッ
ト線を通して一括書込みを行うとき、これら複数のビッ
ト線（メモリセルトランジスタ）を所定数（本）ずつの
複数組に分け、これら各組ごとに、所定数本のビット線
を順次選択して書込み用データと対応した書込み電位を
供給すると共にその電位を所定時間ずつ保持した後、順
次基準電位とする構成とすることにより、各組それぞれ
の所定数本のビット線に所定の書込み電位が保持される
時間を全て等しくできるので、１本のワード線と接続す
る複数のメモリセルトランジスタの書込み後のしきい値
電圧のばらつきを最小限に抑えることができる効果があ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
【図３】従来の不揮発性半導体メモリの一例を示すブロ
ック図である。
ック図である。
【図４】図３に示された不揮発性半導体メモリの動作を
説明するための各部信号のタイミング波形図である。
説明するための各部信号のタイミング波形図である。
１ メモリセルアレイ ２ 行アドレスバッファ回路 ３ 行デコーダ ４ 列アドレスバッファ回路 ５，５ａ 列デコーダ ６ 列選択回路 ７，７ａ タイミング制御回路 ８ カウンタ回路 ９ 内部アドレス発生回路 ＢＬ１〜ＢＬｋ〜ＢＬｎ ビット線 ＤＩＢ１〜ＤＩＢｘ データインバッファ回路 ＳＲ１〜ＳＲｘ，ＳＲ１ａ〜ＳＲｘａ シフトレジス
タ ＷＡ１〜ＷＡｘ 書込み制御回路 ＷＬ１〜ＷＬｍ ワード線
タ ＷＡ１〜ＷＡｘ 書込み制御回路 ＷＬ１〜ＷＬｍ ワード線
Claims (2)
- 【請求項１】 浮遊ゲートを有する電界効果トランジス
タによりメモリセルを形成するメモリセルトランジスタ
複数個を行方向，列方向にマトリクス状に配置したメモ
リセルアレイと、このメモリセルアレイの複数個のメモ
リセルトランジスタの各行それぞれと対応して設けられ
対応する行の各メモリセルトランジスタの制御ゲートと
接続し選択レベルのときこれらメモリセルトランジスタ
を選択状態とする複数のワード線と、前記複数個のメモ
リセルトランジスタの各列それぞれと対応して設けられ
対応する列の各メモリセルトランジスタのドレインと接
続する複数のビット線と、行アドレス信号に従って前記
複数のワード線のうちの所定のワード線を選択レベルと
する行選択回路と、前記複数のビット線を所定数本ずつ
の複数組に分け書込みモード時に内部アドレス信号に従
ってこれら複数組それぞれの所定数本のうちの１本のビ
ット線を選択する列選択手段と、前記所定数本１組の各
ビット線それぞれと対応し先頭アドレス値から最終アド
レス値まで順次更新されかつ巡環するアドレス値の前記
内部アドレス信号を内部クロック信号に従って発生する
内部アドレス発生回路と、前記複数のビット線の所定数
本ずつの複数組それぞれと対応して設けられ前記列選択
手段で選択された対応するビット線の電位を伝達された
データにより制御すると共に伝達されたリセット信号に
より基準電位とする複数の書込み制御回路と、これら複
数の書込み制御回路それぞれと対応して設けられて前記
所定数本１組の各ビット線それぞれと対応する複数のレ
ジスタを備えこれら複数のレジスタそれぞれに所定のタ
イミングで書込み用のデータを取込んでこれらデータを
前記内部クロック信号に従って順次巡環シフトし出力端
からこれらデータを順次対応する書込み制御回路に伝達
する複数のシフトレジスタと、書込みモード時、前記複
数のシフトレジスタへの書込み用のデータの取込みを制
御し、前記内部クロック信号を、前記書込みモードの開
始時の所定のタイミングから前記リセット信号の発生期
間中の前記内部アドレス信号が最終アドレス値となるま
での期間発生し、前記リセット信号を、前記書込みモー
ドを終了する所定のタイミングでの更新中の前記内部ア
ドレス信号が最終アドレス値に到達したことを検出した
タイミングから少なくとも次の内部アドレス信号の最終
アドレス値が出力されるまでの期間発生するタイミング
制御手段とを有し、前記リセット信号の発生期間中に先
頭アドレス値から最終アドレス値まで順次更新される内
部アドレス信号により選択される前記ビット線を順次基
準電位とするようにしたことを特徴とする不揮発性半導
体メモリ。 - 【請求項２】 前記タイミング制御手段が、前記書込み
モードの開始タイミングを示す第１のレベルの書込み制
御信号を発生すると共に前記内部クロック信号を発生
し、クロック停止信号に従って前記内部クロック信号の
発生を停止し、前記書込みモードを終了する所定のタイ
ミングで前記書込み制御信号を第２レベルにするタイミ
ング制御回路と、前記内部クロック信号をカウントして
前記書込み制御信号が第１のレベルから第２のレベルへ
と変化したときの更新中の前記内部アドレス信号のアド
レス値が最終アドレス値に到達したことを検出して前記
リセット信号を発生し、このリセット信号発生期間中の
前記内部アドレス信号のアドレス値が初期値から最終ア
ドレス値まで更新されたことを検出して前記クロック停
止信号を発生するカウンタ回路とを含んで構成された請
求項１記載の不揮発性半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7513495A JP2692638B2 (ja) | 1995-03-31 | 1995-03-31 | 不揮発性半導体メモリ |
| US08/625,830 US5617361A (en) | 1995-03-31 | 1996-04-01 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7513495A JP2692638B2 (ja) | 1995-03-31 | 1995-03-31 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273379A JPH08273379A (ja) | 1996-10-18 |
| JP2692638B2 true JP2692638B2 (ja) | 1997-12-17 |
Family
ID=13567424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7513495A Expired - Fee Related JP2692638B2 (ja) | 1995-03-31 | 1995-03-31 | 不揮発性半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617361A (ja) |
| JP (1) | JP2692638B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904076B2 (ja) * | 1995-11-10 | 1999-06-14 | 日本電気株式会社 | 半導体記憶装置 |
| JP3311305B2 (ja) * | 1998-11-19 | 2002-08-05 | 沖電気工業株式会社 | 同期式バースト不揮発性半導体記憶装置 |
| KR100878527B1 (ko) * | 2002-07-08 | 2009-01-13 | 삼성전자주식회사 | Ｎａｎｄ 형 플래쉬 메모리 제어기와 제어기에서 사용되는클럭제어방법 |
| JP4383223B2 (ja) * | 2004-03-30 | 2009-12-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
-
1995
- 1995-03-31 JP JP7513495A patent/JP2692638B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-01 US US08/625,830 patent/US5617361A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5617361A (en) | 1997-04-01 |
| JPH08273379A (ja) | 1996-10-18 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970805 |
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