JPH09320262A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09320262A JPH09320262A JP8141309A JP14130996A JPH09320262A JP H09320262 A JPH09320262 A JP H09320262A JP 8141309 A JP8141309 A JP 8141309A JP 14130996 A JP14130996 A JP 14130996A JP H09320262 A JPH09320262 A JP H09320262A
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- circuit
- address
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 消費電流の増大を抑制し、アクセス速度の遅
れを抑える。 【解決手段】 メモリセルアレイブロック１，２につい
て共通のアドレスを入力するアドレス入力回路９を設
け、アドレス入力回路９から出力される行アドレスに対
応してメモリセルアレイブロック１，２について共通の
プリデコード信号ＰＤ0 を行プリデコード回路１０から
出力させる。ブロック選択信号発生回路１３によりメモ
リセルアレイブロック１，２の何れか一つを選択するブ
ロック選択信号ＢＳ1 ，ＢＳ2 を発生させる。行プリデ
コード信号保持回路１１，１２をメモリセルアレイブロ
ック１，２にそれぞれ個別に設けてプリデコード信号Ｐ
Ｄ0 を保持する。保持したプリデコード信号ＰＤ1 ，Ｐ
Ｄ2 は行デコード回路３，４にそれぞれ供給し、ブロッ
ク選択信号ＢＳ1 ，ＢＳ2 に対応した行プリデコード信
号保持回路１１，１２がそれぞれ保持内容を更新する。
れを抑える。 【解決手段】 メモリセルアレイブロック１，２につい
て共通のアドレスを入力するアドレス入力回路９を設
け、アドレス入力回路９から出力される行アドレスに対
応してメモリセルアレイブロック１，２について共通の
プリデコード信号ＰＤ0 を行プリデコード回路１０から
出力させる。ブロック選択信号発生回路１３によりメモ
リセルアレイブロック１，２の何れか一つを選択するブ
ロック選択信号ＢＳ1 ，ＢＳ2 を発生させる。行プリデ
コード信号保持回路１１，１２をメモリセルアレイブロ
ック１，２にそれぞれ個別に設けてプリデコード信号Ｐ
Ｄ0 を保持する。保持したプリデコード信号ＰＤ1 ，Ｐ
Ｄ2 は行デコード回路３，４にそれぞれ供給し、ブロッ
ク選択信号ＢＳ1 ，ＢＳ2 に対応した行プリデコード信
号保持回路１１，１２がそれぞれ保持内容を更新する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
一つであるシンクロナスＤＲＡＭと呼ばれる半導体記憶
装置に関するもので、特にアドレス入力・選択回路の構
成に係る。より特定的には、１つのチップ内を複数のメ
モリセルアレイブロックに分割した半導体記憶装置にお
けるアドレス入力・選択回路の構成に関する。
一つであるシンクロナスＤＲＡＭと呼ばれる半導体記憶
装置に関するもので、特にアドレス入力・選択回路の構
成に係る。より特定的には、１つのチップ内を複数のメ
モリセルアレイブロックに分割した半導体記憶装置にお
けるアドレス入力・選択回路の構成に関する。
【０００２】
【従来の技術】近年、ＭＰＵの高速化に伴い主記憶メモ
リのデータ転送速度の高速化が望まれている。これに対
して、ＭＰＵとの性能ギャップを埋めるべく高速データ
転送を可能にするメモリとして、シンクロナスＤＲＡＭ
が開発されている。このような高速データ転送を実現す
るメモリにおいては、連続した高速でのデータ入出力を
１チップで実現するために、半導体チップ内部を複数の
メモリセルアレイブロックに分け、それらを独立にアク
セスする構成をとっている。すなわち、１チップ内に複
数の汎用メモリをもつのと同等の構成をとり、これらを
独立にそして交互にアクセス（１チップでバーストモー
ドとインターリーブ方式を組み合わせる）して、高速デ
ータ転送を可能にしている（信学技報 Ｖｏｌ．９４，
Ｎｏ．７５論文番号 ＩＣＤ９４−３８ 酒井他 「１
００ＭＨｚパイプライン方式シンクロナスＤＲＡＭの開
発」参照）。
リのデータ転送速度の高速化が望まれている。これに対
して、ＭＰＵとの性能ギャップを埋めるべく高速データ
転送を可能にするメモリとして、シンクロナスＤＲＡＭ
が開発されている。このような高速データ転送を実現す
るメモリにおいては、連続した高速でのデータ入出力を
１チップで実現するために、半導体チップ内部を複数の
メモリセルアレイブロックに分け、それらを独立にアク
セスする構成をとっている。すなわち、１チップ内に複
数の汎用メモリをもつのと同等の構成をとり、これらを
独立にそして交互にアクセス（１チップでバーストモー
ドとインターリーブ方式を組み合わせる）して、高速デ
ータ転送を可能にしている（信学技報 Ｖｏｌ．９４，
Ｎｏ．７５論文番号 ＩＣＤ９４−３８ 酒井他 「１
００ＭＨｚパイプライン方式シンクロナスＤＲＡＭの開
発」参照）。
【０００３】図４にこの種の半導体記憶装置の行アドレ
スのアクセスを行う部分の構成を示す。図４において、
５１，５２は複数（図４では２個）のメモリセルアレイ
ブロック、５３，５４はメモリセルアレイブロック５
１，５２のワード線を選択するための行アドレス入力部
にそれぞれ設けた行デコード回路である。５５は外部ア
ドレスバス、５６は外部アドレスバス５５上の外部アド
レスＡｄｄEXT を保持するアドレスバッファ、５７はア
ドレスバッファ５６の出力端に接続された内部アドレス
バスである。５８は外部クロックＣＫEXT を入力として
内部クロックＣＫ INT を発生して、アドレスバッファ５
６やその他の回路に内部クロックＣＫINTを供給するク
ロック発生回路である。
スのアクセスを行う部分の構成を示す。図４において、
５１，５２は複数（図４では２個）のメモリセルアレイ
ブロック、５３，５４はメモリセルアレイブロック５
１，５２のワード線を選択するための行アドレス入力部
にそれぞれ設けた行デコード回路である。５５は外部ア
ドレスバス、５６は外部アドレスバス５５上の外部アド
レスＡｄｄEXT を保持するアドレスバッファ、５７はア
ドレスバッファ５６の出力端に接続された内部アドレス
バスである。５８は外部クロックＣＫEXT を入力として
内部クロックＣＫ INT を発生して、アドレスバッファ５
６やその他の回路に内部クロックＣＫINTを供給するク
ロック発生回路である。
【０００４】５９，６０はそれぞれ内部アドレスバス５
７上の内部アドレスＡｄｄINT を入力して行アドレスＲ
Ａを保持する行アドレス入力回路で、メモリセルアレイ
ブロック５１，５２にそれぞれ１対１に対応して設けら
れている。６１，６２はそれぞれ行アドレス入力回路５
９，６０から出力された行アドレスＲＡをプリデコード
する行プリデコード回路であり、プリデコード信号ＰＤ
1 ，ＰＤ2 が行デコード回路５３，５４にそれぞれ供給
される。６３は内部アドレスバス５７上の内部アドレス
ＡｄｄINT を入力してメモリセルアレイブロック５１，
５２の何れかを一つを指定するために行アドレス入力回
路５９，６０を選択的に活性化するブロック選択信号発
生回路であり、ブロック選択信号ＢＳ1 ，ＢＳ2 を発生
する。
７上の内部アドレスＡｄｄINT を入力して行アドレスＲ
Ａを保持する行アドレス入力回路で、メモリセルアレイ
ブロック５１，５２にそれぞれ１対１に対応して設けら
れている。６１，６２はそれぞれ行アドレス入力回路５
９，６０から出力された行アドレスＲＡをプリデコード
する行プリデコード回路であり、プリデコード信号ＰＤ
1 ，ＰＤ2 が行デコード回路５３，５４にそれぞれ供給
される。６３は内部アドレスバス５７上の内部アドレス
ＡｄｄINT を入力してメモリセルアレイブロック５１，
５２の何れかを一つを指定するために行アドレス入力回
路５９，６０を選択的に活性化するブロック選択信号発
生回路であり、ブロック選択信号ＢＳ1 ，ＢＳ2 を発生
する。
【０００５】以上のような構成の半導体記憶装置の動作
を以下に説明する。この半導体記憶装置においては、外
部アドレスバス５５上の外部アドレスＡｄｄEXT をクロ
ック発生回路５８の内部クロックＣＫINT に従ってアド
レスバッファ５６が取り込んで保持する。そして、アド
レスバッファ５６から内部アドレスＡｄｄINT が内部ア
ドレスバス５７上に出力される。ブロック選択信号発生
回路６３は、内部アドレスバス５７上の内部アドレスＡ
ｄｄINT に基づいてメモリセルアレイブロック５１，５
２の何れか一つを指定するためにブロック選択信号ＢＳ
1 ，ＢＳ2 の何れかを活性化する。
を以下に説明する。この半導体記憶装置においては、外
部アドレスバス５５上の外部アドレスＡｄｄEXT をクロ
ック発生回路５８の内部クロックＣＫINT に従ってアド
レスバッファ５６が取り込んで保持する。そして、アド
レスバッファ５６から内部アドレスＡｄｄINT が内部ア
ドレスバス５７上に出力される。ブロック選択信号発生
回路６３は、内部アドレスバス５７上の内部アドレスＡ
ｄｄINT に基づいてメモリセルアレイブロック５１，５
２の何れか一つを指定するためにブロック選択信号ＢＳ
1 ，ＢＳ2 の何れかを活性化する。
【０００６】内部アドレスＡｄｄINT の状態によって、
ブロック選択信号ＢＳ1 ，ＢＳ2 の内、例えばブロック
選択信号ＢＳ1 が活性化すると、行アドレス入力回路５
９が動作して内部アドレスＡｄｄINT のうちの行アドレ
スＲＡを取り込んで更新保持して、行プリデコード回路
６１に供給する。その結果、行プリデコード回路６１は
行アドレス入力回路５９から供給される行アドレスＲＡ
をプリデコードし、行デコード回路５３に与え、行デコ
ード回路５３はメモリセルアレイブロック５１の所定の
メモリセルをアクセスし、データの読み出しあるいは書
き込みを行うことになる。
ブロック選択信号ＢＳ1 ，ＢＳ2 の内、例えばブロック
選択信号ＢＳ1 が活性化すると、行アドレス入力回路５
９が動作して内部アドレスＡｄｄINT のうちの行アドレ
スＲＡを取り込んで更新保持して、行プリデコード回路
６１に供給する。その結果、行プリデコード回路６１は
行アドレス入力回路５９から供給される行アドレスＲＡ
をプリデコードし、行デコード回路５３に与え、行デコ
ード回路５３はメモリセルアレイブロック５１の所定の
メモリセルをアクセスし、データの読み出しあるいは書
き込みを行うことになる。
【０００７】また、内部アドレスＡｄｄINT の状態によ
って、ブロック選択信号ＢＳ2 が活性化すると、行アド
レス入力回路６０が動作して内部アドレスＡｄｄINT の
うちの行アドレスＲＡを取り込んで更新保持して、行プ
リデコード回路６２に供給する。その結果、行プリデコ
ード回路６２は行アドレス入力回路６０から供給される
行アドレスＲＡをプリデコードし、行デコード回路５４
に与え、行デコード回路５４はメモリセルアレイブロッ
ク５２の所定のメモリセルをアクセスし、データの読み
出しあるいは書き込みを行うことになる。
って、ブロック選択信号ＢＳ2 が活性化すると、行アド
レス入力回路６０が動作して内部アドレスＡｄｄINT の
うちの行アドレスＲＡを取り込んで更新保持して、行プ
リデコード回路６２に供給する。その結果、行プリデコ
ード回路６２は行アドレス入力回路６０から供給される
行アドレスＲＡをプリデコードし、行デコード回路５４
に与え、行デコード回路５４はメモリセルアレイブロッ
ク５２の所定のメモリセルをアクセスし、データの読み
出しあるいは書き込みを行うことになる。
【０００８】そして、メモリセルアレイブロック５１，
５２のアクセスが交互に行われ、またバーストモードで
は、行アドレスＲＡを同一にしたまま、カウンタによっ
て列アドレスを逐次変化させていくことにより同一のメ
モリセルアレイブロック５１，５２内で、行アドレスＲ
Ａが同一で列アドレスが異なる一群のデータを連続的に
読み出し、あるいは書き込みを行うことになる。
５２のアクセスが交互に行われ、またバーストモードで
は、行アドレスＲＡを同一にしたまま、カウンタによっ
て列アドレスを逐次変化させていくことにより同一のメ
モリセルアレイブロック５１，５２内で、行アドレスＲ
Ａが同一で列アドレスが異なる一群のデータを連続的に
読み出し、あるいは書き込みを行うことになる。
【０００９】この構成では、外部アドレス信号Ａｄｄ
EXT を入力した後、最初にどのブロックをアクセスする
かをブロック選択信号発生回路６３のブロック選択信号
ＢＳ1，ＢＳ2 で選択し、これに続いて行アドレス入力
回路５９および行プリデコード回路６１でアドレスのデ
コード動作を行う。また、リフレッシュ動作時には、す
べてのメモリセルアレイブロック５１，５２でリフレッ
シュ動作を行うため、メモリセルアレイブロック５１，
５２毎に設置した行アドレス入力回路５９，６０と行プ
リデコード回路６１，６２がすべて動作する。
EXT を入力した後、最初にどのブロックをアクセスする
かをブロック選択信号発生回路６３のブロック選択信号
ＢＳ1，ＢＳ2 で選択し、これに続いて行アドレス入力
回路５９および行プリデコード回路６１でアドレスのデ
コード動作を行う。また、リフレッシュ動作時には、す
べてのメモリセルアレイブロック５１，５２でリフレッ
シュ動作を行うため、メモリセルアレイブロック５１，
５２毎に設置した行アドレス入力回路５９，６０と行プ
リデコード回路６１，６２がすべて動作する。
【００１０】
【発明が解決しようとする課題】上記のような回路構成
では、汎用メモリに比べて、アドレスデコード系回路、
つまり行アドレス入力回路５９，６０と行プリデコード
回路６１，６２とが、メモリセルアレイブロック５１，
５２に１対１で設けられており、上記アドレスデコード
系回路の素子数の増大（チップ内で分割設置されるメモ
リセルアレイブロック数倍増大）による、特にリフレッ
シュ動作時の消費電流の増加と、メモリセルアレイブロ
ック５１，５２の選択動作後にアドレスデコード動作を
行うことによるアクセス速度の低下とが問題となる。
では、汎用メモリに比べて、アドレスデコード系回路、
つまり行アドレス入力回路５９，６０と行プリデコード
回路６１，６２とが、メモリセルアレイブロック５１，
５２に１対１で設けられており、上記アドレスデコード
系回路の素子数の増大（チップ内で分割設置されるメモ
リセルアレイブロック数倍増大）による、特にリフレッ
シュ動作時の消費電流の増加と、メモリセルアレイブロ
ック５１，５２の選択動作後にアドレスデコード動作を
行うことによるアクセス速度の低下とが問題となる。
【００１１】本発明の目的は、消費電流の増大を抑制す
ることができる半導体記憶装置を提供することである。
本発明の他の目的は、アクセス速度の遅れを抑えること
ができる半導体記憶装置を提供することである。
ることができる半導体記憶装置を提供することである。
本発明の他の目的は、アクセス速度の遅れを抑えること
ができる半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】この目的を達成するた
め、請求項１記載の発明の半導体記憶装置は、複数のメ
モリセルアレイブロックと、複数のメモリセルアレイブ
ロックについて共通のアドレスを入力する一つのアドレ
ス入力回路と、アドレス入力回路から出力されるアドレ
スに対応して複数のメモリセルアレイブロックについて
共通のメモリセル選択信号を出力するアドレス選択回路
と、複数のメモリセルアレイブロックの何れか一つを選
択するブロック選択信号を発生するブロック選択信号発
生回路と、複数のメモリセルアレイブロックにそれぞれ
個別に設けられてメモリセル選択信号を保持するととも
に保持したメモリセル選択信号を複数のメモリセルアレ
イブロックに供給する複数のメモリ選択信号保持回路と
を備え、複数のメモリ選択信号保持回路は複数のメモリ
セルアレイブロックに対応したブロック選択信号にそれ
ぞれ応答して保持内容を更新するようにしたことを特徴
とする。
め、請求項１記載の発明の半導体記憶装置は、複数のメ
モリセルアレイブロックと、複数のメモリセルアレイブ
ロックについて共通のアドレスを入力する一つのアドレ
ス入力回路と、アドレス入力回路から出力されるアドレ
スに対応して複数のメモリセルアレイブロックについて
共通のメモリセル選択信号を出力するアドレス選択回路
と、複数のメモリセルアレイブロックの何れか一つを選
択するブロック選択信号を発生するブロック選択信号発
生回路と、複数のメモリセルアレイブロックにそれぞれ
個別に設けられてメモリセル選択信号を保持するととも
に保持したメモリセル選択信号を複数のメモリセルアレ
イブロックに供給する複数のメモリ選択信号保持回路と
を備え、複数のメモリ選択信号保持回路は複数のメモリ
セルアレイブロックに対応したブロック選択信号にそれ
ぞれ応答して保持内容を更新するようにしたことを特徴
とする。
【００１３】この構成によると、複数のメモリセルアレ
イブロックのリフレッシュ動作においては、各メモリセ
ルアレイブロックについて共通のアドレス入力回路およ
びアドレス選択回路を動作させ、ブロック選択信号発生
回路を全選択状態とすることで、一度に全てのメモリセ
ルアレイブロックへのアクセスを行うことが可能とな
り、複数のメモリセルアレイブロックのリフレッシュを
一度に行うことができる。このときに動作する素子数は
メモリ選択信号保持回路が動作するものの、その消費電
力はアドレス入力回路およびアドレス選択回路に比べて
格段に少なく、アドレス入力回路およびアドレス選択回
路は１組だけが動作するのみであるので、低消費電力化
が図れる。また、通常の動作においては、アドレス選択
回路の出力を保持するメモリ選択信号保持回路の動作を
ブロック選択信号発生回路で制御しているので、アドレ
ス入力回路およびアドレス選択回路の動作とブロック選
択信号発生回路の動作とを同時に行うことが可能とな
り、アクセス速度の低下を抑えることができる。
イブロックのリフレッシュ動作においては、各メモリセ
ルアレイブロックについて共通のアドレス入力回路およ
びアドレス選択回路を動作させ、ブロック選択信号発生
回路を全選択状態とすることで、一度に全てのメモリセ
ルアレイブロックへのアクセスを行うことが可能とな
り、複数のメモリセルアレイブロックのリフレッシュを
一度に行うことができる。このときに動作する素子数は
メモリ選択信号保持回路が動作するものの、その消費電
力はアドレス入力回路およびアドレス選択回路に比べて
格段に少なく、アドレス入力回路およびアドレス選択回
路は１組だけが動作するのみであるので、低消費電力化
が図れる。また、通常の動作においては、アドレス選択
回路の出力を保持するメモリ選択信号保持回路の動作を
ブロック選択信号発生回路で制御しているので、アドレ
ス入力回路およびアドレス選択回路の動作とブロック選
択信号発生回路の動作とを同時に行うことが可能とな
り、アクセス速度の低下を抑えることができる。
【００１４】また、請求項２記載の発明の半導体記憶装
置は、請求項１記載の半導体記憶装置において、アドレ
ス選択回路の所定の出力信号を、アドレス入力回路に対
して初期化信号として供給するようにしたことを特徴と
する。この構成によると、アドレス選択回路の所定の出
力信号を利用してアドレス入力回路とアドレス選択回路
の初期化を行うことになる。その結果、初期化信号を作
成するのに、信号遅延回路等を設けることは不要とな
り、素子数の削減を図ることができ、低消費電力化が図
れる。
置は、請求項１記載の半導体記憶装置において、アドレ
ス選択回路の所定の出力信号を、アドレス入力回路に対
して初期化信号として供給するようにしたことを特徴と
する。この構成によると、アドレス選択回路の所定の出
力信号を利用してアドレス入力回路とアドレス選択回路
の初期化を行うことになる。その結果、初期化信号を作
成するのに、信号遅延回路等を設けることは不要とな
り、素子数の削減を図ることができ、低消費電力化が図
れる。
【００１５】また、請求項３記載の発明の半導体記憶装
置は、請求項１または２記載の半導体記憶装置におい
て、アドレス入力回路が行アドレス入力回路であり、ア
ドレス選択回路が行アドレス選択回路であることを特徴
とする。この構成によると、請求項１または２の半導体
記憶装置と同様の作用が得られる。
置は、請求項１または２記載の半導体記憶装置におい
て、アドレス入力回路が行アドレス入力回路であり、ア
ドレス選択回路が行アドレス選択回路であることを特徴
とする。この構成によると、請求項１または２の半導体
記憶装置と同様の作用が得られる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１はこの発明の実施の形態
における半導体記憶装置の行アドレスのアクセスを行う
部分の構成を示す。図１において、１，２は複数（図１
では２個）のメモリセルアレイブロック、３，４はメモ
リセルアレイブロック１，２のワード線を選択するため
の行デコード回路である。５は外部アドレスバス、６は
外部アドレスバス５上の外部アドレスＡｄｄEXT を保持
するアドレスバッファ、７はアドレスバッファ６の出力
端に接続された内部アドレスバスである。８は外部クロ
ックＣＫEXT を入力として内部クロックＣＫINT を発生
して、アドレスバッファ６やその他の回路に内部クロッ
クＣＫINT を供給するクロック発生回路である。
を参照しながら説明する。図１はこの発明の実施の形態
における半導体記憶装置の行アドレスのアクセスを行う
部分の構成を示す。図１において、１，２は複数（図１
では２個）のメモリセルアレイブロック、３，４はメモ
リセルアレイブロック１，２のワード線を選択するため
の行デコード回路である。５は外部アドレスバス、６は
外部アドレスバス５上の外部アドレスＡｄｄEXT を保持
するアドレスバッファ、７はアドレスバッファ６の出力
端に接続された内部アドレスバスである。８は外部クロ
ックＣＫEXT を入力として内部クロックＣＫINT を発生
して、アドレスバッファ６やその他の回路に内部クロッ
クＣＫINT を供給するクロック発生回路である。
【００１７】９はアドレス取り込み信号ＡＣに応答して
内部アドレスバス７上の内部アドレスＡｄｄINT を入力
して行アドレスＲＡを保持する行アドレス入力回路で、
メモリセルアレイブロック１，２に共通に一つ設けられ
ている。１０は行アドレス入力回路９から出力された行
アドレスＲＡをプリデコードする行プリデコード回路で
あり、特許請求の範囲におけるメモリ選択回路に相当
し、メモリセルアレイブロック１，２に共通に一つ設け
られていて、プリデコード信号ＰＤ0 を出力し、プリデ
コード信号ＰＤ0 の供給後リセット信号ＲＳを行アドレ
ス入力回路９に供給して行アドレス入力回路９を初期化
し、したがって行プリデコード回路自身を初期化する。
内部アドレスバス７上の内部アドレスＡｄｄINT を入力
して行アドレスＲＡを保持する行アドレス入力回路で、
メモリセルアレイブロック１，２に共通に一つ設けられ
ている。１０は行アドレス入力回路９から出力された行
アドレスＲＡをプリデコードする行プリデコード回路で
あり、特許請求の範囲におけるメモリ選択回路に相当
し、メモリセルアレイブロック１，２に共通に一つ設け
られていて、プリデコード信号ＰＤ0 を出力し、プリデ
コード信号ＰＤ0 の供給後リセット信号ＲＳを行アドレ
ス入力回路９に供給して行アドレス入力回路９を初期化
し、したがって行プリデコード回路自身を初期化する。
【００１８】１１，１２はメモリセルアレイブロック
１，２にそれぞれ対応して設けられた行プリデコード信
号保持回路であり、プリデコード信号ＰＤ0 を保持する
ようになっており、特許請求の範囲におけるメモリ選択
信号保持回路に相当し、行プリデコード信号保持回路１
１からはプリデコード信号ＰＤ1 を出力し、行プリデコ
ード信号保持回路１２からはプリデコード信号ＰＤ2 を
出力する。１３は内部アドレスバス７上の内部アドレス
ＡｄｄINT を入力してメモリセルアレイブロック１，２
の何れかを一つを指定するためにメモリ選択信号保持回
路１１，１２の更新動作を選択的に実行させるブロック
選択信号発生回路であり、ブロック選択信号ＢＳ1 ，Ｂ
Ｓ2 を発生する。
１，２にそれぞれ対応して設けられた行プリデコード信
号保持回路であり、プリデコード信号ＰＤ0 を保持する
ようになっており、特許請求の範囲におけるメモリ選択
信号保持回路に相当し、行プリデコード信号保持回路１
１からはプリデコード信号ＰＤ1 を出力し、行プリデコ
ード信号保持回路１２からはプリデコード信号ＰＤ2 を
出力する。１３は内部アドレスバス７上の内部アドレス
ＡｄｄINT を入力してメモリセルアレイブロック１，２
の何れかを一つを指定するためにメモリ選択信号保持回
路１１，１２の更新動作を選択的に実行させるブロック
選択信号発生回路であり、ブロック選択信号ＢＳ1 ，Ｂ
Ｓ2 を発生する。
【００１９】以上のような構成の半導体記憶装置の動作
を以下に説明する。この半導体記憶装置においては、外
部アドレスバス５上の外部アドレスＡｄｄEXT をクロッ
ク発生回路８の内部クロックＣＫINT に従ってアドレス
バッファ６が取り込んで保持する。そして、アドレスバ
ッファ６から内部アドレスＡｄｄINT が内部アドレスバ
ス７上に出力される。
を以下に説明する。この半導体記憶装置においては、外
部アドレスバス５上の外部アドレスＡｄｄEXT をクロッ
ク発生回路８の内部クロックＣＫINT に従ってアドレス
バッファ６が取り込んで保持する。そして、アドレスバ
ッファ６から内部アドレスＡｄｄINT が内部アドレスバ
ス７上に出力される。
【００２０】アドレス取り込み信号ＡＣに応答して行ア
ドレス入力回路９が動作して内部アドレスＡｄｄINT の
うちの行アドレスＲＡを取り込んで保持して、行プリデ
コード回路１０に供給する。その結果、行プリデコード
回路１０は行アドレス入力回路９から供給される行アド
レスＲＡをプリデコードし、プリデコード信号ＰＤ1，
ＰＤ2 として行プリデコード信号保持回路１１，１２に
与える。
ドレス入力回路９が動作して内部アドレスＡｄｄINT の
うちの行アドレスＲＡを取り込んで保持して、行プリデ
コード回路１０に供給する。その結果、行プリデコード
回路１０は行アドレス入力回路９から供給される行アド
レスＲＡをプリデコードし、プリデコード信号ＰＤ1，
ＰＤ2 として行プリデコード信号保持回路１１，１２に
与える。
【００２１】上記の一連のアドレス入力・プリデコード
動作と並行して、ブロック選択信号発生回路１３は、内
部アドレスバス７上の内部アドレスＡｄｄINT に基づい
てメモリセルアレイブロック１，２の何れか一つを指定
するためにブロック選択信号ＢＳ1 ，ＢＳ2 の何れかを
活性化する。内部アドレスＡｄｄINT の状態によって、
ブロック選択信号ＢＳ1 ，ＢＳ2 の内、例えばブロック
選択信号ＢＳ1 が活性化すると、行プリデコード信号保
持回路１１が更新動作してプリデコード信号ＰＤ0 を取
り込んで保持して、行デコード回路３に供給する。その
結果、行デコード回路３は行プリデコード信号保持回路
１１から供給されるプリデコード信号ＰＤ1 をデコード
し、行デコード回路３はメモリセルアレイブロック１の
所定のメモリセルをアクセスし、データの読み出しある
いは書き込みを行うことになる。なお、このとき、行プ
リデコード信号保持回路１２は更新動作を行わない。
動作と並行して、ブロック選択信号発生回路１３は、内
部アドレスバス７上の内部アドレスＡｄｄINT に基づい
てメモリセルアレイブロック１，２の何れか一つを指定
するためにブロック選択信号ＢＳ1 ，ＢＳ2 の何れかを
活性化する。内部アドレスＡｄｄINT の状態によって、
ブロック選択信号ＢＳ1 ，ＢＳ2 の内、例えばブロック
選択信号ＢＳ1 が活性化すると、行プリデコード信号保
持回路１１が更新動作してプリデコード信号ＰＤ0 を取
り込んで保持して、行デコード回路３に供給する。その
結果、行デコード回路３は行プリデコード信号保持回路
１１から供給されるプリデコード信号ＰＤ1 をデコード
し、行デコード回路３はメモリセルアレイブロック１の
所定のメモリセルをアクセスし、データの読み出しある
いは書き込みを行うことになる。なお、このとき、行プ
リデコード信号保持回路１２は更新動作を行わない。
【００２２】また、内部アドレスＡｄｄINT の状態によ
って、ブロック選択信号ＢＳ2 が活性化すると、行プリ
デコード信号保持回路１２が更新動作してプリデコード
信号ＰＤ0 を取り込んで保持して、行デコード回路４に
供給する。その結果、行デコード回路４は行プリデコー
ド信号保持回路１２から供給されるプリデコード信号Ｐ
Ｄ2 をデコードし、行デコード回路４はメモリセルアレ
イブロック２の所定のメモリセルをアクセスし、データ
の読み出しあるいは書き込みを行うことになる。なお、
このとき、行プリデコード信号保持回路１１は更新動作
を行わない。
って、ブロック選択信号ＢＳ2 が活性化すると、行プリ
デコード信号保持回路１２が更新動作してプリデコード
信号ＰＤ0 を取り込んで保持して、行デコード回路４に
供給する。その結果、行デコード回路４は行プリデコー
ド信号保持回路１２から供給されるプリデコード信号Ｐ
Ｄ2 をデコードし、行デコード回路４はメモリセルアレ
イブロック２の所定のメモリセルをアクセスし、データ
の読み出しあるいは書き込みを行うことになる。なお、
このとき、行プリデコード信号保持回路１１は更新動作
を行わない。
【００２３】そして、メモリセルアレイブロック１，２
のアクセスが交互に行われ、またバーストモードでは、
行アドレスＲＡを同一にしたまま、カウンタによって列
アドレスを逐次変化させていくことにより同一のメモリ
セルアレイブロック１，２内で、行アドレスＲＡが同一
で列アドレスが異なる一群のデータを連続的に読み出
し、あるいは書き込みを行うことになる。
のアクセスが交互に行われ、またバーストモードでは、
行アドレスＲＡを同一にしたまま、カウンタによって列
アドレスを逐次変化させていくことにより同一のメモリ
セルアレイブロック１，２内で、行アドレスＲＡが同一
で列アドレスが異なる一群のデータを連続的に読み出
し、あるいは書き込みを行うことになる。
【００２４】この構成では、外部アドレス信号Ａｄｄ
EXT を入力した後、行アドレス入力回路９および行プリ
デコード回路１０でアドレスのデコード動作に並行し
て、どのブロックをアクセスするかをブロック選択信号
発生回路１３において、ブロック選択信号ＢＳ1 ，ＢＳ
2 を発生させる。また、リフレッシュ動作時において
は、すべてのメモリセルアレイブロック１，２でリフレ
ッシュ動作を行う場合、メモリセルアレイブロック１，
２毎に共通に設置した行アドレス入力回路９と行プリデ
コード回路１０が動作し、全ての行プリデコード信号保
持回路１１，１２が全てのメモリセルアレイブロック
１，２を同時に指定する状態となり、行プリデコード信
号保持回路１１，１２の更新保持動作が同時に行われる
ことになる。この結果、全てのメモリセルアレイブロッ
ク１，２について同時にリフレッシュ動作が行われるこ
とになる。
EXT を入力した後、行アドレス入力回路９および行プリ
デコード回路１０でアドレスのデコード動作に並行し
て、どのブロックをアクセスするかをブロック選択信号
発生回路１３において、ブロック選択信号ＢＳ1 ，ＢＳ
2 を発生させる。また、リフレッシュ動作時において
は、すべてのメモリセルアレイブロック１，２でリフレ
ッシュ動作を行う場合、メモリセルアレイブロック１，
２毎に共通に設置した行アドレス入力回路９と行プリデ
コード回路１０が動作し、全ての行プリデコード信号保
持回路１１，１２が全てのメモリセルアレイブロック
１，２を同時に指定する状態となり、行プリデコード信
号保持回路１１，１２の更新保持動作が同時に行われる
ことになる。この結果、全てのメモリセルアレイブロッ
ク１，２について同時にリフレッシュ動作が行われるこ
とになる。
【００２５】以上に、述べたように、この半導体記憶装
置によれば、複数のメモリセルアレイブロック１，２に
対して行アドレス入力回路９および行プリデコード回路
１０を共通とし、行プリデコード回路１０の出力を保持
する複数のメモリセルアレイブロック１，２にそれぞれ
対応して複数のメモリ選択信号保持回路１１，１２を設
け、ブロック選択信号ＢＳ1 ，ＢＳ2 に対応したメモリ
選択信号保持回路１１，１２の何れか一つのみ保持内容
を更新させる構成であるので、複数のメモリセルアレイ
ブロック１，２のリフレッシュ動作においては、各メモ
リセルアレイブロック１，２について共通の行アドレス
入力回路９および行プリデコード回路１０を動作させ、
ブロック選択信号発生回路１３を全選択状態とすること
で、一度に全てのメモリセルアレイブロック１，２への
アクセスを行うことが可能となり、複数のメモリセルア
レイブロック１，２のリフレッシュを一度に行うことが
できる。このときに動作する素子数はメモリ選択信号保
持回路１１，１２が動作するものの、その消費電力は行
アドレス入力回路９および行プリデコード回路１０に比
べて格段に少なく、行アドレス入力回路９および行プリ
デコード回路１０は従来例とは異なり１組だけが動作す
るのみであるので、低消費電力化が図れる。
置によれば、複数のメモリセルアレイブロック１，２に
対して行アドレス入力回路９および行プリデコード回路
１０を共通とし、行プリデコード回路１０の出力を保持
する複数のメモリセルアレイブロック１，２にそれぞれ
対応して複数のメモリ選択信号保持回路１１，１２を設
け、ブロック選択信号ＢＳ1 ，ＢＳ2 に対応したメモリ
選択信号保持回路１１，１２の何れか一つのみ保持内容
を更新させる構成であるので、複数のメモリセルアレイ
ブロック１，２のリフレッシュ動作においては、各メモ
リセルアレイブロック１，２について共通の行アドレス
入力回路９および行プリデコード回路１０を動作させ、
ブロック選択信号発生回路１３を全選択状態とすること
で、一度に全てのメモリセルアレイブロック１，２への
アクセスを行うことが可能となり、複数のメモリセルア
レイブロック１，２のリフレッシュを一度に行うことが
できる。このときに動作する素子数はメモリ選択信号保
持回路１１，１２が動作するものの、その消費電力は行
アドレス入力回路９および行プリデコード回路１０に比
べて格段に少なく、行アドレス入力回路９および行プリ
デコード回路１０は従来例とは異なり１組だけが動作す
るのみであるので、低消費電力化が図れる。
【００２６】また、通常の動作においては、行プリデコ
ード回路１０の出力を保持する行プリデコード信号保持
回路１１，１２の動作をブロック選択信号発生回路１３
で制御しているので、行アドレス入力回路９および行プ
リデコード回路１０のデコード動作とブロック選択信号
発生回路１３のブロック選択動作とを同時に並行して行
うことが可能となり、したがってブロック選択による例
えばワード線活性化までのアクセス動作の高速化が可能
となり、アクセス速度の低下を抑えることができる。
ード回路１０の出力を保持する行プリデコード信号保持
回路１１，１２の動作をブロック選択信号発生回路１３
で制御しているので、行アドレス入力回路９および行プ
リデコード回路１０のデコード動作とブロック選択信号
発生回路１３のブロック選択動作とを同時に並行して行
うことが可能となり、したがってブロック選択による例
えばワード線活性化までのアクセス動作の高速化が可能
となり、アクセス速度の低下を抑えることができる。
【００２７】複数のメモリセルアレイブロックをもつシ
ンクロナスＤＲＡＭにおいて、連続したデータ入出力を
行う場合には、チップ全体を一度にプリチャージするの
ではなく、個別に、交互にプリチャージすることによ
り、見かけ上のプリチャージ時間を無くすようにしてメ
モリの高速化を図っている。つまり、例えば半導体記憶
装置が２つのメモリセルアレイブロックに分かれている
場合に、一方のメモリセルアレイブロックのアクセス動
作を行っている期間に他方のメモリセルアレイブロック
のプリチャージを行うようにしている。このようなブロ
ク毎にプリチャージを行う半導体記憶装置において、異
なるメモリセルアレイブロックを続けてアクセスする場
合を考えると、図１の行アドレス入力回路９と行プリデ
コード回路１０とを、例えば一方のメモリセルアレイブ
ロック１のアクセスを行っている期間に初期化して、他
方のメモリセルアレイブロック２のアクセスに備えるこ
とが必要である。図１に示したリセット信号ＲＳが初期
化のための信号であり、このリセット信号ＲＳを生成す
るための回路の詳細を図２に基づいて説明する。図２の
回路においては、行アドレス入力回路９および行プリデ
コード回路１０の初期化のためのリセット動作の起動
を、行プリデコード回路１０の出力信号であるプリデコ
ード信号ＰＤ0 で行うようにしている。
ンクロナスＤＲＡＭにおいて、連続したデータ入出力を
行う場合には、チップ全体を一度にプリチャージするの
ではなく、個別に、交互にプリチャージすることによ
り、見かけ上のプリチャージ時間を無くすようにしてメ
モリの高速化を図っている。つまり、例えば半導体記憶
装置が２つのメモリセルアレイブロックに分かれている
場合に、一方のメモリセルアレイブロックのアクセス動
作を行っている期間に他方のメモリセルアレイブロック
のプリチャージを行うようにしている。このようなブロ
ク毎にプリチャージを行う半導体記憶装置において、異
なるメモリセルアレイブロックを続けてアクセスする場
合を考えると、図１の行アドレス入力回路９と行プリデ
コード回路１０とを、例えば一方のメモリセルアレイブ
ロック１のアクセスを行っている期間に初期化して、他
方のメモリセルアレイブロック２のアクセスに備えるこ
とが必要である。図１に示したリセット信号ＲＳが初期
化のための信号であり、このリセット信号ＲＳを生成す
るための回路の詳細を図２に基づいて説明する。図２の
回路においては、行アドレス入力回路９および行プリデ
コード回路１０の初期化のためのリセット動作の起動
を、行プリデコード回路１０の出力信号であるプリデコ
ード信号ＰＤ0 で行うようにしている。
【００２８】図２は図１における行アドレス入力回路９
と行プリデコード回路１０を示している。図２におい
て、行アドレス入力回路９は、内部アドレスＡｄｄINT
におけるｎビット（ｎは任意の正整数）の行アドレスＡ
0 〜Ａn に対応したｎ組の行アドレス入力回路ユニット
９1 〜９n からなる。各行アドレス入力回路ユニット９
1 〜９n は、同一の構成である。例えば行アドレス入力
回路ユニット９1 はＡ0ビットのアドレスの値をアドレ
ス取り込み信号ＡＣのタイミングで保持する構成となっ
ており、具体的には、３ステートインバータ１０１，１
０２と、インバータ１０３〜１０９と、リセット用のト
ランジスタ１１０，１１１とからなる。なお、１１２は
アドレス取り込み信号ＡＣを反転させるインバータであ
る。
と行プリデコード回路１０を示している。図２におい
て、行アドレス入力回路９は、内部アドレスＡｄｄINT
におけるｎビット（ｎは任意の正整数）の行アドレスＡ
0 〜Ａn に対応したｎ組の行アドレス入力回路ユニット
９1 〜９n からなる。各行アドレス入力回路ユニット９
1 〜９n は、同一の構成である。例えば行アドレス入力
回路ユニット９1 はＡ0ビットのアドレスの値をアドレ
ス取り込み信号ＡＣのタイミングで保持する構成となっ
ており、具体的には、３ステートインバータ１０１，１
０２と、インバータ１０３〜１０９と、リセット用のト
ランジスタ１１０，１１１とからなる。なお、１１２は
アドレス取り込み信号ＡＣを反転させるインバータであ
る。
【００２９】行プリデコード回路１０は、例えば４個の
ＮＡＮＤゲート１２１〜１２４からなる２ビットデコー
ダ１２５と、２ビットデコーダ１２５の４本の出力（行
アドレス２ビット分のプリデコード信号ＰＤ0 の論理和
をとってリセット信号ＲＳを生成し行アドレス入力回路
ユニット９1 〜９n に供給するＯＲゲート１２６とから
なる回路が、行アドレスのビット数に対応して設けられ
ている。
ＮＡＮＤゲート１２１〜１２４からなる２ビットデコー
ダ１２５と、２ビットデコーダ１２５の４本の出力（行
アドレス２ビット分のプリデコード信号ＰＤ0 の論理和
をとってリセット信号ＲＳを生成し行アドレス入力回路
ユニット９1 〜９n に供給するＯＲゲート１２６とから
なる回路が、行アドレスのビット数に対応して設けられ
ている。
【００３０】図３にこのリセット動作シーケンスを含む
半導体記憶装置の各部のタイミング図を示す。図３にお
いて、（ａ）は外部クロックＣＫEXT 、（ｂ）は外部ア
ドレスＡｄｄEXT 、（ｃ）は内部アドレスＡｄｄINT 、
（ｄ）はアドレス取り込み信号ＡＣ、（ｅ）は行アドレ
ス入力回路９から出力される行アドレスＲＡ、（ｆ）は
行プリデコード回路１０から出力されるプリデコード信
号ＰＤ0 、（ｇ）はリセット信号ＲＳ、（ｈ）は行プリ
デコード信号保持回路１１から出力されるプリデコード
信号ＰＤ1 、（ｉ）は行プリデコード信号保持回路１２
から出力されるプリデコード信号ＰＤ2 である。図３で
は、時刻ｔ1 以降にメモリセルアレイブロック１の選択
が行われ、時刻ｔ2 以降にメモリセルアレイブロック２
の選択が行われることを示している。また、アドレス取
り込み信号ＡＣの立ち上がりで、行アドレス入力回路９
の出力の行アドレスＲＡが立ち上がり、これに応答して
プリデコード信号ＰＤ0 が立ち上がり、プリデコード信
号ＰＤ0 の立ち上がりでリセット信号ＲＳが立ち上がる
とともに、プリデコード信号ＰＤ1 が立ち上がってい
る。そして、リセット信号ＲＳの立ち上がりで、行アド
レス入力回路９の出力の行アドレスＲＡが立ち下がり、
これに応答してプリデコード信号ＰＤ0 が立ち下がり、
リセット信号ＲＳが立ち下がる。
半導体記憶装置の各部のタイミング図を示す。図３にお
いて、（ａ）は外部クロックＣＫEXT 、（ｂ）は外部ア
ドレスＡｄｄEXT 、（ｃ）は内部アドレスＡｄｄINT 、
（ｄ）はアドレス取り込み信号ＡＣ、（ｅ）は行アドレ
ス入力回路９から出力される行アドレスＲＡ、（ｆ）は
行プリデコード回路１０から出力されるプリデコード信
号ＰＤ0 、（ｇ）はリセット信号ＲＳ、（ｈ）は行プリ
デコード信号保持回路１１から出力されるプリデコード
信号ＰＤ1 、（ｉ）は行プリデコード信号保持回路１２
から出力されるプリデコード信号ＰＤ2 である。図３で
は、時刻ｔ1 以降にメモリセルアレイブロック１の選択
が行われ、時刻ｔ2 以降にメモリセルアレイブロック２
の選択が行われることを示している。また、アドレス取
り込み信号ＡＣの立ち上がりで、行アドレス入力回路９
の出力の行アドレスＲＡが立ち上がり、これに応答して
プリデコード信号ＰＤ0 が立ち上がり、プリデコード信
号ＰＤ0 の立ち上がりでリセット信号ＲＳが立ち上がる
とともに、プリデコード信号ＰＤ1 が立ち上がってい
る。そして、リセット信号ＲＳの立ち上がりで、行アド
レス入力回路９の出力の行アドレスＲＡが立ち下がり、
これに応答してプリデコード信号ＰＤ0 が立ち下がり、
リセット信号ＲＳが立ち下がる。
【００３１】ここで、図３のタイミング図におけるリセ
ット動作について詳しく説明する。アドレス入力後、こ
のプリデコード信号ＰＤ0 のうち１本が選択される（Ｈ
ｉに遷移する）ことによってリセット信号ＲＳが発生
し、このリセット信号ＲＳによって行アドレス入力回路
９の出力端をローにプルダウンする。これにより、まず
全ての行アドレス入力回路９の出力信号である行アドレ
スＲＡがローに、続いてプリデコード信号ＰＤ0 がロー
に、最後にリセット信号ＲＳがリセットされていく。こ
のリセット動作の間に、選択されたメモリセルアレイブ
ロック１または２のデコード信号は行プリデコード信号
保持回路１１または１２へ取り込まれ、そのメモリセル
アレイブロック１または２へと出力されている。
ット動作について詳しく説明する。アドレス入力後、こ
のプリデコード信号ＰＤ0 のうち１本が選択される（Ｈ
ｉに遷移する）ことによってリセット信号ＲＳが発生
し、このリセット信号ＲＳによって行アドレス入力回路
９の出力端をローにプルダウンする。これにより、まず
全ての行アドレス入力回路９の出力信号である行アドレ
スＲＡがローに、続いてプリデコード信号ＰＤ0 がロー
に、最後にリセット信号ＲＳがリセットされていく。こ
のリセット動作の間に、選択されたメモリセルアレイブ
ロック１または２のデコード信号は行プリデコード信号
保持回路１１または１２へ取り込まれ、そのメモリセル
アレイブロック１または２へと出力されている。
【００３２】このように、プリデコード信号ＰＤ0 を利
用して行アドレス入力回路９および行プリデコード回路
１０の初期化動作を行わせる構成では、例えばこのリセ
ット動作の起動タイミングを他の信号（内部クロックＣ
ＫINT 等）を遅延させた信号でとる場合に比べて、遅延
回路分の素子数を削減できることから低消費電力化が図
れる。そして、プリデコード信号ＰＤ0 を利用してリセ
ット信号を作っており、電圧、温度依存性に優れたリセ
ット動作を実現できることからタイミング設計を容易に
することができる。
用して行アドレス入力回路９および行プリデコード回路
１０の初期化動作を行わせる構成では、例えばこのリセ
ット動作の起動タイミングを他の信号（内部クロックＣ
ＫINT 等）を遅延させた信号でとる場合に比べて、遅延
回路分の素子数を削減できることから低消費電力化が図
れる。そして、プリデコード信号ＰＤ0 を利用してリセ
ット信号を作っており、電圧、温度依存性に優れたリセ
ット動作を実現できることからタイミング設計を容易に
することができる。
【００３３】
【発明の効果】請求項１記載の半導体記憶装置によれ
ば、複数のメモリセルアレイブロックに対してアドレス
入力回路およびアドレス選択回路を共通とし、アドレス
選択回路の出力を保持する複数のメモリセルアレイブロ
ックにそれぞれ対応して複数のメモリ選択信号保持回路
を設け、ブロック選択信号に対応した一つのメモリ選択
信号保持回路のみ保持内容を更新させるようにしたの
で、リフレッシュ時において、一つのアドレス入力回路
およびアドレス選択回路がするのみであり、リフレッシ
ュ動作時の消費電流を低減することができ、低消費電力
化が図れる。また、ブロック選択信号発生回路でメモリ
選択信号保持回路を選択するので、アドレス入力・選択
動作とブロック選択動作とを同時に行うことが可能とな
り、アクセス速度の遅れを抑えることができる。
ば、複数のメモリセルアレイブロックに対してアドレス
入力回路およびアドレス選択回路を共通とし、アドレス
選択回路の出力を保持する複数のメモリセルアレイブロ
ックにそれぞれ対応して複数のメモリ選択信号保持回路
を設け、ブロック選択信号に対応した一つのメモリ選択
信号保持回路のみ保持内容を更新させるようにしたの
で、リフレッシュ時において、一つのアドレス入力回路
およびアドレス選択回路がするのみであり、リフレッシ
ュ動作時の消費電流を低減することができ、低消費電力
化が図れる。また、ブロック選択信号発生回路でメモリ
選択信号保持回路を選択するので、アドレス入力・選択
動作とブロック選択動作とを同時に行うことが可能とな
り、アクセス速度の遅れを抑えることができる。
【００３４】請求項２記載の半導体記憶装置によれば、
アドレス選択回路の所定の出力信号を利用してアドレス
入力回路とアドレス選択回路の初期化を行い、他の信号
を遅延して初期化信号によって初期化を行うのではない
ので、信号遅延回路等を設けることは不要となり、素子
数の削減を図ることができ、低消費電力化が図れる。請
求項３記載の半導体記憶装置によれば、請求項１または
請求項２記載の半導体記憶装置と同様の効果が得られ
る。
アドレス選択回路の所定の出力信号を利用してアドレス
入力回路とアドレス選択回路の初期化を行い、他の信号
を遅延して初期化信号によって初期化を行うのではない
ので、信号遅延回路等を設けることは不要となり、素子
数の削減を図ることができ、低消費電力化が図れる。請
求項３記載の半導体記憶装置によれば、請求項１または
請求項２記載の半導体記憶装置と同様の効果が得られ
る。
【図１】この発明の実施の形態における半導体記憶装置
の構成を示す概略ブロック図である。
の構成を示す概略ブロック図である。
【図２】図１の要部の詳細な回路図である。
【図３】図１の半導体記憶装置の各部のタイミング図で
ある。
ある。
【図４】従来の半導体記憶装置の一例の構成を示す概略
ブロック図である。
ブロック図である。
１ メモリセルアレイブロック ２ メモリセルアレイブロック ３ 行デコード回路 ４ 行デコード回路 ５ 外部アドレスバス ６ アドレスバッファ ７ 内部アドレスバス ８ クロック発生回路 ９ 行アドレス入力回路 １０ 行プリデコード回路（アドレス選択回路） １１ プリデコード信号保持回路 １２ プリデコード信号保持回路 １３ ブロック選択信号発生回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年４月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】そして、メモリセルアレイブロック５１，
５２のアクセスが交互に行われ、またバーストモードで
は、行アドレスＲＡを同一にしたまま、カウンタによっ
て列アドレスを逐次変化させていくことにより同一のメ
モリセルアレイブロック５１，５２内で、行アドレスＲ
Ａが同一で列アドレスが異なる一群のデータを連続的に
読み出し、あるいは書き込むことになる。
５２のアクセスが交互に行われ、またバーストモードで
は、行アドレスＲＡを同一にしたまま、カウンタによっ
て列アドレスを逐次変化させていくことにより同一のメ
モリセルアレイブロック５１，５２内で、行アドレスＲ
Ａが同一で列アドレスが異なる一群のデータを連続的に
読み出し、あるいは書き込むことになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】本発明の目的は、消費電流の増大を抑制す
ることができる半導体記憶装置を提供することである。
本発明の他の目的は、アクセス速度の低下を抑えること
ができる半導体記憶装置を提供することである。
ることができる半導体記憶装置を提供することである。
本発明の他の目的は、アクセス速度の低下を抑えること
ができる半導体記憶装置を提供することである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】この構成によると、複数のメモリセルアレ
イブロックのリフレッシュ動作においては、各メモリセ
ルアレイブロックについて共通のアドレス入力回路およ
びアドレス選択回路を動作させ、ブロック選択信号発生
回路を全選択状態とすることで、一度に全てのメモリセ
ルアレイブロックへのアクセスを行うことが可能とな
り、複数のメモリセルアレイブロックのリフレッシュを
一度に行うことができる。このときには、メモリ選択信
号保持回路が動作するものの、その消費電力はアドレス
入力回路およびアドレス選択回路に比べて格段に少な
く、アドレス入力回路およびアドレス選択回路は１組だ
けが動作するのみであるので、低消費電力化が図れる。
また、通常の動作においては、アドレス選択回路の出力
を保持するメモリ選択信号保持回路の動作をブロック選
択信号発生回路で制御しているので、アドレス入力回路
およびアドレス選択回路の動作とブロック選択信号発生
回路の動作とを同時に行うことが可能となり、アクセス
速度の低下を抑えることができる。
イブロックのリフレッシュ動作においては、各メモリセ
ルアレイブロックについて共通のアドレス入力回路およ
びアドレス選択回路を動作させ、ブロック選択信号発生
回路を全選択状態とすることで、一度に全てのメモリセ
ルアレイブロックへのアクセスを行うことが可能とな
り、複数のメモリセルアレイブロックのリフレッシュを
一度に行うことができる。このときには、メモリ選択信
号保持回路が動作するものの、その消費電力はアドレス
入力回路およびアドレス選択回路に比べて格段に少な
く、アドレス入力回路およびアドレス選択回路は１組だ
けが動作するのみであるので、低消費電力化が図れる。
また、通常の動作においては、アドレス選択回路の出力
を保持するメモリ選択信号保持回路の動作をブロック選
択信号発生回路で制御しているので、アドレス入力回路
およびアドレス選択回路の動作とブロック選択信号発生
回路の動作とを同時に行うことが可能となり、アクセス
速度の低下を抑えることができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】また、請求項２記載の発明の半導体記憶装
置は、請求項１記載の半導体記憶装置において、アドレ
ス選択回路のメモリセル選択信号を、アドレス入力回路
に対して初期化信号として供給するようにしたことを特
徴とする。この構成によると、アドレス選択回路のメモ
リセル選択信号を利用してアドレス入力回路とアドレス
選択回路の初期化を行うことになる。その結果、初期化
信号を作成するのに、信号遅延回路等を設けることは不
要となり、素子数の削減を図ることができ、低消費電力
化が図れる。
置は、請求項１記載の半導体記憶装置において、アドレ
ス選択回路のメモリセル選択信号を、アドレス入力回路
に対して初期化信号として供給するようにしたことを特
徴とする。この構成によると、アドレス選択回路のメモ
リセル選択信号を利用してアドレス入力回路とアドレス
選択回路の初期化を行うことになる。その結果、初期化
信号を作成するのに、信号遅延回路等を設けることは不
要となり、素子数の削減を図ることができ、低消費電力
化が図れる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】９はアドレス取り込み信号ＡＣに応答して
内部アドレスバス７上の内部アドレスＡｄｄINT を入力
して行アドレスＲＡを保持する行アドレス入力回路で、
メモリセルアレイブロック１，２に共通に一つ設けられ
ている。１０は行アドレス入力回路９から出力された行
アドレスＲＡをプリデコードする行プリデコード回路で
あり、特許請求の範囲におけるアドレス選択回路に相当
し、メモリセルアレイブロック１，２に共通に一つ設け
られていて、プリデコード信号ＰＤ0 を出力し、プリデ
コード信号ＰＤ0 の供給後リセット信号ＲＳを行アドレ
ス入力回路９に供給して行アドレス入力回路９を初期化
し、したがって行プリデコード回路１０自身を初期化す
る。
内部アドレスバス７上の内部アドレスＡｄｄINT を入力
して行アドレスＲＡを保持する行アドレス入力回路で、
メモリセルアレイブロック１，２に共通に一つ設けられ
ている。１０は行アドレス入力回路９から出力された行
アドレスＲＡをプリデコードする行プリデコード回路で
あり、特許請求の範囲におけるアドレス選択回路に相当
し、メモリセルアレイブロック１，２に共通に一つ設け
られていて、プリデコード信号ＰＤ0 を出力し、プリデ
コード信号ＰＤ0 の供給後リセット信号ＲＳを行アドレ
ス入力回路９に供給して行アドレス入力回路９を初期化
し、したがって行プリデコード回路１０自身を初期化す
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】１１，１２はメモリセルアレイブロック
１，２にそれぞれ対応して設けられた行プリデコード信
号保持回路であり、プリデコード信号ＰＤ0 を保持する
ようになっており、特許請求の範囲におけるメモリ選択
信号保持回路に相当し、行プリデコード信号保持回路１
１からはプリデコード信号ＰＤ1 を出力し、行プリデコ
ード信号保持回路１２からはプリデコード信号ＰＤ2 を
出力する。１３は内部アドレスバス７上の内部アドレス
ＡｄｄINT を入力してメモリセルアレイブロック１，２
の何れかを一つを指定するために行プリデコード信号保
持回路１１，１２の更新動作を選択的に実行させるブロ
ック選択信号発生回路であり、ブロック選択信号Ｂ
Ｓ1 ，ＢＳ2 を発生する。
１，２にそれぞれ対応して設けられた行プリデコード信
号保持回路であり、プリデコード信号ＰＤ0 を保持する
ようになっており、特許請求の範囲におけるメモリ選択
信号保持回路に相当し、行プリデコード信号保持回路１
１からはプリデコード信号ＰＤ1 を出力し、行プリデコ
ード信号保持回路１２からはプリデコード信号ＰＤ2 を
出力する。１３は内部アドレスバス７上の内部アドレス
ＡｄｄINT を入力してメモリセルアレイブロック１，２
の何れかを一つを指定するために行プリデコード信号保
持回路１１，１２の更新動作を選択的に実行させるブロ
ック選択信号発生回路であり、ブロック選択信号Ｂ
Ｓ1 ，ＢＳ2 を発生する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】アドレス取り込み信号ＡＣに応答して行ア
ドレス入力回路９が動作して内部アドレスＡｄｄINT の
うちの行アドレスＲＡを取り込んで保持して、行プリデ
コード回路１０に供給する。その結果、行プリデコード
回路１０は行アドレス入力回路９から供給される行アド
レスＲＡをプリデコードし、プリデコード信号ＰＤ0 と
して行プリデコード信号保持回路１１，１２に与える。
ドレス入力回路９が動作して内部アドレスＡｄｄINT の
うちの行アドレスＲＡを取り込んで保持して、行プリデ
コード回路１０に供給する。その結果、行プリデコード
回路１０は行アドレス入力回路９から供給される行アド
レスＲＡをプリデコードし、プリデコード信号ＰＤ0 と
して行プリデコード信号保持回路１１，１２に与える。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】そして、メモリセルアレイブロック１，２
のアクセスが交互に行われ、またバーストモードでは、
行アドレスＲＡを同一にしたまま、カウンタによって列
アドレスを逐次変化させていくことにより同一のメモリ
セルアレイブロック１，２内で、行アドレスＲＡが同一
で列アドレスが異なる一群のデータを連続的に読み出
し、あるいは書き込むことになる。
のアクセスが交互に行われ、またバーストモードでは、
行アドレスＲＡを同一にしたまま、カウンタによって列
アドレスを逐次変化させていくことにより同一のメモリ
セルアレイブロック１，２内で、行アドレスＲＡが同一
で列アドレスが異なる一群のデータを連続的に読み出
し、あるいは書き込むことになる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】以上に、述べたように、この半導体記憶装
置によれば、複数のメモリセルアレイブロック１，２に
対して行アドレス入力回路９および行プリデコード回路
１０を共通とし、行プリデコード回路１０の出力を保持
する複数の行プリデコード信号保持回路１１，１２を複
数のメモリセルアレイブロック１，２にそれぞれ対応し
て設け、ブロック選択信号ＢＳ1 ，ＢＳ2 に対応した行
プリデコード信号保持回路１１，１２の何れか一つのみ
保持内容を更新させる構成であるので、複数のメモリセ
ルアレイブロック１，２のリフレッシュ動作において
は、各メモリセルアレイブロック１，２について共通の
行アドレス入力回路９および行プリデコード回路１０を
動作させ、ブロック選択信号発生回路１３を全選択状態
とすることで、一度に全てのメモリセルアレイブロック
１，２へのアクセスを行うことが可能となり、複数のメ
モリセルアレイブロック１，２のリフレッシュを一度に
行うことができる。このときには、行プリデコード信号
保持回路１１，１２が動作するものの、その消費電力は
行アドレス入力回路９および行プリデコード回路１０に
比べて格段に少なく、行アドレス入力回路９および行プ
リデコード回路１０は従来例とは異なり１組だけが動作
するのみであるので、低消費電力化が図れる。
置によれば、複数のメモリセルアレイブロック１，２に
対して行アドレス入力回路９および行プリデコード回路
１０を共通とし、行プリデコード回路１０の出力を保持
する複数の行プリデコード信号保持回路１１，１２を複
数のメモリセルアレイブロック１，２にそれぞれ対応し
て設け、ブロック選択信号ＢＳ1 ，ＢＳ2 に対応した行
プリデコード信号保持回路１１，１２の何れか一つのみ
保持内容を更新させる構成であるので、複数のメモリセ
ルアレイブロック１，２のリフレッシュ動作において
は、各メモリセルアレイブロック１，２について共通の
行アドレス入力回路９および行プリデコード回路１０を
動作させ、ブロック選択信号発生回路１３を全選択状態
とすることで、一度に全てのメモリセルアレイブロック
１，２へのアクセスを行うことが可能となり、複数のメ
モリセルアレイブロック１，２のリフレッシュを一度に
行うことができる。このときには、行プリデコード信号
保持回路１１，１２が動作するものの、その消費電力は
行アドレス入力回路９および行プリデコード回路１０に
比べて格段に少なく、行アドレス入力回路９および行プ
リデコード回路１０は従来例とは異なり１組だけが動作
するのみであるので、低消費電力化が図れる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】ここで、複数のメモリセルアレイブロック
をもつシンクロナスＤＲＡＭにおいて、連続したデータ
入出力を行う場合には、チップ全体を一度にプリチャー
ジするのではなく、個別に、交互にプリチャージするこ
とにより、見かけ上のプリチャージ時間を無くすように
してメモリの高速化を図っている。つまり、例えば半導
体記憶装置が２つのメモリセルアレイブロックに分かれ
ている場合に、一方のメモリセルアレイブロックのアク
セス動作を行っている期間に他方のメモリセルアレイブ
ロックのプリチャージを行うようにしている。このよう
なブロック毎にプリチャージを行う半導体記憶装置にお
いて、異なるメモリセルアレイブロックを続けてアクセ
スする場合を考えると、図１の行アドレス入力回路９と
行プリデコード回路１０とを、例えば一方のメモリセル
アレイブロック１のアクセスを行っている期間に初期化
して、他方のメモリセルアレイブロック２のアクセスに
備えることが必要である。図１に示したリセット信号Ｒ
Ｓが初期化のための信号であり、このリセット信号ＲＳ
を生成するための回路の詳細を図２に基づいて説明す
る。図２の回路においては、行アドレス入力回路９およ
び行プリデコード回路１０の初期化のためのリセット動
作の起動を、行プリデコード回路１０の出力信号である
プリデコード信号ＰＤ0 で行うようにしている。
をもつシンクロナスＤＲＡＭにおいて、連続したデータ
入出力を行う場合には、チップ全体を一度にプリチャー
ジするのではなく、個別に、交互にプリチャージするこ
とにより、見かけ上のプリチャージ時間を無くすように
してメモリの高速化を図っている。つまり、例えば半導
体記憶装置が２つのメモリセルアレイブロックに分かれ
ている場合に、一方のメモリセルアレイブロックのアク
セス動作を行っている期間に他方のメモリセルアレイブ
ロックのプリチャージを行うようにしている。このよう
なブロック毎にプリチャージを行う半導体記憶装置にお
いて、異なるメモリセルアレイブロックを続けてアクセ
スする場合を考えると、図１の行アドレス入力回路９と
行プリデコード回路１０とを、例えば一方のメモリセル
アレイブロック１のアクセスを行っている期間に初期化
して、他方のメモリセルアレイブロック２のアクセスに
備えることが必要である。図１に示したリセット信号Ｒ
Ｓが初期化のための信号であり、このリセット信号ＲＳ
を生成するための回路の詳細を図２に基づいて説明す
る。図２の回路においては、行アドレス入力回路９およ
び行プリデコード回路１０の初期化のためのリセット動
作の起動を、行プリデコード回路１０の出力信号である
プリデコード信号ＰＤ0 で行うようにしている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】行プリデコード回路１０は、例えば４個の
ＮＡＮＤゲート１２１〜１２４からなる２ビットデコー
ダ１２５と、２ビットデコーダ１２５の４本の出力（行
アドレス２ビット分のプリデコード信号ＰＤ 0 ）の論理
和をとってリセット信号ＲＳを生成し行アドレス入力回
路ユニット９1 〜９n に供給するＯＲゲート１２６とか
らなる回路が、行アドレスのビット数に対応して設けら
れている。
ＮＡＮＤゲート１２１〜１２４からなる２ビットデコー
ダ１２５と、２ビットデコーダ１２５の４本の出力（行
アドレス２ビット分のプリデコード信号ＰＤ 0 ）の論理
和をとってリセット信号ＲＳを生成し行アドレス入力回
路ユニット９1 〜９n に供給するＯＲゲート１２６とか
らなる回路が、行アドレスのビット数に対応して設けら
れている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】ここで、図３のタイミング図におけるリセ
ット動作について詳しく説明する。アドレス入力後、こ
のプリデコード信号ＰＤ0 のうち１本が選択される（Ｈ
ｉに遷移する）ことによってリセット信号ＲＳが発生
し、このリセット信号ＲＳによって行アドレス入力回路
９の出力端をローにプルダウンする。これにより、まず
全ての行アドレス入力回路９の出力信号である行アドレ
スＲＡがローに、続いてプリデコード信号ＰＤ0 がロー
に、最後にリセット信号ＲＳがリセットされていく。こ
のリセット動作の間に、選択されたメモリセルアレイブ
ロック１または２のデコード信号は行プリデコード信号
保持回路１１または１２へ取り込まれ、メモリセルアレ
イブロック１または２へと出力されていく。
ット動作について詳しく説明する。アドレス入力後、こ
のプリデコード信号ＰＤ0 のうち１本が選択される（Ｈ
ｉに遷移する）ことによってリセット信号ＲＳが発生
し、このリセット信号ＲＳによって行アドレス入力回路
９の出力端をローにプルダウンする。これにより、まず
全ての行アドレス入力回路９の出力信号である行アドレ
スＲＡがローに、続いてプリデコード信号ＰＤ0 がロー
に、最後にリセット信号ＲＳがリセットされていく。こ
のリセット動作の間に、選択されたメモリセルアレイブ
ロック１または２のデコード信号は行プリデコード信号
保持回路１１または１２へ取り込まれ、メモリセルアレ
イブロック１または２へと出力されていく。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】
【発明の効果】請求項１記載の半導体記憶装置によれ
ば、複数のメモリセルアレイブロックに対してアドレス
入力回路およびアドレス選択回路を共通とし、アドレス
選択回路の出力を保持する複数のメモリセルアレイブロ
ックにそれぞれ対応して複数のメモリ選択信号保持回路
を設け、ブロック選択信号に対応した一つのメモリ選択
信号保持回路のみ保持内容を更新させるようにしたの
で、リフレッシュ時において、一つのアドレス入力回路
およびアドレス選択回路が動作するのみであり、リフレ
ッシュ動作時の消費電流を低減することができ、低消費
電力化が図れる。また、ブロック選択信号発生回路でメ
モリ選択信号保持回路を選択するので、アドレス入力・
選択動作とブロック選択動作とを同時に行うことが可能
となり、アクセス速度の低下を抑えることができる。
ば、複数のメモリセルアレイブロックに対してアドレス
入力回路およびアドレス選択回路を共通とし、アドレス
選択回路の出力を保持する複数のメモリセルアレイブロ
ックにそれぞれ対応して複数のメモリ選択信号保持回路
を設け、ブロック選択信号に対応した一つのメモリ選択
信号保持回路のみ保持内容を更新させるようにしたの
で、リフレッシュ時において、一つのアドレス入力回路
およびアドレス選択回路が動作するのみであり、リフレ
ッシュ動作時の消費電流を低減することができ、低消費
電力化が図れる。また、ブロック選択信号発生回路でメ
モリ選択信号保持回路を選択するので、アドレス入力・
選択動作とブロック選択動作とを同時に行うことが可能
となり、アクセス速度の低下を抑えることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ メモリセルアレイブロック ２ メモリセルアレイブロック ３ 行デコード回路 ４ 行デコード回路 ５ 外部アドレスバス ６ アドレスバッファ ７ 内部アドレスバス ８ クロック発生回路 ９ 行アドレス入力回路 １０ 行プリデコード回路（アドレス選択回路） １１ 行プリデコード信号保持回路 １２ 行プリデコード信号保持回路 １３ ブロック選択信号発生回路
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (3)
- 【請求項１】 複数のメモリセルアレイブロックと、前
記複数のメモリセルアレイブロックについて共通のアド
レスを入力する一つのアドレス入力回路と、前記アドレ
ス入力回路から出力されるアドレスに対応して前記複数
のメモリセルアレイブロックについて共通のメモリセル
選択信号を出力するアドレス選択回路と、前記複数のメ
モリセルアレイブロックの何れか一つを選択するブロッ
ク選択信号を発生するブロック選択信号発生回路と、前
記複数のメモリセルアレイブロックにそれぞれ個別に設
けられて前記メモリセル選択信号を保持するとともに保
持したメモリセル選択信号を前記複数のメモリセルアレ
イブロックに供給する複数のメモリ選択信号保持回路と
を備え、前記複数のメモリ選択信号保持回路は前記複数
のメモリセルアレイブロックに対応したブロック選択信
号にそれぞれ応答して保持内容を更新するようにしたこ
とを特徴とする半導体記憶装置。 - 【請求項２】 アドレス選択回路の所定の出力信号を、
アドレス入力回路に対して初期化信号として供給するよ
うにしたことを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 アドレス入力回路が行アドレス入力回路
であり、アドレス選択回路が行アドレス選択回路である
ことを特徴とする請求項１または２記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14130996A JP4031067B2 (ja) | 1996-06-04 | 1996-06-04 | 半導体記憶装置 |
| US08/867,855 US5841727A (en) | 1996-06-04 | 1997-06-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14130996A JP4031067B2 (ja) | 1996-06-04 | 1996-06-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09320262A true JPH09320262A (ja) | 1997-12-12 |
| JP4031067B2 JP4031067B2 (ja) | 2008-01-09 |
Family
ID=15288903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14130996A Expired - Lifetime JP4031067B2 (ja) | 1996-06-04 | 1996-06-04 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5841727A (ja) |
| JP (1) | JP4031067B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764553B2 (en) | 2008-10-30 | 2010-07-27 | Elpida Memory, Inc. | Semiconductor memory device and control method thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3908338B2 (ja) * | 1997-06-30 | 2007-04-25 | 富士通株式会社 | 半導体記憶装置 |
| US5917771A (en) * | 1997-11-03 | 1999-06-29 | Arm Limited | Register bank bit lines |
| US6628565B2 (en) * | 2001-11-05 | 2003-09-30 | Micron Technology, Inc. | Predecode column architecture and method |
| JP4149729B2 (ja) * | 2002-04-17 | 2008-09-17 | 松下電器産業株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2742220B2 (ja) * | 1994-09-09 | 1998-04-22 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP3780011B2 (ja) * | 1995-07-14 | 2006-05-31 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1996
- 1996-06-04 JP JP14130996A patent/JP4031067B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-03 US US08/867,855 patent/US5841727A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764553B2 (en) | 2008-10-30 | 2010-07-27 | Elpida Memory, Inc. | Semiconductor memory device and control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4031067B2 (ja) | 2008-01-09 |
| US5841727A (en) | 1998-11-24 |
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|---|---|---|---|
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