JPH09106684A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH09106684A JPH09106684A JP7286739A JP28673995A JPH09106684A JP H09106684 A JPH09106684 A JP H09106684A JP 7286739 A JP7286739 A JP 7286739A JP 28673995 A JP28673995 A JP 28673995A JP H09106684 A JPH09106684 A JP H09106684A
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- semiconductor memory
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- memory
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Abstract
(57)【要約】
【課題】従来外部回路にて判断及び制御されたチップセ
レクト信号を、半導体メモリが自分自身で判断できるよ
うにすることで、外部回路を不要とすることを可能とす
る半導体メモリの提供。 【解決手段】２nのワード数を持つ半導体メモリにおい
て、２nワードを示すアドレス入力よりも上位のアドレ
スを入力するための手段と、該上位アドレスの状態につ
いて予め定められた所定の状態に設定するための手段
と、入力された上位アドレスの状態と前記所定の状態と
を比較し、一致を検出した際に半導体メモリを活性化さ
せる信号を出力する手段と、を有する。
レクト信号を、半導体メモリが自分自身で判断できるよ
うにすることで、外部回路を不要とすることを可能とす
る半導体メモリの提供。 【解決手段】２nのワード数を持つ半導体メモリにおい
て、２nワードを示すアドレス入力よりも上位のアドレ
スを入力するための手段と、該上位アドレスの状態につ
いて予め定められた所定の状態に設定するための手段
と、入力された上位アドレスの状態と前記所定の状態と
を比較し、一致を検出した際に半導体メモリを活性化さ
せる信号を出力する手段と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に複数の半導体メモリを用いたメモリブロックに
おけるチップセレクト回路に関する。
し、特に複数の半導体メモリを用いたメモリブロックに
おけるチップセレクト回路に関する。
【０００２】
【従来の技術】従来の半導体メモリにおいて、２nワー
ドの半導体メモリを用いて２mワード（ｍ＞ｎ）のメモ
リブロック回路を構成する場合の一例を図４を用いて説
明する。
ドの半導体メモリを用いて２mワード（ｍ＞ｎ）のメモ
リブロック回路を構成する場合の一例を図４を用いて説
明する。
【０００３】例えば、ｍ−ｎ＝２である場合、２mワー
ドのメモリブロック回路を構成するには、２nワードの
半導体メモリが４個必要とされる（図４の半導体メモリ
４０１〜４０４参照）。
ドのメモリブロック回路を構成するには、２nワードの
半導体メモリが４個必要とされる（図４の半導体メモリ
４０１〜４０４参照）。
【０００４】この４つの半導体メモリ（４０１〜４０
４）を用いて２mワードのメモリブロックを実現するた
めには外部回路にて以下のように回路を構成することが
必要とされる。
４）を用いて２mワードのメモリブロックを実現するた
めには外部回路にて以下のように回路を構成することが
必要とされる。
【０００５】２mワードのアドレスを示すためにアドレ
ス信号０〜ｍが必要であるが、このうち、アドレス信号
０〜ｎ（２１０）は、従来の半導体メモリ（４０１〜４
０４）のアドレス入力端子（ＡＢ）に入力される。
ス信号０〜ｍが必要であるが、このうち、アドレス信号
０〜ｎ（２１０）は、従来の半導体メモリ（４０１〜４
０４）のアドレス入力端子（ＡＢ）に入力される。
【０００６】２mワードと２nワードの差分を示す２本
（ｍ−ｎ＝２）のアドレス信号ｍ（２１１）およびアド
レス信号ｍ−１（２１２）は、デコード回路（４０５）
に入力されてデコードされ、その状態（論理値の状態）
により、各々の半導体メモリのチップセレクト信号（４
１１〜４１４）として出力される。このチップセレクト
信号（４１１〜４１４）は半導体メモリ（４０１〜４０
４）のチップセレクト端子ＣＳ￣（但し、記号￣はＬｏ
ｗレベルでアクティブ状態となることを示す）にそれぞ
れ入力される。
（ｍ−ｎ＝２）のアドレス信号ｍ（２１１）およびアド
レス信号ｍ−１（２１２）は、デコード回路（４０５）
に入力されてデコードされ、その状態（論理値の状態）
により、各々の半導体メモリのチップセレクト信号（４
１１〜４１４）として出力される。このチップセレクト
信号（４１１〜４１４）は半導体メモリ（４０１〜４０
４）のチップセレクト端子ＣＳ￣（但し、記号￣はＬｏ
ｗレベルでアクティブ状態となることを示す）にそれぞ
れ入力される。
【０００７】デコード回路（４０５）から出力されるチ
ップセレクト信号（４１１〜４１４）によって、２nワ
ードの半導体メモリ（４０１〜４０４）のうち特定の１
つのみを選択することにより、２mワードのメモリブロ
ックを構成することが可能となる。
ップセレクト信号（４１１〜４１４）によって、２nワ
ードの半導体メモリ（４０１〜４０４）のうち特定の１
つのみを選択することにより、２mワードのメモリブロ
ックを構成することが可能となる。
【０００８】
【発明が解決しようとする課題】しかしながら、図４に
示した、従来のメモリブロックにおいては以下に記載す
る問題点を有している。
示した、従来のメモリブロックにおいては以下に記載す
る問題点を有している。
【０００９】すなわち、メモリセルが持つワード数以上
のメモリブロックを構成する場合、外部回路としてデコ
ード回路を用いる必要がある。
のメモリブロックを構成する場合、外部回路としてデコ
ード回路を用いる必要がある。
【００１０】その理由は、従来の半導体メモリは、自分
自身が有効か又は無効かを制御されるための信号入力と
して、チップセレクト信号しか持たないことによる。
自身が有効か又は無効かを制御されるための信号入力と
して、チップセレクト信号しか持たないことによる。
【００１１】従って、本発明は、上記問題点を解消し、
従来、外部回路にて、判断及び制御されたチップセレク
ト信号を、半導体メモリが自分自身で判断できるように
することで、外部回路を不要とすることを可能とする半
導体メモリを提供することを目的とする。
従来、外部回路にて、判断及び制御されたチップセレク
ト信号を、半導体メモリが自分自身で判断できるように
することで、外部回路を不要とすることを可能とする半
導体メモリを提供することを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、アドレスを入力する端子（「アドレス入
力端子」という）と、少なくとも読み出しデータを出力
する端子と、を含む半導体メモリにおいて、予め定めた
所定のアドレス範囲を指定する信号を入力するアドレス
範囲入力手段と、前記アドレス入力端子より入力した信
号と前記アドレス範囲入力手段より入力した信号とを比
較する比較手段と、を備え、前記入力したアドレスが前
記予め指定されたアドレス範囲内か否かの比較結果に応
じて該半導体メモリの活性化を制御することを特徴とす
る半導体メモリを提供する。
に、本発明は、アドレスを入力する端子（「アドレス入
力端子」という）と、少なくとも読み出しデータを出力
する端子と、を含む半導体メモリにおいて、予め定めた
所定のアドレス範囲を指定する信号を入力するアドレス
範囲入力手段と、前記アドレス入力端子より入力した信
号と前記アドレス範囲入力手段より入力した信号とを比
較する比較手段と、を備え、前記入力したアドレスが前
記予め指定されたアドレス範囲内か否かの比較結果に応
じて該半導体メモリの活性化を制御することを特徴とす
る半導体メモリを提供する。
【００１３】本発明に係る半導体メモリにおいては、２
nのワード数を有する半導体メモリにおいて、２nワード
を示すアドレス入力よりも上位側のアドレスを入力する
ための手段と、該上位側のアドレスの状態について予め
定められた所定の状態に設定するための手段と、入力さ
れたアドレスの前記上位側のアドレスの状態と前記所定
の状態とを比較し、これらの一致を検出した際に半導体
メモリを活性化させるための信号を出力する比較手段
と、を有することを特徴とする。
nのワード数を有する半導体メモリにおいて、２nワード
を示すアドレス入力よりも上位側のアドレスを入力する
ための手段と、該上位側のアドレスの状態について予め
定められた所定の状態に設定するための手段と、入力さ
れたアドレスの前記上位側のアドレスの状態と前記所定
の状態とを比較し、これらの一致を検出した際に半導体
メモリを活性化させるための信号を出力する比較手段
と、を有することを特徴とする。
【００１４】
【作用】本発明によれば、内蔵するメモリセルより上位
のアドレスを入力する手段と、入力された該アドレスの
状態を定義する手段と、両者の状態の一致を検出する手
段を具備したことにより、メモリチップ自身でチップセ
レクト（ＣＳ）の判断が可能となり、チップセレクトの
ための外部回路が不要となる。
のアドレスを入力する手段と、入力された該アドレスの
状態を定義する手段と、両者の状態の一致を検出する手
段を具備したことにより、メモリチップ自身でチップセ
レクト（ＣＳ）の判断が可能となり、チップセレクトの
ための外部回路が不要となる。
【００１５】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００１６】図１は、本発明の第１の実施の形態に係る
半導体メモリの構成を示すブロックである。従来の半導
体メモリチップにおいては、該メモリチップが選択され
るか否かを示す１ビットの制御信号を入力するためのチ
ップセレクト（ＣＳ￣）端子を備え、外部アドレス信号
をデコードしてチップセレクト信号を生成するデコーダ
が必要とされていたが、本発明の実施の形態において
は、メモリチップがどのアドレス範囲で活性化される拡
張アドレス設定手段を備えたことにより、メモリ使用時
において入力されるアドレス信号に対し拡張アドレス設
定手段により予め設定されるアドレス範囲に含まれてい
る場合には該メモリチップを活性化するように構成され
ている。
半導体メモリの構成を示すブロックである。従来の半導
体メモリチップにおいては、該メモリチップが選択され
るか否かを示す１ビットの制御信号を入力するためのチ
ップセレクト（ＣＳ￣）端子を備え、外部アドレス信号
をデコードしてチップセレクト信号を生成するデコーダ
が必要とされていたが、本発明の実施の形態において
は、メモリチップがどのアドレス範囲で活性化される拡
張アドレス設定手段を備えたことにより、メモリ使用時
において入力されるアドレス信号に対し拡張アドレス設
定手段により予め設定されるアドレス範囲に含まれてい
る場合には該メモリチップを活性化するように構成され
ている。
【００１７】本発明の一実施形態に係る半導体メモリ
は、２nのワード数を持つメモリセルと、ｎワード分の
アドレスを指定するｎ本のアドレス端子と、該メモリセ
ルに対するリード／ライト制御回路と、２nワード以上
のアドレスを入力するためのｍ本の拡張アドレス入力端
子と、拡張アドレスを設定するためのｍ本の拡張アドレ
ス設定端子と、該拡張アドレス入力端子と該拡張アドレ
ス設定端子との一致を検出する比較器（コンパレータ）
と、を備えている。
は、２nのワード数を持つメモリセルと、ｎワード分の
アドレスを指定するｎ本のアドレス端子と、該メモリセ
ルに対するリード／ライト制御回路と、２nワード以上
のアドレスを入力するためのｍ本の拡張アドレス入力端
子と、拡張アドレスを設定するためのｍ本の拡張アドレ
ス設定端子と、該拡張アドレス入力端子と該拡張アドレ
ス設定端子との一致を検出する比較器（コンパレータ）
と、を備えている。
【００１８】より詳細には、図１を参照して、本実施形
態に係る半導体メモリは、ｎワード分のメモリセル（１
０２）を有し、メモリセル（１０２）内の特定アドレス
の指定はアドレス端子（１１０）により行われる。
態に係る半導体メモリは、ｎワード分のメモリセル（１
０２）を有し、メモリセル（１０２）内の特定アドレス
の指定はアドレス端子（１１０）により行われる。
【００１９】また、本実施形態においては、半導体メモ
リのチップセレクトを判断するために拡張アドレス端子
（１１４、１１５）を有し、拡張アドレス端子（１１
４、１１５）には、通常、内蔵するメモリセルのアドレ
スの上位アドレスが入力される。また、拡張アドレス設
定端子（１１６、１１７）は、本実施形態に係る半導体
メモリが有効となる上位アドレスの状態を予め設定して
おくための外部端子である。
リのチップセレクトを判断するために拡張アドレス端子
（１１４、１１５）を有し、拡張アドレス端子（１１
４、１１５）には、通常、内蔵するメモリセルのアドレ
スの上位アドレスが入力される。また、拡張アドレス設
定端子（１１６、１１７）は、本実施形態に係る半導体
メモリが有効となる上位アドレスの状態を予め設定して
おくための外部端子である。
【００２０】拡張アドレス端子（１１４、１１５）と拡
張アドレス設定端子（１１６、１１７）の状態（組合せ
論理値）は、コンパレータ（１０１）により常に比較さ
れ、コンパレータ（１０１）の比較結果は拡張アドレス
一致信号（１２０）として出力される。
張アドレス設定端子（１１６、１１７）の状態（組合せ
論理値）は、コンパレータ（１０１）により常に比較さ
れ、コンパレータ（１０１）の比較結果は拡張アドレス
一致信号（１２０）として出力される。
【００２１】図１を参照して、コンパレータ（１０１）
は、拡張アドレス端子（１１４）と対応する拡張アドレ
ス設定端子（１１６）とを入力とする２入力排他的ＮＯ
Ｒゲート（２入力が一致した際に“Ｈ”出力）101-1、
拡張アドレス端子（１１５）と対応する拡張アドレス設
定端子（１１７）とを入力とする２入力排他的ＮＯＲゲ
ート101-2と、２つの排他的ＮＯＲゲート101-1、101-2
の出力を入力とする２入力ＮＡＮＤゲート101-3からな
り、２入力排他的ＮＯＲゲート101-1、101-2の出力が共
に“Ｈ”レベルの時に、ＮＡＮＤゲート101-3の出力で
ある拡張アドレス一致信号（１２０）は“Ｌ”レベル
（＝アクティブ状態）となり、半導体メモリが活性化さ
れる。
は、拡張アドレス端子（１１４）と対応する拡張アドレ
ス設定端子（１１６）とを入力とする２入力排他的ＮＯ
Ｒゲート（２入力が一致した際に“Ｈ”出力）101-1、
拡張アドレス端子（１１５）と対応する拡張アドレス設
定端子（１１７）とを入力とする２入力排他的ＮＯＲゲ
ート101-2と、２つの排他的ＮＯＲゲート101-1、101-2
の出力を入力とする２入力ＮＡＮＤゲート101-3からな
り、２入力排他的ＮＯＲゲート101-1、101-2の出力が共
に“Ｈ”レベルの時に、ＮＡＮＤゲート101-3の出力で
ある拡張アドレス一致信号（１２０）は“Ｌ”レベル
（＝アクティブ状態）となり、半導体メモリが活性化さ
れる。
【００２２】拡張アドレス一致信号（１２０）は、リー
ド／ライト制御回路（１０３）に入力され、さらにライ
ト要求端子（１１１）およびリード要求端子（１１２）
の状態にあわせてメモリセル（１０２）へのアクセスを
行う。この結果、データ端子（１１３）にデータが入出
力される。
ド／ライト制御回路（１０３）に入力され、さらにライ
ト要求端子（１１１）およびリード要求端子（１１２）
の状態にあわせてメモリセル（１０２）へのアクセスを
行う。この結果、データ端子（１１３）にデータが入出
力される。
【００２３】本実施形態に係る２nワードの半導体メモ
リを用いて２mワード（ｍ＞ｎ）のメモリブロック回路
を構成する場合の一例を図２を用いて説明する。
リを用いて２mワード（ｍ＞ｎ）のメモリブロック回路
を構成する場合の一例を図２を用いて説明する。
【００２４】ｍ−ｎ＝２である場合、このメモリブロッ
ク回路を構成するには、図２に示すように、本実施形態
に係る半導体メモリが４個必要である（半導体メモリ２
０１〜２０４）。
ク回路を構成するには、図２に示すように、本実施形態
に係る半導体メモリが４個必要である（半導体メモリ２
０１〜２０４）。
【００２５】図２を参照して、２mワードのアドレスを
示すためのアドレス信号０〜ｍのうち、アドレス信号０
〜ｎ（２１０）を半導体メモリ（２０１〜２０４）のア
ドレス端子（１１０）に入力し、ワード数の差分を示す
２本のアドレス信号ｍ（２１１）およびアドレス信号ｍ
−１（２１２）は拡張アドレス端子（１１４、１１５）
に入力する。また、拡張アドレス設定端子（１１６、１
１７）には本発明の半導体メモリ（２０１〜２０４）の
各々に固有な状態を設定する。
示すためのアドレス信号０〜ｍのうち、アドレス信号０
〜ｎ（２１０）を半導体メモリ（２０１〜２０４）のア
ドレス端子（１１０）に入力し、ワード数の差分を示す
２本のアドレス信号ｍ（２１１）およびアドレス信号ｍ
−１（２１２）は拡張アドレス端子（１１４、１１５）
に入力する。また、拡張アドレス設定端子（１１６、１
１７）には本発明の半導体メモリ（２０１〜２０４）の
各々に固有な状態を設定する。
【００２６】これにより、拡張アドレス端子（１１４、
１１５）の状態と拡張アドレス設定端子（１１６、１１
７）が同じ状態となった半導体メモリが選択されること
になる。なお、図２に示す構成において、半導体メモリ
（２０１〜２０４）の拡張アドレス設定端子（１１６、
１１７）は、（“Ｈ”、“Ｈ”）、（“Ｈ”、
“Ｌ”）、（“Ｌ”、“Ｈ”）、（“Ｌ”、“Ｌ”）に
それぞれ設定されており、たとえばアドレス信号ｍ（２
１１）およびアドレス信号ｍ−１（２１２）が、
（“Ｌ”、“Ｌ”）の時は半導体メモリ（２０４）が選
択され、（“Ｈ”、“Ｈ”）の時は半導体メモリ（２０
１）が選択（活性化）される。
１１５）の状態と拡張アドレス設定端子（１１６、１１
７）が同じ状態となった半導体メモリが選択されること
になる。なお、図２に示す構成において、半導体メモリ
（２０１〜２０４）の拡張アドレス設定端子（１１６、
１１７）は、（“Ｈ”、“Ｈ”）、（“Ｈ”、
“Ｌ”）、（“Ｌ”、“Ｈ”）、（“Ｌ”、“Ｌ”）に
それぞれ設定されており、たとえばアドレス信号ｍ（２
１１）およびアドレス信号ｍ−１（２１２）が、
（“Ｌ”、“Ｌ”）の時は半導体メモリ（２０４）が選
択され、（“Ｈ”、“Ｈ”）の時は半導体メモリ（２０
１）が選択（活性化）される。
【００２７】図３は、本発明の第２の実施の形態に係る
半導体メモリの構成を示すブロック図である。図３にお
いて、前記第１の実施の形態の説明で参照した図１と同
一の要素には同一の参照符号が付されており、これら同
一部分の説明は省略し、以下では、本実施形態を前記第
１の実施の形態との相違点について説明する。
半導体メモリの構成を示すブロック図である。図３にお
いて、前記第１の実施の形態の説明で参照した図１と同
一の要素には同一の参照符号が付されており、これら同
一部分の説明は省略し、以下では、本実施形態を前記第
１の実施の形態との相違点について説明する。
【００２８】図３に示すように、本実施形態において
は、前記第１の実施の形態と比較して、１本の拡張アド
レス設定端子（１１６）とラッチクロック（３１０）を
用いてレジスタ（３００）に拡張アドレス端子（１１
４、１１５）との比較データを記憶する点が異なる。す
なわち、拡張アドレス設定端子（１１６）から２ビット
分シリアルに比較データがレジスタ（３００）に入力さ
れてレジスタ（３００）にて記憶保持される。
は、前記第１の実施の形態と比較して、１本の拡張アド
レス設定端子（１１６）とラッチクロック（３１０）を
用いてレジスタ（３００）に拡張アドレス端子（１１
４、１１５）との比較データを記憶する点が異なる。す
なわち、拡張アドレス設定端子（１１６）から２ビット
分シリアルに比較データがレジスタ（３００）に入力さ
れてレジスタ（３００）にて記憶保持される。
【００２９】本実施形態においては、拡張アドレス端子
の本数が増えた場合でも、拡張アドレス設定端子を増や
すことが不要とされるため、半導体メモリの端子数を少
なくすることができる。
の本数が増えた場合でも、拡張アドレス設定端子を増や
すことが不要とされるため、半導体メモリの端子数を少
なくすることができる。
【００３０】本実施形態に係る２nワードの半導体メモ
リを用いて２mワード（ｍ＞ｎ）のメモリブロック回路
（例えばｍ−ｎ＝２）を構成する場合、半導体メモリの
拡張アドレス設定端子（１１６）が一端子となる点が相
違するだけで、基本的に前記第１の実施の形態と同様に
して、４個の半導体メモリから構成される。
リを用いて２mワード（ｍ＞ｎ）のメモリブロック回路
（例えばｍ−ｎ＝２）を構成する場合、半導体メモリの
拡張アドレス設定端子（１１６）が一端子となる点が相
違するだけで、基本的に前記第１の実施の形態と同様に
して、４個の半導体メモリから構成される。
【００３１】なお、上記実施形態では２mワードのメモ
リブロック回路（半導体メモリは２nワード、但し、ｍ
−ｎ＝２）の構成として説明したが、本発明は上記構成
にのみ限定されないことは勿論である。
リブロック回路（半導体メモリは２nワード、但し、ｍ
−ｎ＝２）の構成として説明したが、本発明は上記構成
にのみ限定されないことは勿論である。
【００３２】また、上記実施形態では、拡張アドレス信
号として最上位ビットｍと隣のｍ−１のアドレス信号を
用いる構成を例に説明したが、本発明においては、アド
レス範囲を指定するアドレス信号は上位側アドレス信号
に限定されるものではないことは勿論である。さらに、
上記実施形態においては、コンパレータ１０１として２
ビットの論理状態が互いに一致する際に“Ｌ”レベルを
出力する比較器（デジタル比較器）の構成例を示した
が、この構成は本発明の実施の形態を単に説明するため
のものであり、本発明を何等限定するものではない。す
なわち、上記実施の形態では、ｍ−ｎ＝２の構成の場合
において、２ビットの状態の一致比較器が用いられた
が、本発明はこの形態にのみ限定されるものでなく、ま
たコンパレータの出力である拡張アドレス一致信号もＬ
ｏｗアクティブに限定されるものではない。
号として最上位ビットｍと隣のｍ−１のアドレス信号を
用いる構成を例に説明したが、本発明においては、アド
レス範囲を指定するアドレス信号は上位側アドレス信号
に限定されるものではないことは勿論である。さらに、
上記実施形態においては、コンパレータ１０１として２
ビットの論理状態が互いに一致する際に“Ｌ”レベルを
出力する比較器（デジタル比較器）の構成例を示した
が、この構成は本発明の実施の形態を単に説明するため
のものであり、本発明を何等限定するものではない。す
なわち、上記実施の形態では、ｍ−ｎ＝２の構成の場合
において、２ビットの状態の一致比較器が用いられた
が、本発明はこの形態にのみ限定されるものでなく、ま
たコンパレータの出力である拡張アドレス一致信号もＬ
ｏｗアクティブに限定されるものではない。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
半導体メモリが、アドレス入力が所定のアドレス範囲内
にあるか否かによりチップセレクトの判断を自分自身で
判定可能とするように構成したため、メモリセルが持つ
ワード数以上のメモリブロックを構成する場合、外部回
路としてデコード回路を不要とするという効果を有す
る。このため、本発明に係る半導体メモリを複数用いて
所望のワード数のメモリブロック回路を構成する場合の
回路構成を簡易化し、設計容易化を達成すると共に、従
来必要とされた外部デコーダ回路を不要としたことによ
りメモリアクセスの高速化を達成するという効果を有す
る。
半導体メモリが、アドレス入力が所定のアドレス範囲内
にあるか否かによりチップセレクトの判断を自分自身で
判定可能とするように構成したため、メモリセルが持つ
ワード数以上のメモリブロックを構成する場合、外部回
路としてデコード回路を不要とするという効果を有す
る。このため、本発明に係る半導体メモリを複数用いて
所望のワード数のメモリブロック回路を構成する場合の
回路構成を簡易化し、設計容易化を達成すると共に、従
来必要とされた外部デコーダ回路を不要としたことによ
りメモリアクセスの高速化を達成するという効果を有す
る。
【図１】本発明の第１の実施の形態に係る半導体メモリ
の構成を示す図である。
の構成を示す図である。
【図２】本発明の第１の実施の形態に係る半導体メモリ
を複数個用いてなるメモリブロックの構成の一例を示す
図である。
を複数個用いてなるメモリブロックの構成の一例を示す
図である。
【図３】本発明の第２の実施の形態に係る半導体メモリ
の構成を示す図である。
の構成を示す図である。
【図４】従来の半導体メモリを用いたメモリブロックの
構成の一例を示す図である。
構成の一例を示す図である。
１０１ コンパレータ １０２ メモリセル １０３ リード／ライト制御回路 １１０ アドレス端子 １１１ ライト要求端子 １１２ リード要求端子 １１３ データ端子 １１４、１１５ 拡張アドレス端子 １１６、１１７ 拡張アドレス設定端子 １２０ 拡張アドレス一致信号 ２０１〜２０４ 本発明の半導体メモリ ２１０ アドレス信号０〜ｎ ２１１ アドレス信号ｍ ２１２ アドレス信号ｍ−１ ３００ レジスタ ３１０ ラッチクロック ４０１〜４０４ 従来の半導体メモリ ４０５ デコード回路 ４１１〜４１４ チップセレクト信号
Claims (6)
- 【請求項１】アドレスを入力する端子（「アドレス入力
端子」という）と、少なくとも読み出しデータを出力す
る端子と、を含む半導体メモリにおいて、 予め定めた所定のアドレス範囲を指定する信号を入力す
るアドレス範囲入力手段と、 前記アドレス入力端子より入力した信号と前記アドレス
範囲入力手段より入力した信号とを比較する比較手段
と、を備え、 前記入力したアドレスが前記予め指定されたアドレス範
囲内か否かの比較結果に応じて該半導体メモリの活性化
を制御することを特徴とする半導体メモリ。 - 【請求項２】前記アドレス範囲入力手段が、前記アドレ
ス範囲を指定する信号を外部端子より入力するように構
成されてなることを特徴とする請求項１記載の半導体メ
モリ。 - 【請求項３】前記アドレス範囲入力手段が、前記アドレ
ス範囲を指定する信号を記憶する記憶手段を備え、前記
アドレス範囲を指定する信号を前記記憶手段より入力す
るように構成されてなることを特徴とする請求項１記載
の半導体メモリ。 - 【請求項４】２nのワード数を有する半導体メモリにお
いて、 ２nワードを示すアドレス入力よりも上位側のアドレス
を入力するための手段と、 該上位側のアドレスの状態について予め定められた所定
の状態に設定するための手段と、 入力されたアドレスの前記上位側のアドレスの状態と前
記所定の状態とを比較し、これらの一致を検出した際に
半導体メモリを活性化させるための信号を出力する比較
手段と、 を有することを特徴とする半導体メモリ。 - 【請求項５】前記上位側アドレスの状態について予め定
められた所定の状態を外部から入力するための外部端子
を前記上位側アドレスのアドレス信号に対応して備えた
ことを特徴とする請求項４記載の半導体メモリ。 - 【請求項６】前記上位側アドレスの状態について予め定
められた所定の状態を外部からシリアルに入力するため
の一の端子と、該端子から入力された状態を記憶する記
憶手段と、を少なくとも備え、前記記憶手段に記憶され
た状態が前記比較手段に供給されることを特徴とする請
求項４記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7286739A JPH09106684A (ja) | 1995-10-06 | 1995-10-06 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7286739A JPH09106684A (ja) | 1995-10-06 | 1995-10-06 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106684A true JPH09106684A (ja) | 1997-04-22 |
Family
ID=17708406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7286739A Pending JPH09106684A (ja) | 1995-10-06 | 1995-10-06 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09106684A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978305A (en) * | 1997-10-02 | 1999-11-02 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2009205523A (ja) * | 2008-02-28 | 2009-09-10 | Nec Corp | プロパティ自動生成装置 |
-
1995
- 1995-10-06 JP JP7286739A patent/JPH09106684A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978305A (en) * | 1997-10-02 | 1999-11-02 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6091660A (en) * | 1997-10-02 | 2000-07-18 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6314044B1 (en) | 1997-10-02 | 2001-11-06 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2009205523A (ja) * | 2008-02-28 | 2009-09-10 | Nec Corp | プロパティ自動生成装置 |
| US7971163B2 (en) | 2008-02-28 | 2011-06-28 | Nec Corporation | Property generating apparatus, property generating method and program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |