JPH11120790A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路面積の増加を抑制しながら、アドレスの
高速な比較動作を実現でき、高速なメモリアクセスを実
現できる半導体記憶装置を供給する。 【解決手段】 選択回路７６は内部命令信号ｃｐｆに応
じて、外部アドレスOUTADRと内部アドレスINTADRの何れ
かを選択し、冗長アドレスREDADRとともに一致検出回路
７７に入力する。一致検出回路７７は入力された二つの
アドレスを比較し、比較結果に応じて検出信号ｎ１を出
力し、当該検出結果ｎ１をフリップフロップ７８により
一時保持する。保持された前回の検出結果ｎ２を一致検
出回路７７からの今回の検出結果ｎ１とともに選択回路
７９に入力し、内部命令信号ｒｅｆに応じて入力された
二つの信号の内一つのみを選択し、選択された信号を冗
長判別回路の一致結果ＤＴＲとして出力するので、一致
検出回路を一つのみ用いることで、回路面積の増加を必
要最小限に抑制でき、高速な動作を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特にメモリセルアレイの不良メモリセルを置き換える冗
長メモリセルアレイを備えた半導体記憶装置に関するも
のである。

【０００２】

【従来の技術】半導体記憶装置の高集積度化、大容量化
に伴い、欠陥のあるいわゆる不良メモリセルの発生する
確率が増大する傾向にある。このような不良メモリセル
の発生が現在半導体記憶装置の製造歩留りを低下させる
大きな原因となっている。歩留りを向上させるために、
不良メモリセルを冗長メモリセルに置き換えることが一
般的に行われている。また、冗長メモリセルへの切り換
え方法として、ワード線単位で不良メモリセルを切り換
えるロウ冗長方式、ビット線単位で不良メモリセルを切
り換えるカラム冗長方式およびメモリセルをブロックご
とに置き換えるブロック冗長方式などがある。

【０００３】何れの冗長方式においても、不良メモリセ
ルが選択された場合に、この不良メモリセルが含まれて
いるメモリセル行（ロウ）、メモリセル列（カラム）ま
たメモリブロックを不活性化し、代わりにアドレス登録
により設定された冗長メモリセル行、冗長メモリセル列
または冗長メモリセルブロックを選択することにより不
良メモリセルが救済される。アドレス登録は、例えば、
フューズの切断により行われる。

【０００４】このため、一般的な冗長機能を有する半導
体記憶装置においては、アクセスされるメモリセルを指
定するアドレスとフューズ回路などにより登録された冗
長アドレスとを比較する比較回路が備えられている。当
該比較回路により、メモリアクセス時に、入力アドレス
と冗長アドレスとが比較される。比較の結果、二つのア
ドレスが一致するとき、指定されるメモリセルの代わり
に、冗長メモリセルへのアクセスが行われる。

【０００５】ＤＲＡＭにおいては、通常のメモリアクセ
スのための外部アドレスと、メモリセルのリフレッシュ
のための内部アドレスの二種類のアドレスが存在する。
外部アドレスは、外部回路から読み出し、書き込みなど
の動作命令が出される度に外部から入力される。一方、
内部アドレスは、一定の時間間隔にメモリチップに内蔵
されているカウンタなどの回路により発生される。リフ
レッシュにより、全てのメモリセルに対して順次アクセ
スすることで、ＤＲＡＭの各メモリセルの記憶データを
保持させる。このため、ＤＲＡＭにおいては、少なくと
も通常のメモリアクセスである第１の動作モードと、リ
フレッシュ動作である第２の動作モードを有し、通常ア
クセス時に外部アドレスを、リフレッシュ時に内部アド
レスを冗長アドレスと比較する必要がある。

【０００６】

【発明が解決しようとする課題】ところで、上述した一
般的な半導体記憶装置においては、アドレスを比較する
ための比較回路による遅延などで、メモリセルのアクセ
ス速度が低下するという不利益がある。また、外部アド
レスおよび内部アドレスと冗長アドレスとを比較するた
めに、それぞれ比較回路を設けることにより、回路面積
の増大なども回路設計時に考慮しなければならない要素
となる。

【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路面積の増加を抑制しなが
ら、メモリアクセス速度の向上を実現できる冗長機能を
持つ半導体記憶装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、少なくとも第１および
第２の動作モードを有し、上記第１の動作モード時に第
１のアドレスおよび冗長アドレスに応じて、メモリセル
アレイまたは冗長メモリセルアレイの所定のメモリセル
に対してアクセスを行い、上記第２の動作モード時に第
２のアドレスおよび冗長アドレスに応じて、メモリセル
アレイまたは冗長メモリセルアレイの所定のメモリセル
に対してアクセスを行う半導体記憶装置であって、上記
第１のアドレスと冗長アドレスとを比較する第１の比較
回路と、上記第２のアドレスと冗長アドレスとを比較す
る第２の比較回路と、上記第１の動作モード時に、上記
第１の比較回路の比較結果を選択して、上記第２の動作
モード時に、上記第２の比較回路の比較結果を選択して
出力する選択回路と、上記第１の動作モード時に、上記
第１の比較回路により上記第１のアドレスと上記冗長ア
ドレスが一致したとの比較結果が得られた場合に、上記
冗長アドレスに応じて上記冗長メモリセルアレイにある
所定のメモリセルにアクセスし、それ以外の場合に上記
第１のアドレスに応じて上記メモリセルアレイにある所
定のメモリセルにアクセスし、上記第２の動作モード時
に、上記第２の比較回路により上記第２のアドレスと上
記冗長アドレスが一致したとの比較結果が得られた場合
に、上記冗長アドレスに応じて上記冗長メモリセルアレ
イにある所定のメモリセルにアクセスし、それ以外の場
合に上記第２のアドレスに応じて上記メモリセルアレイ
にある所定のメモリセルにアクセスするアクセス回路と
を有する。

【０００９】また、本発明の半導体記憶装置は、少なく
とも第１および第２の動作モードを有し、上記第１の動
作モード時に第１のアドレスおよび冗長アドレスに応じ
て、メモリセルアレイまたは冗長メモリセルアレイの所
定のメモリセルに対してアクセスを行い、上記第２の動
作モード時に第２のアドレスおよび冗長アドレスに応じ
て、メモリセルアレイまたは冗長メモリセルアレイの所
定のメモリセルに対してアクセスを行う半導体記憶装置
であって、上記動作モードに応じて、上記第１の動作モ
ード時に、上記第１のアドレスを選択して、上記第２の
動作モード時に、上記第２のアドレスを選択して出力す
る第１の選択回路と、上記第１の選択回路により選択さ
れたアドレスと上記冗長アドレスとを比較する比較回路
と、上記比較回路の比較結果を一時保持する保持回路
と、上記保持回路により保持された前回の比較結果と今
回の比較結果の何れかを選択して、出力する第２の選択
回路と、上記比較回路により上記選択されたアドレスと
上記冗長アドレスが一致したとの比較結果が得られた場
合に、上記冗長アドレスに応じて上記冗長メモリセルア
レイにある所定のメモリセルにアクセスし、それ以外の
場合に上記選択されたアドレスに応じて上記メモリセル
アレイにある所定のメモリセルにアクセスするアクセス
回路とを有する。

【００１０】さらに、本発明では、好適には内部アドレ
スを発生する内部アドレス発生回路を有し、上記第１の
上記第１のアドレスは、外部から入力される外部アドレ
スで、上記第２のアドレスは、上記内部アドレス発生回
路により発生される内部アドレスである。且つ、上記第
２のアドレスである内部アドレスは、メモリセルのリフ
レッシュ時に、例えば、メモリ内部に備えられたカウン
タなどにより発生される。

【００１１】本発明によれば、冗長メモリセルアレイを
備えた半導体記憶装置、例えば、ＤＲＡＭにおいて、第
１の動作モードである通常のメモリアクセス時に、外部
アドレスに応じて指定したメモリセルまたは冗長メモリ
セルへのアクセスが行われ、第２の動作モードであるリ
フレッシュ時に、内部アドレスに応じて、例えば各メモ
リセルが順次アクセスされる。冗長メモリにより置き換
えが行われたとき、アドレス登録により、通常のメモリ
セルの代わりに、冗長アドレスにより指定した冗長メモ
リセルへのアクセスが行われる。外部および内部アドレ
スと当該冗長アドレスとの比較を行う二つの比較回路が
設けられ、動作モードに応じて選択回路により二つの比
較回路の何れかの比較結果が選択され、これに応じてメ
モリセルアレイまたは冗長メモリセルアレイの何れかに
アクセスが行われる。この結果、二つの比較回路が並行
してそれぞれのアドレス比較が行われるので、比較結果
を得るまでの所要時間を短縮でき、高速動作に対応でき
る。

【００１２】また、本発明の半導体記憶装置によれば、
動作モードに応じて、外部または内部アドレスが選択回
路により選択され、選択されたアドレスが冗長アドレス
と比較され、比較結果がレジスタなどからなる保持回路
により一時保持される。選択回路により、今回の比較結
果と保持回路により保持されている前回の比較結果の何
れかが選択されて出力される。この結果、回路面積の増
加を必要最小限に制限しながら、外部アドレスまたは内
部アドレスの何れの場合でも動作速度の低下を回避で
き、高速動作を実現できる。

【００１３】

【発明の実施の形態】第１実施形態 図１は本発明に係る半導体記憶装置の第１の実施形態を
示す回路図であり、冗長機能を有するＤＲＡＭの全体の
構成を示す図である。図示のように、本例のＤＲＡＭ
は、メモリセルアレイ１０、冗長メモリセルアレイ２
０、アドレスデコーダ３０、アドレスレジスタ４０、内
部アドレス発生回路５０、冗長アドレス発生回路６０、
冗長判別回路７０およびコマンドデコーダ８０により構
成されている。

【００１４】メモリセルアレイ１０は、行列状に配置さ
れている複数のＤＲＡＭメモリセルにより構成されてい
る。ここで、ＤＲＡＭメモリセルは、例えば、１トラン
ジスタと１キャパシタにより構成されているものであ
る。メモリセルアレイ１０において、複数のワード線と
ビット線（またはビット線対）が交差して配線されてい
る。同じ行に配置されている各メモリセルが一本のワー
ド線に接続され、同じ列に配置されている各メモリセル
が一本のビット線または一対のビット線対に接続されて
いる。メモリアクセス時に、アドレスデコーダ３０によ
り、所定のワード線が選択され活性化され、さらに所定
のビット線に接続されている選択ゲートが導通状態に設
定されることにより、選択ワード線とビット線に接続さ
れているメモリセルが選択され、それに対して書き込み
または読み出しなどのアクセスが行われる。

【００１５】冗長メモリセルアレイ２０は、複数の冗長
メモリセルにより構成されている。これらの冗長メモリ
セルは、例えば、メモリセルアレイ１０のメモリセルと
同様に行列状に配置され、同一行の各メモリセルが一本
の冗長ワード線に接続され、同一列の各メモリセルが一
本のビット線または一対のビット線対に接続されてい
る。メモリセルアレイ１０に不良メモリセルが見つか
り、それに応じてアドレス登録を行うことにより、メモ
リアクセス時に、例えば、外部アドレスにより不良メモ
リセルが指定された場合に、冗長判別回路７０により、
冗長アドレス発生回路６０で発生された冗長アドレスと
外部アドレスが一致する判別結果が得られたので、これ
に応じて、アドレスデコーダ３０により、不良メモリセ
ルの代わりに、冗長メモリセルアレイ２０から所定のメ
モリセルを選択してそれに対してアクセスが行われる。

【００１６】アドレスデコーダ３０は、アドレスレジス
タ４０からのアドレスに応じて指定されたワード線およ
び冗長ワード線を選択して、活性化するとともに、指定
されたビット線またはビット線対に接続されている選択
ゲートを導通状態に設定する。これによって、アドレス
レジスタ４０に保持されているアドレスにより指定され
た所定のメモリセルが選択され、それに対してアクセス
が行われる。

【００１７】内部アドレス発生回路５０は、例えば、カ
ウンタなどにより構成されている。ＤＲＡＭのリフレッ
シュのとき、当該アドレス発生回路により、メモリセル
アレイ１０内の各メモリセルを順次アクセスするように
連続したアドレスが発生され、冗長判別回路７０に入力
される。

【００１８】冗長アドレス発生回路６０は、例えば、フ
ューズの組み合わせにより構成された回路である。出荷
前の検査において、メモリセルアレイ１０に不良メモリ
セルが発見された場合に、レーザビームの照射または瞬
間的な大電流により所定のフューズの溶断してプログラ
ミングが行われ、不良メモリセルのアドレス登録が行わ
れる。メモリセルアクセス時に、冗長アドレス発生回路
６０により発生された冗長アドレスと外部アドレスおよ
び内部アドレスとともに冗長判別回路７０に入力され
る。冗長判別回路７０の判別結果に応じて所定のアドレ
スが選択されアドレスレジスタ４０に出力される。

【００１９】冗長判別回路７０は、内部アドレス発生回
路５０からの内部アドレス、冗長アドレス発生回路から
の冗長アドレスおよび外部から入力された外部アドレス
を受けて、内部アドレスと冗長アドレス、さらに外部ア
ドレスと冗長アドレスをそれぞれ比較して、比較結果を
アドレスレジスタ４０に出力する。この比較結果に応じ
て、アドレスレジスタ４０は、上記何れかのアドレスを
選択して保持し、保持したアドレスをアドレスデコーダ
３０に出力する。

【００２０】コマンドデコーダ８０は、外部から入力さ
れた複数ビットの命令データをデコードし、デコードの
結果に応じて所定の動作を指示する信号を生成する。な
お、以上説明した半導体記憶装置の各構成部分は、シス
テムクロック信号ＣＬＫにより動作のタイミングが制御
される。図１では、各構成部分におけるクロック信号Ｃ
ＬＫの入力端子を全て省略している。

【００２１】上述した半導体記憶装置において、外部か
ら入力された外部アドレスと、内部アドレス発生回路５
０からの内部アドレスは、冗長判別回路７０に入力さ
れ、冗長アドレス発生回路６０により発生された冗長ア
ドレスと一致するか否かが判別される。コマンドデコー
ダ８０からの命令によって、何れかの結果がアドレスレ
ジスタ４０に渡される。アドレスレジスタ４０におい
て、一致検出の結果とコマンドデコーダ８０からの命令
に応じて、外部からのアドレスと内部アドレスの何れか
が選択され、セットされる。アドレスデコーダ３０にお
いて、冗長判別回路７０の一致検出結果に応じて所定の
アドレスを選択して、メモリアクセスに用いる。例え
ば、一致検出結果が真であれば、冗長アドレスを選択し
て、そうでなければ、アドレスレジスタ４０から入力さ
れたアドレスを選択する。なお、ここで、アドレスレジ
スタ４０により保持されているアドレスは、アレイアド
レスという。

【００２２】冗長アドレスが選択された場合に、冗長メ
モリセルアレイ２０にある所定のメモリセルに対して、
メモリアクセスが行われ、それ以外の場合に、アドレス
レジスタ４０からのアレイアドレスに応じて、アドレス
デコーダ３０によりメモリセルアレイ１０にある所定の
メモリセルが選択され、それに対してメモリアクセスが
行われる。

【００２３】図２および図３は、それぞれ外部アドレス
および内部アドレスを取り込み、それに応じてメモリア
クセスを行う場合のタイミングチャートを示している。
以下、これらのタイミングチャートおよび図１の構成図
を参照しつつ、本実施形態の半導体記憶装置の動作につ
いて説明する。

【００２４】まず、図２を参照しつつ、外部アドレスの
取り込みのタイミングおよびそれに応じたメモリアクセ
スの動作タイミングを説明する。図２に示すように、メ
モリアクセスの動作タイミングがはクロック信号に応じ
て制御される。外部アドレスに応じてメモリアクセスを
行う場合に、内部アドレスは変化せず、一定値に保持さ
れている。

【００２５】図示のように、あるクロック周期でアクセ
ス動作（アドレッシング）を指示するＡＣＴ命令がコマ
ンドデコーダ８０に入力される。クロック信号に同期し
てこの命令がコマンドデコーダ８０の内部レジスタに取
り込まれる。次のクロック周期において、コマンドデコ
ーダ８０により内部信号ａｃｔが生成される。このａｃ
ｔ信号がハイレベルに保持されているとき、同じタイミ
ングでレジスタに取り込まれているアドレスをアドレス
レジスタ４０にラッチされる。

【００２６】上述した動作と並行に、冗長判別回路７０
において、冗長アドレスと外部アドレスとの判別が行わ
れ、判別の結果がアドレスレジスタ４０にラッチされ
る。さらに、内部信号ａｃｔとリセットコマンドをデコ
ードしたｐｒｅからａｄｅが生成され、アドレスレジス
タ４０にラッチされたアドレスがアドレスデコーダ３０
に供給するタイミングとして、アドレッシングが行われ
る。

【００２７】次いで、図３を参照しつつ、内部アドレス
の取り込みのタイミングおよびそれに応じたメモリアク
セスの動作タイミングを説明する。図３に示すように、
内部アドレスに応じてリフレッシュを行う場合に、外部
アドレスは変化せず、一定値に保持されている。

【００２８】図示のように、リフレッシュ動作の命令が
入力されると、クロック信号に同期してレジスタに取り
込まれる。コマンドデコーダ８０により、内部命令ｒｅ
ｆが生成される。即ち、内部命令信号ｒｅｆがローレベ
ルからハイレベルに切り換えられる。クロック信号の次
の周期に、内部アドレス発生回路５０により発生された
内部アドレスがアドレスレジスタ４０に取り込まれる。

【００２９】上述動作と並行に、冗長判別回路７０によ
り冗長アドレスと内部アドレスが一致するか否かの判別
が行われる。判別の結果もアドレスレジスタ７０にラッ
チされる。また、内部アドレス発生回路５０において、
内部命令信号ｒｅｆに応じて、次の内部アドレスが発生
される。

【００３０】さらに、コマンドデコーダ８０により発生
された内部命令信号ｒｅｆとリセットコマンドをデコー
ドした内部命令信号ｐｒｅから内部命令信号ａｄｅが生
成され、ラッチされたアドレスがメモリセルアレイ１０
に供給されるタイミングとして、アドレッシングが行わ
れる。この場合、冗長判別回路７０の判定結果に応じて
メモリアクセス動作が制御される。例えば、冗長判別回
路７０から、内部アドレスと冗長アドレスが一致したと
の結果が得られた場合に、メモリセルアレイ１０へのア
クセスの代わりに、冗長メモリセルアレイ２０の所定の
冗長メモリセルへのアクセスが行われる。逆に、冗長判
別回路７０から、内部アドレスと冗長アドレスが一致し
ないとの結果が得られた場合に、メモリセルアレイ１０
の所定のメモリセルへのアクセスが行われる。

【００３１】以上説明したように、本実施形態によれ
ば、入力されたコマンドに応じて、冗長判別回路は外部
アドレスまたは内部アドレス発生回路５０により生成さ
れた内部アドレスの何れかを冗長アドレス生成回路６０
により生成された冗長アドレスとを比較して、比較結果
をアドレスレジスタに保持させ、また、外部アドレスま
たは内部アドレスの何れかをアレイアドレスとしてアド
レスレジスタに保持させる。コマンドデコーダ８０によ
り生成された内部命令信号のタイミングでアドレスレジ
スタ４０に保持されたアレイアドレスがアドレスデコー
ダ３０に供給され、冗長判別回路７０の判別結果に応じ
て、メモリセルアレイ１０または冗長メモリセルアレイ
２０にある所定のメモリセルへのアクセスが行われる。

【００３２】第２実施形態 図４〜１０は本発明に係る半導体記憶装置の第２の実施
形態を示す回路図である。本実施形態では、冗長判別回
路７０の幾つかの実施例を用いて、その具体的な構成お
よび動作について詳細に説明する。

【００３３】冗長判別回路の第１の実施例 図４および図５は、冗長判別回路の第１の実施例７０ａ
の内部構成を示す回路図および動作時のタイミングチャ
ートである。図４に示すように、冗長判別回路７０ａ
は、選択回路７１および一致検出回路７２により構成さ
れている。

【００３４】選択回路７１は、選択制御信号入力端子Ｓ
Ｂに入力された制御信号に応じて、入力端子Ａまたは入
力端子Ｂの何れかに入力された信号を選択して、出力す
る。図示のように、選択制御信号入力端子ＳＢに、内部
命令信号ｒｅｆが入力され、入力端子Ａに外部アドレス
が入力され、入力端子Ｂに内部アドレスが入力される。
このため、選択回路７１は、内部命令信号ｒｅｆに応じ
て、外部アドレスまたは内部アドレスの何れかを選択し
て、選択されたアドレスを一致検出回路７２に出力す
る。

【００３５】例えば、内部命令信号ｒｅｆがハイレベル
のとき、選択回路７１は入力端子Ｂに入力された内部ア
ドレスを選択して、出力する。逆に、内部命令信号ｒｅ
ｆがローレベルのとき、選択回路７１は入力端子Ａに入
力された外部アドレスを選択して、出力する。

【００３６】一致検出回路７２は、例えば、比較回路に
より構成されている。図示のように、一致検出回路７２
は、冗長アドレスＲＥＤＡＤＲと選択回路７１により選
択されたアドレスとを比較して、比較結果として、一致
結果ＤＴＲを出力する。例えば、冗長アドレスＲＥＤＡ
ＤＲと選択回路７１からのアドレスが一致した場合に、
一致検出回路７２は、ハイレベルの一致結果ＤＴＲを出
力し、逆に、冗長アドレスＲＥＤＡＤＲと選択回路７１
からのアドレスが一致しない場合に、一致検出回路７２
は、ローレベルの一致結果ＤＴＲを出力する。

【００３７】図５は、図４に示す冗長判別回路７０ａの
動作を示すタイミングチャートである。以下、図４およ
び図５を参照しつつ、本実施例の冗長判別回路７０ａの
動作について説明する。

【００３８】図５（ａ）は、外部アドレスが取り込まれ
た場合の冗長判別動作を示している。図示のように、冗
長判別回路７０ａの動作は、クロック信号ＣＬＫのタイ
ミングに応じて行われる。内部命令信号ｒｅｆがローレ
ベルに保持されているので、クロック信号ＣＬＫに同期
して、選択回路７１の入力端子Ａに入力された外部アド
レスＯＵＴＡＤＲが選択され、冗長アドレスＲＥＤＡＤ
Ｒとともに一致検出回路７２に入力される。

【００３９】一致検出回路７２により、入力された外部
アドレスＯＵＴＡＤＲと冗長アドレスＲＥＤＡＤＲとが
比較され、両方が一致しない場合に、一致結果ＤＴＲが
ローレベルに保持され、両方が一致した場合に、一致結
果ＤＴＲがハイレベルに保持される。そして、一致検出
回路７２からの一致結果ＤＴＲが図１に示すアドレスレ
ジスタ４０に入力され、それにより保持される。

【００４０】図５（ｂ）は、内部アドレスが取り込まれ
た場合の冗長判別動作を示している。図示のように、内
部命令信号ｒｅｆがハイレベルに保持されているクロッ
ク周期において、クロック信号ＣＬＫに同期して、選択
回路７１の入力端子Ｂに入力された内部アドレスＩＮＴ
ＡＤＲが選択され、冗長アドレスＲＥＤＡＤＲとともに
一致検出回路７２に入力される。

【００４１】一致検出回路７２により、入力された内部
アドレスＩＮＴＡＤＲと冗長アドレスＲＥＤＡＤＲとが
比較され、両方が一致しない場合に、一致結果ＤＴＲが
ローレベルに保持され、両方が一致した場合に、一致結
果ＤＴＲがハイレベルに保持される。そして、一致検出
回路７２からの一致結果ＤＴＲが図１に示すアドレスレ
ジスタ４０に入力され、それにより保持される。

【００４２】メモリアクセス時に、当該一致結果ＤＴＲ
に応じて、メモリセルアレイ１０または冗長メモリセル
アレイ２０の何れかにあるメモリセルにアクセスが行わ
れる。例えば、ハイレベルの一致結果ＤＴＲが得られた
場合に、上述したように、冗長アドレスＲＥＤＡＤＲと
内部アドレスＩＮＴＡＤＲまたは外部アドレスＯＵＴＡ
ＤＲの何れかと一致することが分かる。この場合に、冗
長メモリセルアレイ２０へのアクセスが行われる。逆
に、ローレベルの一致結果ＤＴＲが得られた場合、即ち
アドレスの一致が検出されていない場合に、内部命令信
号ｒｅｆに応じて、外部アドレスＯＵＴＡＤＲまたは内
部アドレスＩＮＴＡＤＲの何れかがアレイアドレスとし
て、アドレスレジスタ４０に保持される。メモリアクセ
ス時に、アドレスレジスタ４０に保持されているアドレ
スがアドレスデコーダ３０に供給され、それに応じてメ
モリセルアレイ１０にある指定されたメモリセルがアク
セスされる。

【００４３】上述したように、本実施例の冗長判別回路
７０ａによれば、単純な回路構成で内部アドレスと外部
アドレスの何れかを冗長アドレスと比較することがで
き、比較結果に応じて一致結果ＤＴＲが出力されるの
で、単純な回路構成で、小面積の回路により実現でき
る。ただし、この実施例の冗長判別回路７０ａによる内
部アドレスの一致検出を行う動作速度は、コマンドをデ
コードするために何段かのゲートを通過して生成された
内部信号ｒｅｆからのパスで決定されるので、高速動作
が要求された場合にさらなる改善が必要である。

【００４４】冗長判別回路の第２の実施例 図６は、冗長判別回路の一改善例として、高速動作を実
現可能な冗長判別回路７０ｂの回路構成を示している。
図示のように、本実施例の冗長判別回路７０ｂは、並行
して動作可能な二つの一致検出回路７３、７４およびこ
れらの一致検出回路の検出結果を選択する選択回路７５
により構成されている。

【００４５】図示のように、一致検出回路７３に冗長ア
ドレスＲＥＤＡＤＲと外部アドレスＯＵＴＡＤＲが入力
され、一致検出回路７４に冗長アドレスＲＥＤＡＤＲと
内部アドレスＩＮＴＡＤＲが入力されている。一致検出
回路７３の一致結果ｎ０が選択回路７５の入力端子Ａに
入力され、一致検出回路７４の一致結果ｎ１が選択回路
７５の入力端子Ｂに入力される。選択回路７５の選択制
御信号入力端子ＳＢに内部命令信号ｒｅｆが入力され
る。

【００４６】このため、本実施例の冗長判別回路７０ｂ
において、内部命令信号ｒｅｆがハイレベルのとき、選
択回路の入力端子Ｂに入力された信号ｎ１、即ち、冗長
アドレスＲＥＤＡＤＲと内部アドレスＩＮＴＡＤＲとの
比較結果が選択され、冗長判別回路７０ｂの一致結果Ｄ
ＴＲとして、出力される。一方、内部命令信号ｒｅｆが
ローレベルのとき、選択回路の入力端子Ａに入力された
信号ｎ０、即ち、冗長アドレスＲＥＤＡＤＲと外部アド
レスＯＵＴＡＤＲとの比較結果が選択され、冗長判別回
路７０ｂの一致結果ＤＴＲとして、出力される。

【００４７】図７は、本実施例の冗長判別回路７０ｂの
動作を示すタイミングチャートである。以下、図６およ
び図７を参照しつつ、本実施例の動作について説明す
る。図７（ａ）は、外部アドレスＯＵＴＡＤＲが取り込
まれた場合の動作を示している。図示のように、クロッ
ク信号ＣＬＫに同期して、一致検出回路７３により、冗
長アドレスＲＥＤＡＤＲと外部アドレスＯＵＴＡＤＲと
の比較が行われる。比較の結果に応じて、一致結果ｎ０
が出力される。なお、本例の場合に、内部命令信号ｒｅ
ｆがローレベルに保持されているので、選択回路７５に
より、入力端子Ａに入力された一致結果ｎ０が選択さ
れ、冗長判別回路７０ｂの一致ＤＴＲとして出力され
る。

【００４８】図示のように、本例の冗長判別回路７０ｂ
において、一致検出回路７３の検出結果ｎ０の出力とほ
ぼ同時に、選択回路７５から一致結果ＤＴＲが出力され
るので、出力の遅延時間が短く、高速動作に有利であ
る。なお、一致検出回路７２からの一致結果ＤＴＲが図
１に示すアドレスレジスタ４０に入力され、それにより
保持される。

【００４９】図７（ｂ）は、内部アドレスＩＮＴＡＤＲ
が取り込まれた場合の冗長判別動作を示している。一致
検出回路７４により、冗長アドレスＲＥＤＡＤＲと内部
アドレスＩＮＴＡＤＲとの比較が行われる。比較の結果
に応じて、一致結果ｎ１が出力される。内部命令信号ｒ
ｅｆがハイレベルに保持されているクロック周期におい
て、選択回路７５により、入力端子Ｂに入力された一致
結果ｎ１が選択され、冗長判別回路７０ｂの一致ＤＴＲ
として出力される。

【００５０】図示のように、本例の冗長判別回路７０ｂ
において、一致検出回路７３の検出結果ｎ１の出力とほ
ぼ同時に、選択回路７５から一致結果ＤＴＲが出力され
るので、外部アドレスが取り込まれた場合とほぼ同様
に、一致結果ＤＴＲの出力遅延時間が短く、高速動作に
有利である。

【００５１】上述したように、本実施例の冗長判別回路
７０ｂによれば、外部アドレスＯＵＴＤＲと内部アドレ
スＩＮＴＡＤＲをそれぞれ冗長アドレスＲＥＤＡＤＲと
一致するか否かを検出する二つの一致検出回路７３およ
び７４を設けられ、二つの一致検出回路が並行して動作
し、それぞれの一致結果ｎ０，ｎ１を選択回路７５によ
り、最後に選択して出力することによって、内部命令信
号ｒｅｆの出力遅延による動作速度の低下が回避でき
る。

【００５２】なお、本実施例の冗長判別回路７０ｂにお
いて、一致検出回路を持つことから、回路面積がやや増
加する傾向にある。例えば、一致検出回路は一般的に、
アドレスデータの各ビット毎にエクスクルーシブＮＯＲ
ゲートで論理演算を行い、ＡＮＤゲートにより全てのエ
クスクルーシブＮＯＲゲートの出力結果の論理積を求め
て一致結果が得られる。例えば、一致検出を行うべきア
ドレスが１０ビットであれば、１０個のエクスクルーシ
ブＮＯＲゲートと１０入力のＡＮＤゲートが必要であ
り、このセットを二つ設けるために、回路面積に影響を
及ぼすこととなる。

【００５３】冗長判別回路の第３の実施例 図８は、動作速度と回路面積の両方を考慮して、回路面
積の増加を抑制しながら、動作速度の向上を実現可能な
冗長判別回路の一改善例を示している。図示のように、
本実施例の冗長判別回路７０ｃは、選択回路７６、一致
検出回路７７、フリップフロップ７８および選択回路７
９により構成されている。

【００５４】選択回路７６の入力端子Ａに外部アドレス
ＯＵＴＡＤＲが入力さえ、入力端子Ｂに内部アドレスＩ
ＮＴＡＤＲが入力される。選択回路７６の選択制御信号
入力端子ＳＢに内部命令信号ｃｐｆが入力される。選択
回路７６の出力信号ｎ０は、冗長アドレスＲＥＤＡＤＲ
とともに、一致検出回路７７に入力され、当該一致検出
回路７７により比較される。

【００５５】一致検出回路７７の出力信号ｎ１は、フリ
ップフロップ７８および選択回路７９の両方に入力され
る。フリップフロップ７８は、例えば、Ｄフリップフロ
ップにより構成され、クロック信号ＣＬＫに応じて動作
タイミングが制御される。なお、フリップフロップ７８
のロード信号入力端子ＬＤに内部命令信号ｃｐｆが入力
され、その出力信号ｎ２は、選択回路７９の入力端子Ｂ
に入力される。選択回路７９の入力端子Ａには、一致検
出回路７７の検出結果ｎ１が入力される。選択回路７９
の選択制御信号入力端子ＳＢに、内部命令信号ｒｅｆが
入力される。

【００５６】上述した冗長判別回路７０ｃにより、ま
ず、内部命令信号ｃｐｆに応じて、外部アドレスＯＵＴ
ＡＤＲまたは内部アドレスＩＮＴＡＤＲの何れかが選択
され、選択されたアドレス信号ｎ０は、冗長アドレスＲ
ＥＤＡＤＲとともに、一致検出回路７７に入力される。
一致検出回路７７により、入力された二つのアドレス信
号が比較され、比較結果として信号ｎ１が出力される。
例えば、二つのアドレスが一致した場合に、ハイレベル
の検出信号ｎ１が出力され、逆に、二つのアドレスが一
致しない場合に、ローレベルの検出信号ｎ１が出力され
る。

【００５７】一致検出回路７７の検出結果ｎ１は、フリ
ップフロップ７８により、一時保持される。即ち、本実
施例において、フリップフロップ７８は、一致検出回路
７７の検出結果を一時保持するレジスタとして機能す
る。そして、選択回路７９により、内部命令信号ｒｅｆ
に応じて、フリップフロップ７８により保持されている
一致結果ｎ２または一致検出回路７７により出力された
一致結果ｎ１の何れかが選択され、選択信号が冗長判別
回路の一致結果ＤＴＲとして出力される。

【００５８】図９および図１０は、本実施例の冗長判別
回路７０ｃの動作を示すタイミングチャートである。以
下、図８、図９および図１０を参照しつつ、本実施例の
動作について説明する。図９（ａ）は、外部アドレスＯ
ＵＴＡＤＲが取り込まれた場合の動作を示している。図
示のように、内部命令信号ｃｐｆがローレベルに保持さ
れているので、選択回路７６により、入力端子Ａに入力
される外部アドレスＯＵＴＡＤＲが選択され、冗長アド
レスＲＥＤＡＤＲとともに一致検出回路７７に入力され
る。

【００５９】一致検出回路７７により、比較結果ｎ１が
得られる。例えば、冗長アドレスＲＥＤＡＤＲと外部ア
ドレスＯＵＴＡＤＲが一致した場合に、ハイレベルの検
出結果ｎ１が出力され、逆に冗長アドレスＲＥＤＡＤＲ
と外部アドレスＯＵＴＡＤＲが一致しない場合に、ロー
レベルの検出結果ｎ１が出力される。本例の場合に、内
部命令信号ｒｅｆがローレベルに保持されているので、
選択回路７９により、入力端子Ａに入力された信号、即
ち、一致検出回路７７により出力された検出結果ｎ１が
選択されて、冗長判別回路７０ｃの一致結果ＤＴＲとし
て、出力される。

【００６０】図９（ｂ）は、内部アドレスＩＮＴＡＤＲ
が取り込まれた場合の冗長判別動作を示している。本例
においては、内部アドレス信号ＩＮＴＡＤＲが選択回路
７６により選択され、冗長アドレスＲＥＤＡＤＲととも
に一致検出回路７７に入力される。一致検出回路７７に
おいて、入力された二つのアドレスが一致するか以内を
検出し、検出結果に応じて信号ｎ１が出力される。

【００６１】なお、図示のようにフリップフロップ７８
の出力信号ｎ２がハイレベルに保持され、選択回路７９
によりフリップフロップ７８の出力信号ｎ２が選択さ
れ、冗長判別回路７０ｃの一致結果ＤＴＲとして出力さ
れる。

【００６２】図１０は、本実施例の冗長判別回路７０ｃ
において、内部アドレスまたは外部アドレスが冗長アド
レスと比較され、それに応じた検出結果が出力されるタ
イミングを示している。図示のように、内部命令信号ｃ
ｐｆがローレベルのとき、外部アドレスが選択され、冗
長アドレスと比較される。内部命令信号ｒｅｆがローレ
ベルのとき、上記比較結果ｎ１が選択されて出力され、
内部命令信号ｒｅｆがハイレベルのとき、フリップフロ
ップ７８により保持されている内部アドレスの一致検出
結果が出力される。

【００６３】一方、内部命令信号ｃｐｆがハイレベルの
とき、内部アドレスが選択され、冗長アドレスと比較さ
れる。内部命令信号ｒｅｆがローレベルに保持されてい
ると、比較結果Ａが選択されて出力される。そして、内
部命令信号ｒｅｆがハイレベルに保持されているとき、
フリップフロップ７８により保持されている内部アドレ
スの比較結果Ａが選択されて出力される。

【００６４】一般的に、今回のアドレスの取り込みか
ら、次回のアドレスの取り込みまで、最低１０クロック
のサイクルが必要である。また、内部発生アドレスが、
内部命令信号ｒｅｆに応じて次回に必要とされるアドレ
スに遷移するので、今回分は既必ず確定しているという
前提があるので、本実施例の冗長判別回路７０ｃによ
り、高速な判別動作を実現できる。また、一致検出回路
を共有し、面積の増加を抑制され、クロックサイクル間
の狭間に内部アドレスの一致検出を行いその結果をフリ
ップフロップにより一時保持し、内部アドレスの一致検
出結果を必要とするときだけ選択回路により、フリップ
フロップの出力から選択して出力するので、高速な動作
を実現できる。

【００６５】以上説明したように、本実施例の冗長判別
回路７０ｃにおいて、内部命令信号ｃｐｆおよびｒｅｆ
に応じて、外部アドレスＯＵＴＡＤＲと内部アドレスＩ
ＮＴＡＤＲの何れかが選択され、一致検出回路７７によ
り、冗長アドレスＲＥＤＡＤＲとが比較され、比較結果
に応じて検出信号ｎ１が出力される。一致検出回路７７
の検出結果ｎ１がフリップフロップ７８により一時保持
され、保持信号ｎ２は一致検出回路７７の検出結果ｎ１
とともに選択回路７９に入力される。選択回路７９は、
内部命令信号ｒｅｆに応じて入力された二つの信号の内
一つのみを選択して、選択された信号が冗長判別回路７
０ｃの一致結果ＤＴＲとして出力される。

【００６６】さらに、当該冗長判別回路７０ｃの一致結
果ＤＴＲが、例えば、図１に示すアドレスレジスタ４０
に入力され、当該アドレスレジスタ４０により一時保持
される。そして、メモリアクセス時に、保持された一致
結果ＤＴＲに応じてメモリセルアレイ１０または冗長メ
モリセルアレイ２０の何れかにあるメモリセルに対し
て、アクセスが行われる。また、本実施例の冗長判別回
路７０ｃにおいては、回路面積の増加を必要最小限に制
限しながら、外部アドレスまたは内部アドレスの何れの
場合でも動作速度の低下を回避でき、高速動作を実現で
きる。

【００６７】以上説明したように、本実施形態によれ
ば、図４に示す冗長判別回路７０ａにより、極単純な回
路構成により内部アドレスと外部アドレスの選択および
冗長アドレスとの比較を実現でき、小面積で所望の回路
機能を実現できる。そして、高速動作が要求された場合
に、図６に示す冗長判別回路７０ｂを用いることによ
り、外部アドレスおよび内部アドレスの比較が二つの一
致検出回路を並行に動作させることにより、同時に比較
することができ、内部命令信号ｒｅｆの遅延による動作
速度の低下を回避でき、高速な動作を実現できる。さら
に、図８に示す冗長判別回路７０ｃを用いることによ
り、冗長判別回路の動作速度の向上と回路面積の抑制を
同時に実現できる。

【００６８】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、回路の面積の増加を抑制しながら、ア
ドレスの高速な比較動作を実現でき、高速なメモリアク
セスを実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。

【図２】図１の半導体記憶装置の動作を示すタイミング
チャートである。

【図３】図１の半導体記憶装置の動作を示すタイミング
チャートである。

【図４】冗長判別回路の第１の実施例を示す回路図であ
る。

【図５】冗長判別回路の第１の実施例の動作を示すタイ
ミングチャートである。

【図６】冗長判別回路の第２の実施例を示す回路図であ
る。

【図７】冗長判別回路の第２の実施例の動作を示すタイ
ミングチャートである。

【図８】冗長判別回路の第３の実施例を示す回路図であ
る。

【図９】冗長判別回路の第３の実施例の動作を示すタイ
ミングチャートである。

【図１０】冗長判別回路の第３の実施例の動作を示すタ
イミングチャートである。

【符号の説明】

１０…メモリセルアレイ、２０…冗長メモリセルアレ
イ、３０…アドレスデコーダ、４０…アドレスレジス
タ、５０…内部アドレス発生回路、６０…冗長アドレス
発生回路、７０，７０ａ，７０ｂ，７０ｃ…冗長判別回
路、８０…コマンドデコーダ、７１，７５，７６，７９
…選択回路、７２，７３，７４，７７…一致検出回路、
７８…フリップフロップ。

Claims (12)

【特許請求の範囲】
1. 【請求項１】少なくとも第１および第２の動作モードを
   有し、上記第１の動作モード時に第１のアドレスおよび
   冗長アドレスに応じて、メモリセルアレイまたは冗長メ
   モリセルアレイの所定のメモリセルに対してアクセスを
   行い、上記第２の動作モード時に第２のアドレスおよび
   冗長アドレスに応じて、メモリセルアレイまたは冗長メ
   モリセルアレイの所定のメモリセルに対してアクセスを
   行う半導体記憶装置であって、 上記第１のアドレスと冗長アドレスとを比較する第１の
   比較回路と、 上記第２のアドレスと冗長アドレスとを比較する第２の
   比較回路と、 上記第１の動作モード時に、上記第１の比較回路の比較
   結果を選択して、上記第２の動作モード時に、上記第２
   の比較回路の比較結果を選択して出力する選択回路と、 上記第１の動作モード時に、上記第１の比較回路により
   上記第１のアドレスと上記冗長アドレスが一致したとの
   比較結果が得られた場合に、上記冗長アドレスに応じて
   上記冗長メモリセルアレイにある所定のメモリセルにア
   クセスし、それ以外の場合に上記第１のアドレスに応じ
   て上記メモリセルアレイにある所定のメモリセルにアク
   セスし、上記第２の動作モード時に、上記第２の比較回
   路により上記第２のアドレスと上記冗長アドレスが一致
   したとの比較結果が得られた場合に、上記冗長アドレス
   に応じて上記冗長メモリセルアレイにある所定のメモリ
   セルにアクセスし、それ以外の場合に上記第２のアドレ
   スに応じて上記メモリセルアレイにある所定のメモリセ
   ルにアクセスするアクセス回路とを有する半導体記憶装
   置。
2. 【請求項２】上記第１および第２の動作モードを示すモ
   ード信号を有し、上記選択回路は、当該モード信号に応
   じて、上記第１および第２の比較回路の比較結果の内一
   つを選択して出力する請求項１記載の半導体記憶装置。
3. 【請求項３】上記冗長アドレスは、上記メモリセルアレ
   イにある欠陥メモリセルの配置場所に応じて、アドレス
   登録により設定される請求項１記載の半導体記憶装置。
4. 【請求項４】内部アドレスを発生する内部アドレス発生
   回路を有し、 上記第１のアドレスは、外部から入力される外部アドレ
   スで、 上記第２のアドレスは、上記内部アドレス発生回路によ
   り発生される内部アドレスである請求項１記載の半導体
   記憶装置。
5. 【請求項５】上記メモリセルアレイは、データ保持のた
   め所定の時間間隔でリフレッシュ動作を行うメモリセル
   により構成され、 上記内部アドレスは、上記リフレッシュ動作時に発生さ
   れる請求項４記載の半導体記憶装置。
6. 【請求項６】上記第２の動作モードはリフレッシュモー
   ドである請求項５記載の半導体記憶装置。
7. 【請求項７】少なくとも第１および第２の動作モードを
   有し、上記第１の動作モード時に第１のアドレスおよび
   冗長アドレスに応じて、メモリセルアレイまたは冗長メ
   モリセルアレイの所定のメモリセルに対してアクセスを
   行い、上記第２の動作モード時に第２のアドレスおよび
   冗長アドレスに応じて、メモリセルアレイまたは冗長メ
   モリセルアレイの所定のメモリセルに対してアクセスを
   行う半導体記憶装置であって、 上記動作モードに応じて、上記第１の動作モード時に、
   上記第１のアドレスを選択して、上記第２の動作モード
   時に、上記第２のアドレスを選択して出力する第１の選
   択回路と、 上記第１の選択回路により選択されたアドレスと上記冗
   長アドレスとを比較する比較回路と、 上記比較回路の比較結果を一時保持する保持回路と、 上記保持回路により保持された前回の比較結果と今回の
   比較結果の何れかを選択して、出力する第２の選択回路
   と、 上記比較回路により上記選択されたアドレスと上記冗長
   アドレスが一致したとの比較結果が得られた場合に、上
   記冗長アドレスに応じて上記冗長メモリセルアレイにあ
   る所定のメモリセルにアクセスし、それ以外の場合に上
   記選択されたアドレスに応じて上記メモリセルアレイに
   ある所定のメモリセルにアクセスするアクセス回路とを
   有する半導体記憶装置。
8. 【請求項８】上記第１および第２の動作モードを示すモ
   ード信号を有し、上記第１の選択回路は、当該モード信
   号に応じて、上記第１および第２のアドレスの何れかを
   選択して、上記比較回路に出力する請求項７記載の半導
   体記憶装置。
9. 【請求項９】上記冗長アドレスは、上記メモリセルアレ
   イにある欠陥メモリセルの配置場所に応じて、アドレス
   登録により設定される請求項７記載の半導体記憶装置。
10. 【請求項１０】内部アドレスを発生する内部アドレス発
    生回路を有し、 上記第１のアドレスは、外部から入力される外部アドレ
    スで、 上記第２のアドレスは、上記内部アドレス発生回路によ
    り発生される内部アドレスである請求項７記載の半導体
    記憶装置。
11. 【請求項１１】上記メモリセルアレイは、データ保持の
    ため所定の時間間隔でリフレッシュ動作を行うメモリセ
    ルにより構成され、 上記内部アドレスは、上記リフレッシュ動作時に発生さ
    れる請求項１０記載の半導体記憶装置。
12. 【請求項１２】上記第２の動作モードはリフレッシュモ
    ードである請求項１１記載の半導体記憶装置。