JPH1166878A

JPH1166878A - 半導体記憶装置

Info

Publication number: JPH1166878A
Application number: JP22614097A
Authority: JP
Inventors: Hiroyoshi Tomita; 浩由富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-08-22
Filing date: 1997-08-22
Publication date: 1999-03-09
Anticipated expiration: 2017-08-22
Also published as: US6460110B2; KR100311441B1; KR19990023090A; US6539452B2; US20010042161A1; US20020194420A1; TW368658B; JP3552882B2

Abstract

(57)【要約】（修正有）【課題】２ビット・プリフェッチ構成の半導体記憶装置
における効率的な冗長回路の構成。【解決手段】奇数と偶数の各アドレス側セルアレイに冗
長セルアレイが設けられ、奇数側と偶数側との各冗長ア
ドレスを奇数・偶数の選択データと共に記憶する冗長メ
モリを、奇数側と偶数側とでフレキシブルに使用し、救
済確率を高く保つ。冗長メモリ内の奇数側と偶数側との
各冗長アドレスを別々の冗長アドレス配線を介して、奇
数側と偶数側の各アドレス比較回路に供給する。更に、
冗長メモリ内の奇数側と偶数側の各冗長アドレスを、共
通の冗長アドレス配線を介して、奇数側と偶数側の各ア
ドレス比較回路に時分割で供給する。奇数と偶数の各ア
ドレス側セルアレイを有する２ビット・プリフェッチ構
成の半導体記憶装置において、共通の上位アドレスの冗
長アドレス比較回路と、別々の下位アドレスの奇数側と
偶数側の各冗長アドレス比較回路で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にＳＤＲＡＭ（Synchronized Dynamic Randum
Access Memory ）のバーストモードにおける２ビット・
プリフェッチ回路、または複数ビット・プリフェッチ回
路に適用される冗長回路の新規な構成に関する。

【０００２】

【従来の技術】シンクロナスＤＲＡＭ（以下簡単にＳＤ
ＲＡＭと称する。）は、システム側から供給されるクロ
ックに同期して内部動作を行うＤＲＡＭであり、通常の
ＤＲＡＭよりも高速動作を可能にする。このＳＤＲＡＭ
は、システム側から更に動作モードを指定するコマンド
信号を与えられる。その与えられたコマンド信号を内部
でデコードすることにより、ＳＤＲＡＭ側は、システム
側が要求している動作モードを判別し、指定された動作
モードに従って例えば読み出しデータを出力する。

【０００３】上記の動作モードの一つにバーストモード
がある。このバーストモードは、クロックの高速化に伴
いメモリの内部動作を１クロックで行うことが困難にな
ってくることから、複数のアドレスを同時に読み書きす
ることができるモードであり、外部から与えられたアド
レスに対して、そのアドレスを起点にして連続するアド
レスの記憶データを出力または書き込むモードである。
そして、連続する出力ビットの数は、２ビット、４ビッ
ト、８ビットと指定される。

【０００４】かかるバーストモードでは、外部アドレス
をもとに、内部でそれに連続するアドレスを生成し、そ
のアドレスをデコードして記憶データを出力する。２ビ
ットバーストモードでは、１つの内部アドレスを生成す
る。４ビットバーストモードでは、１つの内部アドレス
を生成しその後のサイクルで２つの内部アドレスを生成
する。更に、８ビットバーストモードでは、１つの内部
アドレスを生成し、その後の３サイクルで２つの内部ア
ドレスをそれぞれ生成する。

【０００５】その場合、ＳＤＲＡＭは、内部のメモリセ
ルアレイを奇数アドレス側のメモリセルアレイと偶数ア
ドレス側のメモリアレイとに分割し、バーストモードで
は、外部から与えられた或いは内部で生成したアドレス
に対して、最下位ビットを除いたアドレスを、奇数アド
レス側メモリセルアレイと偶数アドレス側メモリセルア
レイのコラムデコーダに与える。かかる構成にして、必
ず２ビットの記憶データを連続して出力することができ
る様にする。この構成は、２ビット・プリフェッチ回路
と呼ばれる。同様に、４ビットの記憶データを同時に読
み書きすることができる４ビットプリフェッチ回路も考
えられる。その場合は、４つのメモリセルアレイに最下
位２ビットを除いたアドレスがそれぞれのコラムデコー
ダに与えられる。

【０００６】図１は、従来のＳＤＲＡＭの２ビット・プ
リフェッチ回路の例を示す図である。この例では、メモ
リセルアレイが、奇数アドレス側のメモリセルアレイ１
０と偶数アドレス側のメモリセルアレイ２０との分割さ
れる。そして、それぞれのメモリセルアレイ１０，２０
に対して、アドレス・プリデコーダ１１，２１とアドレ
ス・メインデコーダ１２，２２とが設けられる。更に、
それぞれのメモリセルアレイ１０，２０の出力が、デー
タバスアンプ１３，１４で増幅される。

【０００７】ＳＤＲＡＭは、システム側から与えられる
クロックＣＬＫに同期して動作する。従って、そのクロ
ックＣＬＫを取り込むクロックバッファ３０から出力さ
れるクロック３１のタイミングにより、コマンド信号２
（ｃｏｍｍ）がコマンドラッチ・デコーダ３２にラッチ
され、アドレス信号３（Ａｄｄ）（この例ではａ０−ａ
７の８ビット）がアドレスバッファ３３にラッチされ
る。そして、アドレスバッファ３３からのアドレス信号
ａ３−ａ７が、コマンドラッチ・デコーダ３２の生成す
るアドレスラッチクロック３５のタイミングでアドレス
ラッチ３８にラッチされる。また、同じクロック３５に
よりアドレス信号ａ１，ａ２がアドレスラッチ・カウン
タ３９にラッチされる。

【０００８】アドレス信号ａ３−ａ７は、そのまま奇数
側と偶数側のアドレスプリデコーダ１１，２１に与えら
れる。一方、アドレスａ１，ａ２は、奇数側のアドレス
プリデコーダ１１にそのまま与えられる。また、偶数側
のアドレスプリデコーダ２１には、アドレスａ１，ａ２
そのままのラッチアドレス４４或いはアドレス演算回路
４６でアドレスを１つ増加した新たなシフトアドレス４
８が、最下位アドレスａ０の値に応じて、即ち、偶数か
奇数かに応じて、与えられる。

【０００９】そして、外部アドレスが偶数の場合は、偶
数側のデータバスアンプ２３で増幅された偶数側記憶デ
ータ２４が、出力データラッチ回路１６にクロック５６
のタイミングでラッチされ、そして、奇数側のデータバ
スアンプ１３で増幅された奇数側記憶データ１４が、出
力データラッチ回路２６にクロック５７のタイミングで
ラッチされ、偶数、奇数の順番に連続して出力される。

【００１０】また、外部アドレスが奇数の場合は、奇数
側記憶データ１４が出力データラッチ回路１６に、偶数
側記憶データ２４が出力データラッチ回路２６にそれぞ
れクロック５６，５７のタイミングでラッチされ、奇
数、偶数の順番に連続して出力される。

【００１１】

【発明が解決しようとする課題】メモリの容量の増大に
伴い、メモリセルアレイに冗長セルアレイを追加してメ
モリの歩留まり低下を防止することが行われる。かかる
冗長セルアレイを追加するに伴い、冗長セルアレイに置
き換えられた不良セルのアドレスを記憶する冗長アドレ
スＲＯＭと、その冗長アドレスと現在アクセス中のアド
レスとが一致するか否かを判定する冗長アドレス比較回
路、若しくはＥＯＲ回路とを設ける必要がある。

【００１２】しかしながら、上記した２ビット・プリフ
ェッチ回路構成のメモリに冗長セルアレイ構成を適用す
る場合は、内部に奇数アドレス側のセルアレイ１０と偶
数アドレス側のセルアレイ２０とを有するので、それぞ
れのセルアレイに冗長セルアレイを設け、それぞれに冗
長アドレスＲＯＭと冗長アドレス比較回路を設ける必要
がある。これでは、第一に、冗長アドレスＲＯＭと冗長
アドレス比較回路とを重複して設ける為に、回路構成が
増大する。また、第二に、冗長セルアレイを奇数側と偶
数側のそれぞれのセルアレイに設けた場合に、それぞれ
が冗長アドレスＲＯＭを有すると、その冗長アドレスＲ
ＯＭが効率的に使用されない。即ち、不良セルの発生の
確率から、奇数アドレス側のセルアレイと偶数アドレス
側のセルアレイの両方が全てに冗長セルアレイを使用す
る確率は低い。従って、両方のセルアレイに対する両方
の冗長アドレスＲＯＭが、その容量の１００％を冗長ア
ドレスの記憶に使用する確率は極めて低い。上記の課題
は、４ビットプリフェッチ回路構成においても同様であ
り、広く複数ビットプリフェッチ回路構成においても同
様である。

【００１３】そこで、本発明の目的は、複数ビット・プ
リフェッチ回路構成の冗長セルアレイに対する冗長回路
を効率的な構成にした半導体記憶装置を提供することに
ある。

【００１４】更に、本発明の目的は、２ビットまたはそ
れ以上の複数ビット・プリフェッチ回路構成の冗長セル
アレイに対する冗長回路の冗長アドレスを記憶した冗長
ＲＯＭを効率的な構成にした半導体記憶装置を提供する
ことにある。

【００１５】更に、本発明の目的は、冗長アドレスＲＯ
Ｍからの冗長アドレス比較回路への冗長アドレス配線を
効率的に構成した半導体記憶装置を提供することにあ
る。

【００１６】更に、本発明の目的は、２ビットまたはそ
れ以上の複数ビット・プリフェッチ回路構成の冗長セル
アレイに対する冗長回路の冗長アドレス比較回路を効率
的な構成にした半導体記憶装置を提供することにある。

【００１７】更に、本発明の目的は、冗長回路の冗長ア
ドレス比較回路を効率的な構成にした半導体記憶装置を
提供することにある。

【００１８】

【課題を解決するための手段】上記の目的を達成する為
に、本発明は、第一に、奇数アドレス側セルアレイに奇
数アドレス側冗長セルアレイが、偶数アドレス側セルア
レイに偶数アドレス側冗長セルアレイがそれぞれ設けら
れるメモリにおいて、奇数側冗長アドレスと偶数側冗長
アドレスとを奇数・偶数の選択データと共に記憶する冗
長メモリを有する。冗長メモリは、奇数側と偶数側とで
フレキシブルに使用されるので、冗長メモリの容量を少
なくしても、救済確率を高く保つことができる。

【００１９】本発明は、４ビット以上の複数ビット・プ
リフェッチ回路構成にも適用できる。例えば、４ビット
プリフェッチ構成の場合は、内部に第一のアドレス群の
メモリセルアレイと冗長セルアレイ、第二のアドレス群
のメモリセルアレイと冗長セルアレイ、第三のアドレス
群のメモリセルアレイと冗長セルアレイ、第四のアドレ
ス群のメモリセルアレイと冗長セルアレイとを有する
が、その場合は、冗長メモリは、第一乃至第四のアドレ
ス群の冗長アドレスを第一乃至第四のアドレス群の選択
データと共に記憶する。８ビット以上の場合も同様であ
る。従って、発明としては、少なくとも第一のアドレス
群と第二のアドレス群のメモリセルアレイと冗長セルア
レイを少なくとも有する半導体記憶装置に適用される。

【００２０】上記の第一の発明は、第一のアドレス群に
対応する第一のアドレス群側セルアレイと第二のアドレ
ス群に対応する第二のアドレス群側セルアレイとを有す
る半導体記憶装置において、前記第一のアドレス群側セ
ルアレイの不良セルに置き換えられる第一のアドレス群
側冗長セルアレイと、前記第二のアドレス群側セルアレ
イの不良セルに置き換えられる第二のアドレス群側冗長
セルアレイと、前記不良セルに対応する第一のアドレス
群側の冗長アドレスまたは第二のアドレス群側の冗長ア
ドレスをそれぞれ対応する第一・第二のアドレス群選択
データと共に記憶する冗長メモリと、前記冗長メモリか
ら供給される前記第一のアドレス群側の冗長アドレス
と、アクセスされる第一のアドレス群のアドレスとを比
較し、一致する時に前記第一のアドレス群側冗長セルア
レイの選択を有効にする第一のアドレス群側冗長アドレ
ス比較回路と、前記冗長メモリから供給される前記第二
のアドレス群側の冗長アドレスと、アクセスされる第二
のアドレス群のアドレスとを比較し、一致する時に前記
第二のアドレス群側冗長セルアレイの選択を有効にする
第二のアドレス群側冗長アドレス比較回路とを有するこ
とを特徴とする。

【００２１】第二の発明は、第一の発明の冗長メモリ内
の奇数側冗長アドレスと偶数側冗長アドレスとを別々の
冗長アドレス配線を介して、奇数側冗長アドレス比較回
路と偶数側アドレス比較回路とに供給する。

【００２２】更に、第三の発明は、第二の発明の変形例
であり、第一の発明の冗長メモリ内の奇数側冗長アドレ
スと偶数側冗長アドレスとを、共通の冗長アドレス配線
を介して、奇数側冗長アドレス比較回路と偶数側アドレ
ス比較回路とに時分割で供給する。上記の第二及び第三
の本発明も、４ビット以上の複数ビット・プリフェッチ
回路構成にも適用できる。

【００２３】第四の発明は、奇数アドレス側セルアレイ
と偶数アドレス側セルアレイとを有する２ビット・プリ
フェッチ構成の半導体記憶装置において、それぞれのセ
ルアレイに冗長セルアレイを設け、それぞれの冗長セル
アレイに対応する冗長アドレス比較回路を、共通の上位
アドレスについての冗長アドレス比較回路と、別々の下
位アドレスについての奇数側冗長アドレス比較回路と、
偶数側冗長アドレス比較回路とで構成する。これによ
り、冗長アドレス比較回路が簡略化される。本発明も、
４ビット以上の複数ビット・プリフェッチ回路構成にも
適用できる。

【００２４】上記の第四の発明は、第一のアドレス群に
対応する第一のアドレス群側セルアレイと第二のアドレ
ス群に対応する第二のアドレス群側セルアレイとを有す
る半導体記憶装置において、前記第一のアドレス群側セ
ルアレイの不良セルに置き換えられる第一のアドレス群
側冗長セルアレイと、前記第二のアドレス群側セルアレ
イの不良セルに置き換えられる第二のアドレス群側冗長
セルアレイと、前記不良セルに対応する冗長アドレスを
記憶する冗長メモリと、前記冗長メモリから供給される
前記冗長アドレスの下位アドレスと、アクセスされる第
一のアドレス群の下位アドレスとを比較する第一のアド
レス群側下位冗長アドレス比較回路と、前記冗長メモリ
から供給される前記冗長アドレスの下位アドレスと、ア
クセスされる第二のアドレス群の下位アドレスとを比較
する第二のアドレス群側下位冗長アドレス比較回路と、
前記冗長メモリから供給される前記冗長アドレスの上位
アドレスと、アクセスされる第一のアドレス群及び第二
のアドレス群の共通上位アドレスとを比較する共通上位
冗長アドレス比較回路とを有することを特徴とする。

【００２５】更に、第五の発明は、奇数・偶数にかかわ
らず、セルアレイの不良セルを救済する冗長セルアレイ
を複数有する場合に、冗長メモリにそれらの冗長アドレ
スを複数の冗長セルアレイの選択データと共に記憶し、
複数の冗長セルアレイに対応する冗長アドレス比較回路
に対して、冗長アドレスを時分割で供給する。その結
果、冗長メモリからの冗長アドレスの配線を簡略化する
ことができる。

【００２６】上記の第五の発明は、セルアレイと該セル
アレイの不良セルに置き換えられる複数の冗長セルアレ
イとを有する半導体記憶装置において、前記不良セルに
対応する冗長アドレスを、前記複数の冗長セルアレイの
選択データと共に記憶する冗長メモリと、前記複数の冗
長セルアレイ毎に設けられ、前記冗長メモリから供給さ
れる前記冗長アドレスと、アクセスされるアドレスとを
比較し、一致する時に対応する前記冗長セルアレイの選
択を有効にする冗長アドレス比較回路とを有し、前記冗
長メモリは、前記選択データに応じて記憶された複数の
前記冗長アドレスを時分割で前記複数の冗長アドレス比
較回路に供給することを特徴とする。

【００２７】尚、Ｎ（Ｎ＝２^M、Ｍは１以上の整数）ビ
ット・プリフェッチ構成において、アドレス群の数とメ
モリセルアレイの数は共にＮ個になる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。尚、図中、ゲートに丸印が付されたトランジスタは
Ｐ型トランジスタでそれ以外のトランジスタはＮ型トラ
ンジスタを意味する。また、信号の引用符号の末尾にＺ
が付される場合は、Ｌレベルが活性レベルであり、Ｘが
付される場合は、Ｈレベルが活性レベルである。

【００２９】本発明の半導体記憶装置は、ＤＲＡＭ、Ｓ
ＲＡＭ等の冗長セルを必要とするメモリに適用できる。
以下に示される実施の形態例は、シンクロナスＤＲＡＭ
に適用した例である。更に、本発明は複数ビット・プリ
フェッチ回路構成に広く適用できるが、以下の実施の形
態例は２ビット・プリフェッチ回路に適用した例であ
る。

【００３０】図２は、本発明の第一の実施の形態例の構
成図である。この図では、図１に対応する部分には同じ
引用番号が与えられている。即ち、奇数アドレス側のセ
ルアレ１０と偶数アドレス側のセルアレ２０に分けら
れ、それぞれにアドレスプリデコーダ１１，２１と、ア
ドレスメインデコーダ１２，２２と、データバスアンプ
１３，２３が設けられる。データバスアンプ１３，２３
の奇数側データ１４，偶数側データ２４が、アクセスさ
れるアドレスが奇数か偶数かにより、上記した通り出力
データラッチ回路１６，２６にラッチされる。外部から
のクロック１は、クロック入力バッファ３０で増幅さ
れ、クロック発生回路５２、遅延回路５３，クロック発
生回路５４を介してデータバスアンプ１３，２３のラッ
チ信号５５と、出力データラッチ回路１６、２６の出力
クロック５６，５７とが生成される。

【００３１】図２の第一の実施の形態例では、奇数側ア
ドレスセルアレイ１０に冗長セルアレイ１７が、偶数側
アドレスセルアレイ２０に冗長セルアレイ２７がそれぞ
れ設けられる。また、それぞれの冗長セルアレイ１７，
２７に対して冗長アドレス比較回路（ＥＯＲ回路）６
２，６５と冗長コラム選択回路６３，６５とが設けられ
る。冗長コラム選択回路６３，６５の冗長コラム選択信
号６４，６７は、それぞれ冗長セルアレイ１７，２７に
与えられると同時に、アドレスメインデコーダ１２，２
２に選択禁止信号として与えられる。

【００３２】そして、図２の第一の実施の形態例で特徴
的なことは、両冗長セルアレイ１７，２７に置き換えら
れる不良セルアレイのコラムアドレスを記憶する冗長Ｒ
ＯＭ５９が、共通に設けられることである。即ち、冗長
ＲＯＭ５９は、奇数アドレス側セルアレイの不良セルア
レイの冗長コラムアドレスと、偶数アドレス側セルアレ
イの不良セルアレイの冗長コラムアドレスとを奇数側か
偶数側かの情報と共に記憶する。更に、冗長ＲＯＭ５９
には、メモリセルアレイを分割した複数のメモリブロッ
クのアドレスも記憶される。その結果、冗長ＲＯＭ５９
の記憶領域は、複数のメモリブロックにおいて、奇数側
冗長アドレスと奇数側冗長アドレスとにフレキシブルに
割り当てられる。本実施の形態例は、４ビット以上のプ
リフェッチ構成のメモリ装置にも適用できる。

【００３３】図３は、上記の冗長ＲＯＭと冗長セルアレ
イとの関係を示す図である。この例では、メモリセルア
レイが、６つのブロックに分割されている。即ち、通常
の奇数アドレス側セルアレイ１０−１〜１０−６とそれ
ぞれの冗長セルアレイ１７−１〜１７−６が奇数側に、
通常の偶数アドレス側セルアレイ２０−１〜２０−６と
それぞれの冗長セルアレイ２７−１〜２７−６が偶数側
に設けられる。それに対して、冗長ＲＯＭ５９が８セッ
トの冗長コラムアドレスを記憶するだけの容量を有す
る。

【００３４】そして、図３の例では、ブロック１の奇数
側セルアレイ１０−１に不良セルｆｓ１が、ブロック１
の偶数側セルアレイ２０−１に不良セルｆｓ２が、ブロ
ック２の偶数側セルアレイ２０−２に不良セルｆｓ３
が、ブロック３の奇数側セルアレイ１０−３に不良セル
ｆｓ４が、ブロック３の偶数側セルアレイ２０−３に不
良セルｆｓ５が、ブロック４の奇数側セルアレイ１０−
４に不良セルｆｓ６が、ブロック５の偶数側セルアレイ
２０−５に不良セルｆｓ７が、ブロック６の奇数側セル
アレイ１０−６に不良セルｆｓ８が、それぞれ存在する
とする。

【００３５】かかる不良セルｆｓ１〜ｆｓ８は、８セッ
トの冗長コラムアドレスを記憶する容量を持つ冗長ＲＯ
Ｍ５９により記憶される。そして、図３の状態から更
に、奇数側のセルアレイ１０−２，１０−５でも不良セ
ルが発生し、偶数側のセルアレイ２０−４，２０−６で
も不良セルが発生する確率は、かなり低い。従って、冗
長ＲＯＭ５９が、複数のメモリブロックについて、奇数
側と偶数側の冗長アドレスをフレキシブルのその記憶領
域を割り当てることで、冗長ＲＯＭ５９の記憶容量を全
ての冗長セルアレイを使用する場合に必要な容量よりも
小さくしても、合理的に高い確率で、不良セルを冗長セ
ルアレイに置き換えることが可能である。

【００３６】従って、冗長ＲＯＭ５９には、冗長コラム
アドレス以外に、その冗長アドレスが属するブロックの
アドレスと奇数側か偶数側かの情報とが記憶される。奇
数側冗長セルアレイ１７と偶数側冗長セルアレイ２７と
が全て不良セルアレイと置き換えられる確率は、不良セ
ルアレイの発生確率からきわめて低いので、冗長ＲＯＭ
５９の記憶容量を上記の様に小さくしても、実用上はほ
とんど不都合は発生しない。

【００３７】尚、第一の実施の形態例では、各冗長セル
アレイが複数組選択可能にするには、図３に示された冗
長回路の構成を複数組設ける必要がある。

【００３８】奇数側の冗長アドレス比較回路６２には、
コラムアドレス（ａ３−ａ７）４２とコラムアドレス
（ａ１，ａ２）４４とがアクセスされているコラムアド
レスとして与えられ、更に冗長ＲＯＭ５９に記憶された
コラムアドレス（ａ１−ａ７）６１Ｏが冗長アドレスと
して与えられ、両アドレスが比較される。また、偶数側
の冗長アドレス比較回路６５には、コラムアドレス（ａ
３−ａ７）４２とコラムアドレス（ａ１，ａ２）４４ま
たはシフトアドレス（ａ１’，ａ２’）４８のいずれか
のアドレス４９とがアクセスされているコラムアドレス
として与えられ、更に冗長ＲＯＭ５９に記憶されたコラ
ムアドレス（ａ１−ａ７）６１Ｅが冗長アドレスとして
与えられ、両アドレスが比較される。２ビットプリプリ
フェッチ回路構成であるので、コラムアドレスの最下位
ビットａ０は、冗長アドレス比較回路６２，６５には与
えられないし、冗長ＲＯＭ５９にも記憶されない。

【００３９】第一の実施の形態例で特徴的なことは、冗
長ＲＯＭ５９には、同じブロックの奇数アドレス側冗長
セルアレイ１７ー１〜１７−６と偶数アドレス側冗長セ
ルアレイ２７ー１〜２７−６との冗長アドレスが記憶さ
れる可能性がある。従って、冗長ＲＯＭ５９から冗長ア
ドレス比較回路６２，６５への冗長アドレス配線を奇数
側の配線６１Ｏと６１Ｅとが別々に設けられる。

【００４０】尚、第一の実施の形態例が４ビット・プリ
フェッチ構成のメモリ装置に適用される場合は、アドレ
ス演算回路が、＋１の回路に加えて、＋２の回路と＋３
の回路が追加され、＋２の回路と＋３の回路にそれぞれ
プリデコーダ、メインデコーダ、メモリセルアレイ、冗
長アドレス比較回路等が設けられる。

【００４１】図４は、第一の実施の形態例の冗長回路の
全体構成図である。図４には詳細な回路構成も示されて
いるが、回路が微小でわかりにくいので、ここではその
概略的な構成について説明し、それぞれの回路の構成は
後で説明する。図５は、図４の各ブロックだけで全体の
構成を示したブロック図である。図４の説明において適
宜図５を参照することにより、以下の説明を容易に理解
できるであろう。

【００４２】冗長ＲＯＭ５９内には、不良セルのコラム
アドレスが冗長アドレスとして冗長アドレスＲＯＭ８１
に記憶される。冗長ＲＯＭ５９は奇数側セルアレイと偶
数側セルアレイに共通に設けられるので、冗長アドレス
ＲＯＭ８１に記憶された冗長アドレスが奇数側の冗長ア
ドレスか偶数側の冗長アドレスかの情報を記憶する奇数
・偶数アレイ選択回路８２が設けられる。更に、図４，
５の例では、セルアレイが複数ブロックに分割されてい
る場合に、冗長アドレスＲＯＭ８１に記憶された冗長ア
ドレスがどのブロックの冗長アドレスかを記憶するブロ
ック選択回路８０が設けられる。ブロック選択回路８０
には、ローアドレス信号８７が供給されて、記憶されて
いるブロックのアドレスに一致するか否かの判定が行わ
れる。一致した場合は、ブロック選択信号８０Ｂが活性
状態になり、冗長アドレスＲＯＭ８１に記憶された冗長
アドレスを出力させる。

【００４３】奇数・偶数アレイ選択回路８２は、活性化
信号ｄｒｓｚに応答して、奇数側選択信号８２Ｏと偶数
側選択信号８２Ｅとの一方をＨレベルにする。その選択
信号８２Ｏ，８２Ｅに応答して、トランスファー回路８
３，８４は、冗長アドレスＲＯＭ８１に記憶された冗長
アドレスを、奇数側冗長アドレス６１Ｏまたは偶数側冗
長アドレス６１Ｅとして別々に出力する。

【００４４】冗長ＲＯＭ５９は、複数（図４の例では８
個）の冗長アドレスＲＯＭ８１を有し、そこに記憶され
た冗長アドレスの属するブロックのアドレスがブロック
選択回路８０に記憶され、奇数か偶数かの情報が奇数・
偶数アレイ選択回路８２に記憶される。従って、複数の
冗長アドレスＲＯＭ８１からの冗長アドレス６１の内、
奇数側にはただ一つの冗長アドレス６１Ｏが、偶数側に
はただ一つの冗長アドレス６１Ｅがそれぞれ有効な冗長
アドレスとして出力される。従って、奇数側冗長アドレ
ス６１Ｏは、例えばワイヤードオア回路により奇数側リ
セット回路８５を介して冗長アドレス比較回路６２に与
えられ、偶数側冗長アドレス６１Ｅも、ワイヤードオア
回路により偶数側リセット回路８６を介して冗長アドレ
ス比較回路６５に与えられる。これらのリセット回路８
５，８６は、上記した活性化信号ｄｒｓｚがそれぞれ与
えられ、非活性時に冗長アドレス６１Ｏ，６１Ｅをそれ
ぞれ強制的にＨレベルのリセット状態にする。これは、
ワイヤードオア構成の回路に必要なリセットである。

【００４５】リセット回路８５，８６を介して冗長アド
レス６１Ｏ，６１Ｅは、それぞれの冗長アドレス比較回
路（ＥＯＲ回路）６２，６５に供給される。更に、冗長
アドレス比較回路６２，６５には、供給されている冗長
アドレス６１Ｏ，６１Ｅが有効か否かを示す冗長アドレ
ス有効信号ＣＦＪＯＸとＣＦＪＥＸがそれぞれ与えられ
る。そして、冗長アドレス比較回路６２，６５には、ア
クセスされるコラムアドレス４２，４４及び４２，４９
がそれぞれ供給される。従って、冗長アドレス比較回路
６２，６５では、冗長アドレス有効信号が与えられる時
に、冗長アドレス６１Ｏ，６１Ｅとアクセスされている
コラムアドレスとを比較する。冗長アドレス有効信号Ｃ
ＦＪＯＸ，ＣＦＪＥＸは、ブロック選択信号８０Ｂと、
奇数側選択信号８２Ｏまたは偶数側選択信号８２ＥをＮ
ＯＲ回路８７，８９とインバータ８８，９０からなる回
路により生成される。ここでも、ブロック選択信号８０
Ｂと、奇数側選択信号８２Ｏまたは偶数側選択信号８２
Ｅは、例えばワイヤードオア接続される。

【００４６】更に、冗長アドレス比較回路６２，６５の
出力は、冗長コラム選択回路６３，６６にそれぞれ与え
られ、そこで、冗長コラム選択信号６４，６７が生成さ
れる。

【００４７】図６は、冗長ＲＯＭ５９の具体的回路図で
ある。ブロック選択回路８０は、記憶されている冗長ア
ドレスに対応するブロックのローアドレスをフューズＦ
１０〜Ｆ１７に記憶する。そして、それらのフューズＦ
１０〜Ｆ１７と直列に接続されるＮ型トランジスタ１０
０〜１０７には、アクセスされたローアドレス信号８７
が供給される。制御信号ｆｒａｚのＬレベルにより、Ｐ
型トランジスタ１０９を介してノードｎ１０がＨレベル
にリセットされる。その時Ｎ型トランジスタ１０８は非
導通である。そこで、アクセスされたローアドレス８７
が供給されて、制御信号ｆｒａｚがＨレベルに変化して
活性化状態になると、トランジスタ１０８が導通し、全
てのローアドレスが一致するとノードｎ１０のＨレベル
が維持されて、ブロック選択信号８０ＢをＬレベルにす
る。また、１つのアドレスでも不一致の場合は、ノード
ｎ１０はＬレベルに引き下げられる。その結果、ブロッ
ク選択信号８０ＢはＨレベルになる。インバータ１１１
とＰ型トランジスタ１１０とは、ノードｎ１０がＨレベ
ルを維持した時に、ノードｎ１０がフローティング状態
になるのを防止する回路である。

【００４８】また、奇数・偶数選択回路８２はブロック
選択回路８０に類似する構成である。即ち、フューズＦ
１８に、コラムアドレスＲＯＭ８１に記憶される冗長ア
ドレスが奇数側か偶数側かの情報が記憶される。この回
路の例では、フューズＦ１８が導通状態では奇数側の冗
長アドレスが記憶され、フューズＦ１８が切断されて非
導通の状態では偶数側の冗長アドレスが記憶されている
ことを示す。この奇数・偶数選択回路８２も、制御信号
ｆｒａｚのＬレベルにより、Ｎ型トランジスタ１２２が
非導通、Ｐ型トランジスタ１２０が導通して、ノードｎ
１１をＨレベルにリセットされる。そして、制御信号ｆ
ｒａｚが活性化状態のＨレベルになると、トランジスタ
１２２を導通状態にし、フューズＦ１８の導通、非導通
状態に応じて、ノードｎ１１がＬレベル、Ｈレベルにな
る。そして、活性化信号ｄｒｓｚのＨレベルに応答し
て、ＮＡＮＤゲート１２５が奇数選択信号８２ＯをＨレ
ベル（奇数側選択）またはインバータ１２６を介して偶
数選択信号８２ＥをＨレベル（偶数側選択）にする。

【００４９】この奇数選択信号８２Ｏ、偶数選択信号８
２Ｅ及びブロック選択信号８０Ｂが、ＮＯＲゲート８
７，８９にそれぞれ与えられ、Ｎ型トランジスタ８８，
９０のインバータ回路により、冗長アドレス有効信号Ｃ
ＦＪＯＸ，ＣＦＪＥＸが生成される。奇数側が選択され
る場合は、ブロック選択信号８０ＢのＬレベルと、偶数
選択信号８２ＥのＬレベルとにより、ＮＯＲゲート８７
の出力がＨレベルとなり、奇数側の冗長アドレス有効信
号ＣＦＪＯＸがＬレベルとなる。一方、偶数側が選択さ
れる場合は、ブロック選択信号８０ＢのＬレベルと、奇
数選択信号８２ＯのＬレベルとにより、ＮＯＲゲート８
９の出力がＨレベルとなり、偶数側の冗長アドレス有効
信号ＣＦＪＥＸがＬレベルとなる。

【００５０】冗長コラムアドレスＲＯＭ８１は、冗長コ
ラムアドレスａ１〜ａ７が記憶される。この冗長コラム
アドレスａ１〜ａ７は、８ビットのコラムアドレスのう
ち、最下位ビットを除いたコラムアドレスの本数であ
る。図６には、その７ビットのコラムアドレスが記憶さ
れるＲＯＭ８１（０１）〜８１（０７）が記載される。
それらの回路は全て同じであるので、代表としてコラム
アドレスａ２を記憶するＲＯＭ８１（０２）を例にして
その回路を説明する。

【００５１】コラムアドレスａ２を記憶するＲＯＭ８１
（０２）には、コラムアドレスａ２を記憶するフューズ
Ｆ２０が、Ｐ型トランジスタ１３０とＮ型トランジスタ
１３１との間に設けられる。フューズＦ２１は、単にフ
ューズＦ２０に対抗して設けてそのインバータの出力レ
ベルを調節するものである。このトランジスタ１３０，
１３１のゲートには、ブロック選択信号８０Ｂが与えら
れる。ブロック選択信号８０ＢのＨレベルにより、ノー
ドｎ１２はＬレベルにリセットされる。その後、ローア
ドレスが一致すると、ブロック選択信号８０ＢのＬレベ
ルにより、Ｐ型トランジスタ１３０が導通し、フューズ
Ｆ２０の記憶状態（導通または非導通）に応じて、ノー
ドｎ１２がＬレベルのまままたはＨレベルになる。この
ノードｎ１２の信号が、トランジスタ回路８３，８４を
構成するＮ型トランジスタ１３４，１３５及びＮ型トラ
ンジスタ１３６，１３７により偶数側の冗長アドレス比
較回路または奇数側の冗長アドレス比較回路に別々に分
配される。

【００５２】トランスファ回路８３，８４には、そのグ
ランド側に接続されたＮ型トランジスタ１３５，１３７
に偶数選択信号８２Ｅと奇数選択信号８２Ｏとが与えら
れる。即ち、選択信号８２Ｅ，８２ＯのＨレベルによ
り、トランジスタ１３５，１３７が導通するので、それ
に対応するノードｎ１２のレベルに応じて制御されるＮ
型トランジスタ１３４，１３６により、記憶されていた
冗長アドレスがＣＦＥ０２Ｚ（６１Ｅ）またはＣＦＯ０
２Ｚ（６１Ｏ）として、出力される。

【００５３】他の冗長コラムアドレスＲＯＭ８１も同じ
構成であり、それぞれにトランスファー回路が設けら
れ、それぞれの冗長アドレスＣＦＯ０１Ｚ〜ＣＦＯ０７
Ｚ（６１Ｏ）、または冗長アドレスＣＦＥ０１Ｚ〜ＣＦ
Ｅ０７Ｚ（６１Ｅ）が出力される。

【００５４】上記した冗長アドレスＣＦＯ０１Ｚ〜ＣＦ
Ｏ０７Ｚ（６１Ｏ）、ＣＦＥ０１Ｚ〜ＣＦＥ０７Ｚ（６
１Ｅ）は、複数の冗長ＲＯＭ５９から出力され、ワイヤ
ードオア構成で接続されてリセット回路８５，８６に供
給される。上記のトランスファ回路８３，８４がワイヤ
ードオア接続であるので、Ｈレベルに上昇することがで
きないので、このリセット回路８５，８６が設けられ、
リセット時に全ての冗長アドレスＣＦＯ０１Ｚ〜ＣＦＯ
０７Ｚ（６１Ｏ）、ＣＦＥ０１Ｚ〜ＣＦＥ０７Ｚ（６１
Ｅ）をＨレベルにリセットする。或いは、リセット回路
８５，８６は、アクティブ時に有効な冗長アドレスのＨ
レベル状態をフローティングにしない様に制御する。更
に、リセット回路８５，８６では、冗長アドレス有効信
号ＣＦＪＯＸ、ＣＦＪＥＸにより、有効な冗長アドレス
の場合のみ、リセット状態が解除される。

【００５５】図７は、リセット回路８５，８６の詳細回
路図である。図４，５に示される通り、第一の実施の形
態例では、このリセット回路８５，８６が、奇数側と偶
数側の冗長アドレス６１Ｏ，６１Ｅにそれぞれ設けられ
る。このリセット回路は、冗長ＲＯＭ５９からの冗長ア
ドレス信号６１Ｏ，６１Ｅを、リセット時に強制的にＨ
レベルにリセットする機能と、冗長アドレス信号が有効
な時にリセット状態を解除する機能と、アクティブ時の
Ｈレベルの冗長アドレス信号６１Ｏ，６１Ｅをフローテ
ィング状態にしない機能とを有する。

【００５６】Ｐ型のトランジスタ１４１〜１４７がリセ
ット用のトランジスタである。活性化信号ｄｒｓｚがＬ
レベルの時にリセット状態となるが、活性化信号ｄｒｓ
ｚのＬレベルに応答して、インバータ１７２〜１７６及
びＮＡＮＤゲート１７７とから一時的にＬレベルになる
信号がノードｎ１５に生成され、その信号によりＰ型ト
ランジスタ１７８が導通し、ノードｎ１６を一時的にＨ
レベルにする。そのノードｎ１６の信号は、インバータ
１７１により反転され、一時的にＬレベルになるリセッ
ト信号ＲＳＴが生成される。リセット信号ＲＳＴの一時
的なＬレベルにより、リセットトランジスタ１４１〜１
４７が一斉に導通し、ノードｎ２１〜ｎ２７を強制的に
Ｈレベルにする。この結果、ワイヤードオア接続された
冗長アドレス信号６１Ｏ，６１Ｅは全てＨレベルにリセ
ットされる。

【００５７】ノードｎ２１〜ｎ２７は、複数の冗長ＲＯ
Ｍ５９からの冗長アドレス信号６１Ｅ，６１Ｏとワイヤ
ードオア接続により接続されるノードである。従って、
上記のリセットトランジスタ１４１〜１４７の導通によ
り、その共通接続ノードｎ２１〜ｎ２７がＨレベルにリ
セットされる。また、同様にワイヤードオア接続されて
いる奇数・偶数側の冗長アドレス有効信号ＣＦＪＯＸ，
ＣＦＪＥＸに対しても、ノードｎ１６がＨレベルにリセ
ットされることで、全ての冗長ＲＯＭ５９からの冗長ア
ドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸがＨレベルにリ
セットされる。

【００５８】次に、リセット回路の別の機能の為に、ノ
ードｎ２１〜ｎ２７がＨレベルのフローティング状態に
なるのを防止するトランジスタ１５１〜１５７とインバ
ータ１６１〜１６７とが、それぞれの冗長アドレスに対
して設けられる。冗長ＲＯＭ５９から冗長アドレス６１
Ｅ，６１Ｏがインバータ１６１〜１６７に与えられる。
そして、奇数・偶数側の冗長アドレス有効信号ＣＦＪＯ
Ｘ，ＣＦＪＥＸが有効状態のＬレベルになると、リセッ
トが解除され、リセット信号ＲＳＴはＨレベルになり、
リセットトランジスタ１４１〜１４７を一斉に非導通と
する。その結果、Ｈレベルのフローティング状態にある
冗長アドレス信号６１Ｅ，６１Ｏの印加されるノードｎ
２１〜ｎ２７は、Ｐ型トランジスタ１５１〜１５７の導
通により確実に電源Ｖｃｃに接続されて、フローティン
グ状態が回避される。

【００５９】冗長アドレス６１Ｅ，６１ＯのＣＦＥ０１
Ｚ／ＣＦＯ０１Ｚ〜ＣＦＥ０７Ｚ／ＣＦＯ０７Ｚは、イ
ンバータ１６１〜１６７により反転されてＨアクティブ
の冗長アドレスＣＦＥ０１Ｘ／ＣＦＯ０１Ｘとして、冗
長アドレス比較回路６５，６２に供給される。

【００６０】図８は、第一の実施の形態例の冗長アドレ
ス比較回路と冗長コラム選択回路の回路図である。第一
の実施の形態例では、冗長ＲＯＭ５９だけを奇数側と偶
数側で共通に設けられ、冗長アドレス比較回路６２，６
５は、奇数側と偶数側にそれぞれ設けられ、それぞれ全
てのコラムアドレスａ１−ａ７の比較が行われる。従っ
て、冗長アドレス比較回路６２，６５は、図示される通
り、コラムアドレスａ１〜ａ７に対応して並列に設けら
れる。

【００６１】図８には、コラムアドレスａ１に対する冗
長アドレス比較回路の回路構成が示される。冗長アドレ
ス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが無効レベルのＨレ
ベルの時は、冗長アドレス６１Ｏ，６１Ｅが無効である
ので、トランジスタ１８７の導通により冗長アドレス比
較回路６２，６５の出力ｃａｊｎｚは全てＬレベルとな
る。従って、冗長コラム選択回路６３，６６の入力は全
てＬレベルとなり、出力６４，６７は非選択のＨレベル
となる。

【００６２】一方、冗長アドレス有効信号ＣＦＪＯＸ，
ＣＦＪＥＸが有効レベルのＬレベルでは、トランジスタ
１８７は非導通となり、ＮＯＲゲート１８０，１８２は
スルー状態となる。従って、冗長アドレス６１Ｏ，６１
ＥのＨレベルまたはＬレベルに応じて、ＣＭＯＳスイッ
チ１８３，１８４または１８５，１８６が導通する。従
って、それに応じて、アクセスされているコラムアドレ
ス４２，４４または４２，４９が、ＮＯＲゲート１８２
を介してまたは介さずに、その反転信号または非反転信
号が出力される。

【００６３】図９は、冗長アドレス６１Ｏ，６１Ｅとア
クセスされたアドレス４２，４４，４２，４９との関係
を示す図表である。これに示される通り、両アドレスが
論理的に排他的関係にある時に一致、論理的に同じの時
に不一致であるとすると、冗長アドレス比較回路６２，
６５により、一致した時は出力がＨレベル、不一致の時
はＬレベルとなる。従って、冗長コラム選択回路６３，
６６は、全てのコラムアドレスａ１〜ａ７に対して一致
した場合に、その出力ｃａｊ０１ｚ〜ｃａｊ０７ｚが全
てＨレベルとなり、ＮＡＮＤゲート１９０と１９１の出
力はＬレベルとなる。その結果、ＮＯＲゲート１９２の
出力はＨレベル、インバータ１９３の出力はＬレベルと
なる。冗長コラム選択信号６４，６７は、Ｌレベルで選
択状態となる。尚、ＮＡＮＤゲート１９０，１９１及び
ＮＯＲゲート１９２は、１つのＮＡＮＤゲートで構成し
ても良い。

【００６４】［第二の実施の形態例］上記の第一の実施
の形態例では、冗長ＲＯＭ５９内にブロックアドレスを
記憶するブロック選択回路８０、偶数と奇数の情報を記
憶する奇数・偶数選択回路８２を冗長アドレスＲＯＭ８
１と共に設けた。そして、その冗長アドレスを、トラン
スファー回路８３，８４により、奇数側の冗長アドレス
比較回路への冗長アドレス信号６１Ｏの配線と、偶数側
の冗長アドレス比較回路への冗長アドレス信号６１Ｅの
配線とに分配する。

【００６５】しかしながら、冗長アドレス信号を奇数側
の配線と偶数側の配線にそれぞれ分配することで、その
配線の本数が膨大になり、集積化の弊害となる。更に、
冗長アドレス信号を奇数側の配線と偶数側の配線に分配
することで、それぞれの配線にリセット回路８５，８６
を設ける必要があり、この点も集積化の弊害になる。

【００６６】一方、冗長ＲＯＭ５９内のブロック選択回
路８０は、ローアドレスとの比較を行うが、ローアドレ
スはＲＡＳ期間に入力され、その後、例えば２０ｎｓｅ
ｃ後に、コラムアドレスがＣＡＳ期間に入力される。

【００６７】そこで、第二の実施の形態例では、冗長Ｒ
ＯＭからの冗長アドレスを出力する端子を、奇数側と偶
数側で共通にし、ローアドレスが入力されてから時分割
で奇数側の冗長アドレスと偶数側の冗長アドレスとを、
それぞれの冗長アドレス比較回路に供給する。先に供給
される奇数側の冗長アドレス比較回路には、その奇数側
の冗長アドレスを記憶するラッチ回路が設けられる。本
実施の形態例は、４ビット以上のプリフェッチ構成のメ
モリ装置にも適用できる。

【００６８】図１０は、第二の実施の形態例の構成図で
ある。図２と同じ部分には、同じ引用番号が付しされて
いる。この例でも、複数のメモリブロックについて、奇
数側の冗長アドレスと偶数側の冗長アドレスとが共通の
冗長ＲＯＭ５９にフレキシブルに記憶される。冗長ＲＯ
Ｍ５９からの冗長アドレス信号６１の端子は、奇数用と
偶数用に共通である。そして、この冗長アドレス信号６
１を奇数側の冗長アドレス比較回路６２と偶数側の冗長
アドレス比較回路６５とに時分割に供給する為に、奇数
側の冗長アドレス比較回路６２に隣接して冗長アドレス
を記憶するラッチ回路２００が設けられる。それ以外の
構成は、図２の場合と同等である。

【００６９】図１１は、第二の実施の形態例の冗長回路
の全体構成を示す図である。図１１では、冗長回路の全
体構成を示し、それぞれの回路構成が微細になっている
ので、それらの回路構成については後に別途説明する。

【００７０】図１１に示される通り、冗長ＲＯＭ５９内
には、第一の実施の形態例と同様に、冗長アドレスを記
憶する冗長アドレスＲＯＭ８１と、その冗長アドレスが
属するメモリブロックのアドレスを記憶するブロック選
択回路８０と、その冗長アドレスが奇数側が偶数側かの
情報を記憶する奇数・偶数選択回路８２が設けられる。
そして、ブロック選択回路８０によりブロック選択アド
レスが一致すると、冗長アドレスＲＯＭ８１からの冗長
アドレスが共通の冗長アドレス信号配線６１から出力さ
れる。尚、複数の冗長ＲＯＭ５９からの冗長アドレス信
号配線６１と冗長アドレス有効信号ＣＦＪＸの配線と
は、ワイヤードオア接続される。

【００７１】この冗長回路では、タイミング信号ＴＳ３
がＬレベルの間は、奇数・偶数選択回路８２により選択
される奇数側の冗長アドレスが、冗長アドレス信号配線
６１に有効に出力され、その後、タイミング信号ＴＳ３
がＨレベルに切り替わった後は、奇数・偶数選択回路８
２により選択される偶数側の冗長アドレスが、冗長アド
レス信号配線６１に有効に出力される。最初に冗長アド
レス信号配線６１に出力された奇数側の冗長アドレス信
号は、冗長アドレス有効信号ＣＦＪＸと共に、ラッチ回
路２００のそれぞれのラッチ回路２０３，２０４にラッ
チされ、奇数側の冗長アドレス比較回路６２に与えられ
る。一方、後で冗長アドレス信号配線６１に出力された
偶数側の冗長アドレス信号は、冗長アドレス有効信号Ｃ
ＦＪＸと共に偶数側の冗長アドレス比較回路６５に与え
られる。冗長アドレス有効信号をラッチする回路２０１
は、１ビット分ラッチするのに対して、奇数側の冗長ア
ドレスをラッチする回路２０２は、７ビット分のラッチ
回路を有する。

【００７２】更に、この冗長回路では、冗長アドレス信
号配線６１を共通化したのに伴い、リセット回路８６も
共通化される。従って、リセット回路８６は、タイミン
グ信号ＴＳ３がＬレベルからＨレベルに切り替わる時
に、奇数側冗長アドレス信号を信号配線からリセットす
るために、一旦リセット動作を行う。そのために、図１
１に示される通り、プリチャージ信号Precharge によ
り、冗長アドレス信号配線６１がＨレベルにプリチャー
ジされる。

【００７３】図１２は、図１１の冗長ＲＯＭ５９の詳細
回路図である。また、図１３は、図１１の冗長アドレス
比較回路６５，６２、ラッチ回路２００、冗長コラム選
択回路６６，６３の詳細回路図である。そして、図１４
は、それらの冗長回路の動作タイミングチャート図であ
る。

【００７４】図１２に示された冗長ＲＯＭの構成は、ブ
ロック選択回路８０、奇数・偶数選択回路８２、冗長ア
ドレスＲＯＭ８１を有する点で、図６に示した第一の実
施の形態例の冗長ＲＯＭと同じである。ブロック選択回
路８０には、アクセス中のローアドレス信号がトランジ
スタ１０〜１０７のゲート８７に与えられる。また、フ
ューズＦ１０〜Ｆ１７に記憶されている冗長コラムアド
レスに対応するブロックのローアドレスが記憶される。
この回路構成は、図６の例とほぼ同じである。奇数・偶
数選択回路８２は、フューズＦ１８に冗長アドレスに対
応する奇数か偶数かの情報が記憶される。この例では、
フューズＦ１８が導通状態の場合は奇数アドレス側の冗
長アドレスを記憶していることを示し、切断状態の場合
は偶数アドレス側の冗長アドレスを記憶していることを
示す。この奇数か偶数かの情報は、タイミング信号ＴＳ
３のＬレベルとＨレベルの時に時分割にノードｎ２１に
読み出される。

【００７５】ブロック選択回路８０でブロックのアドレ
スが一致し、タイミング信号ＴＳ３がＬレベルの時に奇
数・偶数選択回路８２が奇数の情報を記憶している場合
に、若しくは、タイミング信号ＴＳ３がＨレベルの時に
奇数・偶数選択回路８２が偶数の情報を記憶している場
合に、ＮＡＮＤゲート１１２の出力８０ＢがＬレベルと
なる。その結果、冗長アドレスＲＯＭ８１内の冗長アド
レス信号を各出力端子６１−１〜６１−７に出力する。
同時に、冗長アドレス有効信号ＣＦＪＸもインバータ２
２０、トランジスタ２２１により、Ｌレベルと有効状態
のレベルになる。本実施の形態例では、冗長アドレスＲ
ＯＭ８１の出力は、奇数側または偶数側に対して共通の
出力端子６１−１〜６１−７に生成される。従って、図
６の如きトランスファー回路は設けられない。

【００７６】図１４のタイミングチャートに従って説明
すると、クロックＣＬＫ１のタイミングでアクティブコ
マンドが与えられ、アドレス端子にローアドレスが供給
される。その時に、タイミング信号ＴＳ１により冗長Ｒ
ＯＭ５９が活性化され、且つリセット回路によりリセッ
トされる。制御信号ｆｒａｚがＬレベルの間にノードｎ
１０がＨレベルにリセットされていたが、ローアドレス
の入力により制御信号ｆｒａｚがＨレベルに変わり、ト
ランジスタ１０８が導通すると共に、フューズＦ１０〜
Ｆ１７とローアドレスとが比較される。それらが一致す
る時は、ノードｎ１０がＨレベルを維持し、不一致の時
はノードｎ１０がＬレベルに低下する。そこで、タイミ
ング信号ＴＳ２の立ち上がりにより、ブロックアドレス
が一致した冗長ＲＯＭでは、ＮＡＮＤゲート２０９の出
力がＬレベルとなり、トランジスタ２１０を導通させ
る。従って、フューズＦ１８の導通（奇数）または切断
（偶数）により、ノードｎ２０はＨレベルまたはＬレベ
ルとなる。

【００７７】その後、タイミング信号ＴＳ３がＬレベル
の間に、フューズＦ１８が導通して奇数の情報を記憶し
ていた冗長ＲＯＭにおいて、トランスファーゲート２１
８を介してノードｎ２１にＨレベルが出力される。その
結果、その冗長ＲＯＭのイネーブル信号８０ＢがＬレベ
ルとなる。冗長コラムアドレスＲＯＭ８１では、冗長ア
ドレス端子６１−２を出力する部分について説明する
と、冗長アドレスがフューズＦ２０の切断または導通に
より記憶される。イネーブル信号８０ＢのＬレベルによ
り、ノードｎ１２がＨレベルに変化する（フューズＦ２
０が導通）かＬレベルのまま（フューズＦ２０が切断）
となり、それによりＮ型トランジスタ１３４が導通また
は非導通となり、冗長アドレス端子６１−２がＬレベル
またはＨレベルとなる。この信号が、タイミング信号Ｔ
Ｓ４のＨレベルパルスにより、奇数側の冗長アドレス信
号として、奇数側の冗長アドレス比較回路６２の手前に
設けられたラッチ回路２０１，２０２に、冗長アドレス
有効信号ＣＦＪＸと奇数側の冗長アドレスがラッチされ
る。即ち、タイミング信号ＴＳ４により、トランスファ
ーゲート２３４が導通して冗長アドレス有効信号ＣＦＪ
Ｘがラッチ回路２０３にラッチされ、更にトランスファ
ーゲート２３７が導通して冗長アドレス６１がラッチ回
路２０４にラッチされる。

【００７８】その後、プリチャージ回路８６でプリチャ
ージ動作が行われると共に、タイミング信号ＴＳ３がＨ
レベルに切り替わる。それに伴い、冗長ＲＯＭ５９内の
奇数・偶数選択回路８２のトランスファーゲート２１９
が導通し、ノードｎ２０の反転信号がノードｎ２１に出
力される。従って、フューズＦ１８が切断されて偶数の
情報を記憶している冗長ＲＯＭ５９において、ノードｎ
２１がＨレベルとなる。従って、ブロックアドレスが一
致していて偶数の情報を記憶している冗長ＲＯＭにおい
て、イネーブル信号８０ＢがＬレベルとなり、冗長アド
レスＲＯＭ８１に記憶されている冗長アドレスが冗長ア
ドレス端子６１−１〜６１−７に出力される。

【００７９】この時点では、タイミング信号ＴＳ４はＬ
レベルであるので、ラッチ回路２００内のトランスファ
ーゲートは閉じている。従って、その冗長アドレス６１
は、偶数側の冗長アドレス比較回路６５にのみ供給され
る。かくして、奇数側の有効な冗長アドレスは奇数側の
冗長アドレス比較回路６２に、偶数側の有効な冗長アド
レスは偶数側の冗長アドレス比較回路６５にそれぞれ与
えられる。

【００８０】図１３に示された冗長アドレス比較回路６
２，６５は、図８で示した回路と同じである。図１３に
は、冗長アドレス有効信号ＣＦＪＸをラッチするラッチ
回路２０１と冗長アドレス６１をラッチするラッチ回路
２０２とが、奇数側の冗長アドレス比較回路６２の手前
に設けられる。

【００８１】以上の通り、本実施の形態例では、複数の
ブロックに対して、奇数側と偶数側の冗長アドレスを冗
長ＲＯＭにフレキシブルに記憶させるので、冗長ＲＯＭ
の容量を少なくして且つ合理的な確率で不良セルを救済
することができる。しかも、冗長ＲＯＭからの冗長アド
レスの出力端子は、奇数側と偶数側とで共通化して、両
冗長アドレス信号を時分割に与えることができるので、
冗長ＲＯＭの回路構成が簡素化し、冗長アドレスの出力
端子を減らすことができる。本実施の形態例も、４ビッ
ト以上のプリフェッチ構成のメモリ装置にも適用でき
る。

【００８２】［第三の実施の形態例］図１５は、本発明
の第三の実施の形態例の構成図である。図２と同じ部分
には同じ引用番号を付している。この例では、上記した
第一、第二の実施の形態例と同様に、奇数アドレス側セ
ルアレイ１０に冗長セルアレイ１７が設けられ、偶数ア
ドレス側セルアレイ２０に冗長セルアレイ２７が設けら
れる。そして、共通の冗長ＲＯＭ５９が両方のセルアレ
イ１０，２０の不良セルアレイのコラムアドレスをフレ
キシブルに記憶する。

【００８３】本第三の実施の形態例では、更に、冗長ア
ドレス比較回路は、上位のコラムアドレスａ３−ａ７に
ついてアクセスされているアドレス４２と冗長アドレス
６１とを比較する上位冗長アドレス比較回路６１と、下
位のコラムアドレスａ１，ａ２についての、奇数側下位
冗長アドレス比較回路６２Ｂと偶数側下位冗長アドレス
比較回路６５Ｂとを有する。上位冗長アドレス比較回路
６１は、奇数側と偶数側に共通に設けられ、その出力の
比較信号７１は奇数側冗長コラム選択回路６３と偶数側
冗長コラム選択回路６６とに与えられる。奇数側下位冗
長アドレス比較回路６２Ｂには、アクセスされている下
位のコラムアドレス（ａ１，ａ２）４４と冗長アドレス
６１とが比較され、その出力の比較信号７２は奇数側冗
長コラム選択回路６３に与えられる。更に、偶数側下位
冗長アドレス比較回路６５Ｂには、下位のコラムアドレ
ス（ａ１，ａ２）４４またはシフトアドレス（ａ１’，
ａ２’）４９と冗長アドレス６１とが比較され、その出
力の比較信号７３は偶数側冗長コラム選択回路６６に与
えられる。

【００８４】２ビット・プリプリフェッチ回路構成で
は、奇数アドレス側セルアレイと偶数アドレス側セルア
レイとで構成されるが、上位アドレスａ３−ａ７は常に
両セルアレイに対して同じであるので、その上位アドレ
スａ３−ａ７と冗長アドレス６１との比較は、両セルア
レイに共通の上位冗長アドレス比較回路７０で行われ
る。従来の場合に比べて、本第三の実施の形態例では、
上位のコラムアドレスａ３−ａ７の５ビット分の比較回
路を節約できる。更にメモリの容量が大きくコラムアド
レスの本数が増えると、その効果は大きくなる。

【００８５】図１６は、第三の実施の形態例の冗長アド
レス比較回路と冗長コラム選択回路の回路図である。図
１５のブロック図には、共通の冗長ＲＯＭ５９、共通の
上位冗長アドレス比較回路７０、それぞれの下位冗長ア
ドレス比較回路６２Ｂ、６５Ｂ及びそれぞれの冗長コラ
ム選択回路６３，６６が示されるが、図１６では、共通
の上位冗長アドレス比較回路７０と、奇数側の下位冗長
アドレス比較回路６２Ｂと、奇数側の冗長コラム選択回
路６３とだけが示される。

【００８６】先ず、共通化された上位の冗長アドレス比
較回路７０は、アドレス信号ａ３−ａ７の５ビットのア
ドレスの比較を行う。従って、その回路構成は、図８に
示された冗長アドレス比較回路と同じである。上位冗長
アドレス比較回路７０の５本の出力７１は、奇数側の冗
長コラム選択回路６３内のＮＡＮＤゲート１９０と１９
１とに供給される。

【００８７】奇数側の冗長コラム選択回路６３の構成
は、図８の回路と同じである。即ち、ＮＡＮＤゲート１
９０，１９１，ＮＯＲゲート１９２及びインバータ１９
３で構成される。

【００８８】別々に設けられた下位の冗長コラム選択回
路６２Ｂも、その回路構成は上位の冗長アドレス比較回
路７０と同じである。奇数側の下位の冗長コラム選択回
路６２Ｂは、冗長アドレス有効信号ＣＦＪＯＸにより冗
長アドレス６１Ｏを通過させるＮＯＲゲート２５０とそ
の出力のインバータ２５１、アクセスされるコラムアド
レスａ１，ａ２（４４）を通過させるＮＯＲゲート２５
２と、ＣＭＯＳスイッチトランジスタ２５３〜２５６及
びリセットトランジスタ２５７で構成される。そして、
その出力７２は、奇数側の冗長コラム選択回路６３のＮ
ＡＮＤゲート１９０に与えられる。上位の冗長アドレス
比較回路７０の出力７１が全てＨレベル、下位の冗長ア
ドレス比較回路６２Ｂの出力７２が全てＨレベルの時
に、ＮＡＮＤゲート１９０，１９１の出力が共にＬレベ
ルとなり、ＮＯＲゲート１９２の出力はＨレベル、イン
バータ１９３の出力はＬレベルとなる。従って、冗長コ
ラム選択信号６４のＬレベルにより、冗長セルアレイが
選択され、不良セルの選択が禁止される。

【００８９】偶数側の下位の冗長アドレス比較回路６５
Ｂの構成は、図１６に示された奇数側の下位の冗長アド
レス比較回路６２Ｂの構成と同じである。但し、アクセ
スされるコラムアドレスは、アドレスａ１，ａ２（４
４）または桁上げされたアドレスａ１’，ａ２’（４
８）が、最下位アドレスａ０が０か１かで切り換えられ
る。

【００９０】上記の通り、第三の実施の形態例では、上
位の冗長アドレス比較回路７０を共通化することができ
るので、図示された冗長アドレス比較回路７０の分だけ
従来例よりも回路構成を少なくすることができる。本実
施の形態例も、４ビット以上のプリフェッチ構成のメモ
リ装置にも適用できる。

【００９１】［第四の実施の形態例］図１７は、第四の
実施の形態例の冗長回路の全体構成図である。この例
は、上記の第三の実施の形態例の変形例である。この例
では、冗長ＲＯＭ５９は、奇数・偶数選択回路は設けら
れていない。従って、冗長アドレスの出力端子の奇数側
と偶数側に共通である。即ち、この例では、奇数アドレ
ス側のセルアレイまたは偶数アドレス側のセルアレイの
いずれかに不良セルが存在すると、両方のセルアレイに
おいて、冗長セルアレイに同時に置き換えられる。即
ち、奇数側と偶数側の区別なく冗長アドレスが、冗長ア
ドレスＲＯＭ８１に記憶される。そして、冗長ＲＯＭ５
９には、冗長アドレスが複数のメモリセルブロックに対
してのみフレキシブルに記憶される。

【００９２】第四の実施の形態例では、冗長アドレス比
較回路を上位のアドレスａ３〜ａ７を冗長アドレス６１
と比較する共通の上位冗長アドレス比較回路７０と、奇
数側及び偶数側の下位のアドレスａ１，ａ２を冗長アド
レス６１とそれぞれ比較する下位冗長アドレス比較回路
６２Ｂ、６５Ｂとで構成される。この点は、上記の第三
の実施の形態例と同じである。

【００９３】但し、第四の実施の形態例では、冗長ＲＯ
Ｍ５９から奇数側と偶数側に共通の冗長アドレス有効信
号ＣＦＪＸと同じく共通の冗長アドレス６１が出力され
るので、下位冗長アドレス比較回路６２Ｂ、６５Ｂは、
一体型で構成することができる。

【００９４】図１８は、第四の実施の形態例の冗長アド
レス比較回路と冗長コラム選択回路の具体的回路図であ
る。この例は、下位側の冗長アドレス比較回路６２Ｂ、
６５Ｂが一体型で構成される。上位側の冗長アドレス比
較回路７０は、図１６の回路と同じ構成である。下位側
の冗長アドレス比較回路６２Ｂ、６５Ｂでは、冗長アド
レス有効信号ＣＦＪＸのＬレベルにより、ＮＯＲゲート
２５０，２５２，２６２がスルー状態になる。そこで、
冗長アドレス６１の論理により、ゲート２５３，２５４
またはゲート２５５，２５６のいずれかが導通して、奇
数側のアドレス４４の反転または非反転信号が出力７２
として出力される。また、同様に、冗長アドレス６１の
論理により、ゲート２５８，２５９またはゲート２６
０，２６１のいずれかが導通して、偶数側のアドレス４
９の反転または非反転信号が出力７３として出力され
る。

【００９５】上位側の冗長アドレス比較回路７０の出力
７１と下位側の冗長アドレス比較信号６２Ｂ、６５Ｂの
奇数側出力７２とが、ＮＡＮＤゲート１９０，１９１で
まとめられ、出力７１，７２が全てＨレベルの時に、そ
れぞれＬレベルを出力して、ＮＯＲゲート１９２により
Ｈレベルが出力される。その結果、奇数側の冗長コラム
選択信号６４がＬレベル（選択状態）となる。

【００９６】同様に、上位側の冗長アドレス比較回路７
０の出力７１と下位側の冗長アドレス比較信号６２Ｂ、
６５Ｂの偶数側出力７３とが、ＮＡＮＤゲート２６５，
１９１でまとめられ、出力７１，７２が全てＨレベルの
時に、それぞれＬレベルを出力して、ＮＯＲゲート２６
６によりＨレベルが出力される。その結果、偶数側の冗
長コラム選択信号６７がＬレベル（選択状態）となる。

【００９７】この様に、論理的には、図１８に示された
第四の実施の形態例の回路構成は、図１５に示された第
三の実施の形態例の回路構成と同じである。但し、冗長
ＲＯＭ５９をシンプルな構成として冗長アドレス有効信
号ＣＦＪＸと冗長アドレス６１とを奇数側と偶数側とで
共通化したことにより、下位側の冗長アドレス比較回路
は奇数側と偶数側とで一部共通化することができる。

【００９８】［第五の実施の形態例］図１９は、第五の
実施の形態例の全体回路図である。この実施の形態例
は、第二の実施の形態例と同様に、異なる冗長アドレス
６１を時分割で異なる冗長アドレス比較回路３００、３
０２に与える。即ち、図１９には、奇数側のセルアレイ
１０しか示されていない。この例では、セルアレイ１０
に対して２つの冗長セルアレイ１７Ａ、１７Ｂが設けら
れる。その為に、それぞれの冗長セルアレイ１７Ａ，１
７Ｂには、冗長アドレス比較回路３００，３０２と冗長
コラム選択回路６３Ａ，６３Ｂが設けられる。そして、
共通に設けられた冗長ＲＯＭ５９には、２つの冗長セル
アレイ１７Ａ，１７Ｂに対応する冗長アドレスが、複数
の冗長セルアレイ１７Ａ，１７Ｂの選択データと共に記
憶される。

【００９９】そして、共通の冗長アドレス端子６１か
ら、最初に冗長セルアレイ１７Ａに対応する冗長アドレ
スが出力されて、ラッチ回路２００にラッチされ、冗長
アドレス比較回路３００に与えられる。その後、共通の
冗長アドレス端子６１から、冗長セルアレイ１７Ｂに対
応する冗長アドレスが出力されて、冗長アドレス比較回
路３０２に与えられる。即ち、時分割で共通の冗長アド
レス端子６１から、異なる冗長アドレスが異なる冗長ア
ドレス比較回路に与えられる。従って、この実施の形態
例では、複数ビットプリフェッチの構成に限定されな
い。

【０１００】上記の時分割に冗長アドレスを出力する為
の冗長ＲＯＭ５９内の回路構成は、図１１，１２，１３
で示した回路構成に類似する。奇数・偶数選択回路の代
わりに、複数の冗長セルアレイを選択するデータが記憶
された選択回路が設けられる。そして、時分割に冗長ア
ドレスが出力される回路構成は同じである。また、先に
出力される冗長アドレスをラッチするラッチ回路２００
も、図１３に示された回路と同等である。

【０１０１】上記で示した回路構成は一例であり、他の
回路構成によっても本発明が実現できることは、当業者
であれば理解される。特に、冗長アドレスの記憶状態、
フューズの使い方については、当業者により適宜変更で
きる。

【０１０２】

【発明の効果】以上説明した通り、本発明によれば、複
数ビット・プリフェッチ回路構成において、第一のアド
レス群側セルアレイと第二のアドレス群側セルアレイに
それぞれ冗長セルアレイを設けた場合に、冗長アドレス
を記憶する冗長ＲＯＭを第一のアドレス群側と第二のア
ドレス群側に共通に設け、フレキシブルに第一のアドレ
ス群側と第二のアドレス群側のアドレスを記憶させる。
従って、第一のアドレス群側と第二のアドレス群側に別
々に専用の冗長ＲＯＭを設ける場合よりも、冗長ＲＯＭ
の容量を小さくすることができる。

【０１０３】更に、本発明によれば、複数ビット・プリ
フェッチ回路構成において、第一のアドレス群側セルア
レイと第二のアドレス群側セルアレイにそれぞれ冗長セ
ルアレイを設けた場合に、コラムアドレスの内、第一の
アドレス群側と第二のアドレス群側で同じになる上位の
コラムアドレスに対する冗長アドレス比較回路を共通化
し、奇数側と偶数側で異なる下位のコラムアドレスａ
１，ａ２... に対する冗長アドレス比較回路を別々に設
ける。従って、上位の冗長アドレス比較回路の構成を小
規模にすることができる。

【図面の簡単な説明】

【図１】従来のＳＤＲＡＭの２ビット・プリフェッチ回
路の例を示す図である。

【図２】本発明の第一の実施の形態例の構成図である。

【図３】第一の実施の形態例の冗長ＲＯＭと冗長セルア
レイとの関係を示す図である。

【図４】第一の実施の形態例の冗長回路の全体構成図で
ある。

【図５】図４の各ブロックだけで全体の構成を示したブ
ロック図である。

【図６】冗長ＲＯＭ５９の具体的回路図である。

【図７】リセット回路８５，８６の詳細回路図である。

【図８】第一の実施の形態例の冗長アドレス比較回路と
冗長コラム選択回路の回路図である。

【図９】冗長アドレスとアクセスされたアドレスとの関
係を示す図表である。

【図１０】第二の実施の形態例の構成図である。

【図１１】第二の実施の形態例の冗長回路の全体構成を
示す図である。

【図１２】図１１の冗長ＲＯＭの詳細回路図である。

【図１３】図１１の冗長アドレス比較回路、ラッチ回
路、冗長コラム選択回路の詳細回路図である。

【図１４】第二の実施の形態例の冗長回路の動作タイミ
ングチャート図である。

【図１５】第三の実施の形態例の構成図である。

【図１６】第三の実施の形態例の冗長アドレス比較回路
と冗長コラム選択回路の回路図である。

【図１７】第四の実施の形態例の冗長回路の全体構成図
である。

【図１８】第四の実施の形態例の冗長アドレス比較回路
と冗長コラム選択回路の具体的回路図である。

【図１９】第五の実施の形態例の全体回路図である。

【符号の説明】

１０奇数アドレス（第一のアドレス群）側セルア
レイ１７奇数アドレス（第一のアドレス群）側冗長セ
ルアレイ２０偶数アドレス（第二のアドレス群）側セルア
レイ２７偶数アドレス（第二のアドレス群）側冗長セ
ルアレイ５９冗長メモリ、冗長ＲＯＭ６２奇数（第一のアドレス群）側冗長アドレス比
較回路６５偶数（第二のアドレス群）側冗長アドレス比
較回路８０ブロック選択回路８１冗長アドレスメモリ、冗長アドレスＲＯＭ８２奇数・偶数（第一・第二のアドレス群）選択
回路７０上位冗長アドレス比較回路６２Ｂ奇数（第一のアドレス群）側下位冗長アドレ
ス比較回路６５Ｂ偶数（第二のアドレス群）側下位冗長アドレ
ス比較回路２００ラッチ回路

Claims

【特許請求の範囲】

【請求項１】第一のアドレス群に対応する第一のアドレ
ス群側セルアレイと第二のアドレス群に対応する第二の
アドレス群側セルアレイとを有する半導体記憶装置にお
いて、前記第一のアドレス群側セルアレイの不良セルに置き換
えられる第一のアドレス群側冗長セルアレイと、前記第二のアドレス群側セルアレイの不良セルに置き換
えられる第二のアドレス群側冗長セルアレイと、前記不良セルに対応する第一のアドレス群側の冗長アド
レスまたは第二のアドレス群側の冗長アドレスをそれぞ
れ対応する第一・第二のアドレス群選択データと共に記
憶する冗長メモリと、前記冗長メモリから供給される前記第一のアドレス群側
の冗長アドレスと、アクセスされる第一のアドレス群の
アドレスとを比較し、一致する時に前記第一のアドレス
群側冗長セルアレイの選択を有効にする第一のアドレス
群側冗長アドレス比較回路と、前記冗長メモリから供給される前記第二のアドレス群側
の冗長アドレスと、アクセスされる第二のアドレス群の
アドレスとを比較し、一致する時に前記第二のアドレス
群側冗長セルアレイの選択を有効にする第二のアドレス
群側冗長アドレス比較回路とを有することを特徴とする
半導体記憶装置。
【請求項２】請求項１において、前記第一のアドレス群側セルアレイと、第一のアドレス
群側冗長セルアレイと、第二のアドレス群側セルアレイ
と、第二のアドレス群側冗長セルアレイとは、複数のブ
ロックに分割され、前記冗長メモリには、更に、記憶される冗長アドレスに
対応するブロックのアドレスが記憶され、前記冗長セルアレイに記憶されたブロックのアドレス
が、アクセスされるアドレスと一致する時に、前記記憶
された冗長アドレスの前記冗長アドレス比較回路への供
給が有効になることを特徴とする半導体記憶装置。
【請求項３】請求項１または２において、前記冗長メモリは、更に、前記第一・第二のアドレス群
選択データに応じて前記冗長アドレスを別々に出力する
トランスファー回路を有し、前記半導体記憶装置は、更に、前記トランスファー回路から前記第一のアドレス群側冗
長アドレス比較回路と第二のアドレス群側冗長アドレス
比較回路とに別々に接続される第一のアドレス群側冗長
アドレス配線と第二のアドレス群側冗長アドレス配線を
有することを特徴とする半導体記憶装置。
【請求項４】請求項１または２において、更に、前記第一・第二のアドレス群選択データに応じて
前記冗長アドレスが前記冗長メモリから前記第一のアド
レス群側冗長アドレス比較回路と第二のアドレス群側冗
長アドレス比較回路とに時分割で転送される冗長アドレ
ス配線を有することを特徴とする半導体記憶装置。
【請求項５】請求項１ないし４のいずれかにおいて、前記第一のアドレス群が奇数アドレス、前記第二のアド
レス群が偶数アドレスであることを特徴とする半導体記
憶装置。
【請求項６】請求項１ないし４のいずれかにおいて、前記第一のアドレス群及び第二のアドレス群が、最下位
ビットが「００」、「０１」、「１０」、「１１」のう
ちいずれかの２つであることを特徴とする半導体記憶装
置。
【請求項７】第一のコラムアドレス群に対応する第一の
コラムアドレス群側セルアレイと第二のコラムアドレス
群に対応する第二のコラムアドレス群側セルアレイとを
有し、前記セルアレイがロー方向に複数のブロックに分
割された半導体記憶装置において、前記各ブロックに設けられ、前記第一のコラムアドレス
群側セルアレイの不良セルに置き換えられる第一のコラ
ムアドレス群側冗長セルアレイと、前記各ブロックに設けられ、前記第二のコラムアドレス
群側セルアレイの不良セルに置き換えられる第二のコラ
ムアドレス群側冗長セルアレイと、前記不良セルに対応する第一のコラムアドレス群側の冗
長コラムアドレスまたは第二のコラムアドレス群側の冗
長コラムアドレスを、対応するブロック選択用ローアド
レス及び第一・第二のコラムアドレス群選択データと共
にそれぞれ記憶する冗長メモリと、前記冗長メモリから供給される前記第一のコラムアドレ
ス群側の冗長コラムアドレスと、アクセスされる第一の
コラムアドレス群のコラムアドレスとを比較し、一致す
る時に前記第一のコラムアドレス群側冗長セルアレイの
選択を有効にする第一のコラムアドレス群側冗長アドレ
ス比較回路と、前記冗長メモリから供給される前記第二のコラムアドレ
ス群側の冗長コラムアドレスと、アクセスされる第二の
コラムアドレス群のコラムアドレスとを比較し、一致す
る時に前記第二のコラムアドレス群側冗長セルアレイの
選択を有効にする第二のアドレス群側冗長アドレス比較
回路とを有し、前記冗長メモリは、アクセスされるローアドレスと記憶
された前記ブロック選択用ローアドレスとが一致した時
に、前記前記第一・第二のコラムアドレス群選択データ
に応じて前記冗長コラムアドレスを前記第一のコラムア
ドレス群側冗長アドレス比較回路と第二のコラムアドレ
ス群側冗長アドレス比較回路とに時分割で転送すること
を特徴とする半導体記憶装置。
【請求項８】請求項７において、更に、前記冗長メモリから出力される前記冗長コラムア
ドレスの第一のアドレス群側または第二のアドレス群側
のいずれか一方をラッチするラッチ回路を有することを
特徴とする半導体記憶装置。
【請求項９】請求項７または８において、前記第一のアドレス群が奇数アドレス、前記第二のアド
レス群が偶数アドレスであることを特徴とする半導体記
憶装置。
【請求項１０】請求項７または８において、前記第一のアドレス群及び第二のアドレス群が、最下位
ビットが「００」、「０１」、「１０」、「１１」のう
ちいずれかの２つであることを特徴とする半導体記憶装
置。
【請求項１１】第一のアドレス群に対応する第一のアド
レス群側セルアレイと第二のアドレス群に対応する第二
のアドレス群側セルアレイとを有する半導体記憶装置に
おいて、前記第一のアドレス群側セルアレイの不良セルに置き換
えられる第一のアドレス群側冗長セルアレイと、前記第二のアドレス群側セルアレイの不良セルに置き換
えられる第二のアドレス群側冗長セルアレイと、前記不良セルに対応する冗長アドレスを記憶する冗長メ
モリと、前記冗長メモリから供給される前記冗長アドレスの下位
アドレスと、アクセスされる第一のアドレス群の下位ア
ドレスとを比較する第一のアドレス群側下位冗長アドレ
ス比較回路と、前記冗長メモリから供給される前記冗長アドレスの下位
アドレスと、アクセスされる第二のアドレス群の下位ア
ドレスとを比較する第二のアドレス群側下位冗長アドレ
ス比較回路と、前記冗長メモリから供給される前記冗長アドレスの上位
アドレスと、アクセスされる第一のアドレス群及び第二
のアドレス群の共通上位アドレスとを比較する共通上位
冗長アドレス比較回路とを有することを特徴とする半導
体記憶装置。
【請求項１２】請求項１１において、前記第一のアドレス群が奇数アドレス、前記第二のアド
レス群が偶数アドレスであることを特徴とする半導体記
憶装置。
【請求項１３】請求項１１において、前記第一のアドレス群及び第二のアドレス群が、最下位
ビットが「００」、「０１」、「１０」、「１１」のう
ちいずれかの２つであることを特徴とする半導体記憶装
置。
【請求項１４】セルアレイと該セルアレイの不良セルに
置き換えられる複数の冗長セルアレイとを有する半導体
記憶装置において、前記不良セルに対応する冗長アドレスを、前記複数の冗
長セルアレイの選択データと共に記憶する冗長メモリ
と、前記複数の冗長セルアレイ毎に設けられ、前記冗長メモ
リから供給される前記冗長アドレスと、アクセスされる
アドレスとを比較し、一致する時に対応する前記冗長セ
ルアレイの選択を有効にする冗長アドレス比較回路とを
有し、前記冗長メモリは、前記選択データに応じて記憶された
複数の前記冗長アドレスを時分割で前記複数の冗長アド
レス比較回路に供給することを特徴とする半導体記憶装
置。
【請求項１５】請求項１４において、更に、前記冗長メモリから出力される前記冗長アドレス
をラッチするラッチ回路を有することを特徴とする半導
体記憶装置。