KR100668864B1 - 리프레시 어드레스 카운터 - Google Patents

리프레시 어드레스 카운터 Download PDF

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KR100668864B1
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Abstract

본 발명은 리프레시 어드레스 카운터 회로에 관한 것으로, 보다 상세하게는 반도체 메모리의 노멀 워드라인 리프레시 후 리던던시 워드라인 리프레시 동작시 리프레시 어드레스 카운터를 자동으로 배열하는, 리프레시 어드레스 카운터 회로에 관한 것이다.
본 발명은 노멀 리프레시될 워드라인을 어드레싱하기 위해 배열된 복수의 어드레스 카운터, 노멀 리프레시 종료 시 리던던시 리프레시 인에이블 신호(REDSTART)를 생성하는 리셋 발생부 및 리던던시 리프레시될 워드라인을 어드레싱 하기 위해 복수의 어드레스 카운터를 리던던시 리프레시 인에이블 신호에 의해 재배열하는 재배열부를 포함한다.
본 발명은 리던던시 리프레시 동작시 전류(current)를 감소시키고 모든 리던던시 블록을 선택하는 제어신호 배선(글로벌 라인)을 제거할 수 있는 효과가 있다.
메모리, 리프레시, 어드레스 카운터, 리던던시 리프레시, 워드라인

Description

리프레시 어드레스 카운터{refresh address counter}
도 1은 종래의 리프레시 어드레스 카운터 회로도,
도 2는 도1의 리셋 발생부의 상세 회로도,
도 3은 도1의 리프레시 어드레스 카운터의 동작과정을 도시한 타이밍도,
도 4는 본 발명의 일실시예에 따른 리프레시 어드레스 카운터 회로도,
도 5는 도4의 노멀투리던던시 제어부의 회로도,
도 6은 도4의 리셋 발생부의 상세 회로도,
도 7은 도4의 리프레시 어드레스 카운터의 동작과정을 도시한 타이밍도이다.
본 발명은 리프레시 어드레스 카운터 회로에 관한 것으로, 보다 상세하게는 반도체 메모리의 노멀 워드라인 리프레시 후 리던던시 워드라인 리프레시 동작시 리프레시 어드레스 카운터를 자동으로 배열하는, 리프레시 어드레스 카운터 회로에 관한 것이다.
일반적으로 리프레시(refresh)란 DRAM 셀에 데이터가 소멸되기 전에 저장된 데이터를 꺼내서 읽어보고 다시 써 넣는 과정을 말한다. DRAM에서 데이터는 고립된 셀 커패시터에 전하의 형태로 저장되는데 커패시터가 완벽하지 않아 저장된 전하가 리키지 전류(leakage current)에 의해 외부로 소멸되기 때문에, 리프레시 동작이 필요하다.
DRAM에서 리프레시 동작은, 내장된 리프레시 어드레스 카운터가 로우(Row) 어드레스를 발생시켜 리프레시를 수행하는 오토매틱 리프레시(automatic refresh), 리드(read) 동작과 CBR(CAS Before RAS) 동작이 합쳐진 히든 리프레시(hidden refresh) 및 외부로부터 제어신호 없이도 내부에서 생성된 리프레시 타이머(refresh timer)에 의해 자동적으로 리프레시를 수행하는 셀프 리프레시(self refresh) 등의 방법으로 수행될 수 있다.
도 1은 종래의 리프레시 어드레스 카운터 블록 구성도이다. 도 1에 도시된 바와 같이, 종래의 리프레시 어드레스 카운터는, 인버터 딜레이(101), 복수개의 어드레스 카운터(102 내지 114), 캐리 카운터(115) 및 리셋 발생부(116)를 구비한다.
복수개의 어드레스 카운터는 메인 워드라인 지정 카운터(102, 103, 104, 105, 106)와 파이엑스 지정 카운터(107, 108, 109), 블록 지정 카운터(110, 111, 112, 113)순으로 위치되어 전단에 위치한 카운터의 출력과 리셋신호(Reset)를 입력받는다. 뱅크 지정은 별도의 제어부에 의해 이루어지므로 종래의 리프레시 어드레스 카운터에서 생략되어 있다.
도 2는 도1의 리프레시 어드레스 카운터의 리셋 발생부의 상세 회로도이다. 도 2에 도시된 바와 같이, 종래의 리셋 발생부는 NOR2RED 신호, RA<2> 신호 및 TPREF 신호를 입력받아 RED2NORB 신호를 출력하는 낸드게이트(124), RED2NORB 신호를 서로 다른 시간으로 지연시키는 두개의 딜레이부(125,126), 서로 다른 시간으로 지연된 두개의 RED2NORB 신호를 입력받는 낸드게이트(127), 낸드게이트(127)의 출력을 반전시켜 리셋(Reset) 신호를 출력하는 복수의 인버터(128,129,130)을 구비한다.
여기서 NOR2RED 신호는 노멀 워드라인(normal wordline) 리프레시가 완료되었다는 정보를 가지는 신호로서 리던던시(redundancy) 워드라인 리프레시가 진행되는 동안 '하이(HIGH)' 상태를 유지한다. TPREF 신호는 노멀 및 리던던시 영역의 오토 리프레시 테스트모드(auto refresh testmode)를 나타내는 신호로서 '하이(HIGH)' 상태일 때 리셋 발생부(116)는 리셋 신호를 출력한다.
한편, RA<2> 신호는 2번 어드레스 카운터(109)의 출력신호로서, '로우(LOW)'상태에서 '하이(HIGH)'상태로 전이(transition)되면 리셋 발생부(116)는 리셋 신호를 출력한다.
도 3은 도1의 리프레시 어드레스 카운터의 동작과정을 도시한 타이밍도이다. 도 3을 참조하여, 종래의 리프레시 어드레스 카운터의 동작과정을 설명한다.
먼저 인버터 딜레이(101)는 REFA 신호를 입력받아 3번 어드레스 카운터(102)로 입력한다. 여기서 REFA 신호는 리프레시 인에이블 신호(REF)가 딜레이된 신호이다. 3번 어드레스 카운터(102)는 인버터 딜레이(101)의 출력을 입력받아 RA<3> 펄스 신호를 생성하여 4번 어드레스 카운터(103)로 입력한다.
4번 어드레스 카운터(103)는 3번 어드레스 카운터(102)로부터 RA<3> 펄스 신호를 입력받아 RA<4> 펄스 신호를 생성하여 5번 어드레스 카운터(104)로 입력한다. 여기서 RA<4> 펄스 신호는 RA<3> 펄스 신호의 2배 주기를 가진다.
3번 어드레스 카운터(102)의 출력이 4번 어드레스 카운터(103)에 입력되는 것과 방식과 동일하게 다른 어드레스 카운터(104, 105, 106, 107, 108, 109, 110, 111, 112, 113, 114)도 전단에 위치하는 어드레스 카운터의 출력을 입력받아 입력되는 펄스 신호 주기의 2배수된 주기를 갖는 신호를 생성하여 출력한다.
복수의 어드레스 카운터 중 제일 후단에 위치하는 11번 어드레스 카운터(114)가 출력신호인 RA<11> 펄스 신호를 캐리 카운터(115)로 입력하면 캐리 카운터(115)는 노멀 워드라인의 리프레시 동작의 종료를 알리는 NOR2RED 신호를 '하이(HIGH)'상태로 출력한다.
NOR2RED 신호가 '하이(HIGH)' 상태에서 어드레스 카운터(102 내지 114)의 출력 펄스 신호는 리던던시 워드라인을 리프레시하는 동작을 수행한다. 리던던시 워드라인 리프레시는 3번 어드레스 카운터(102)부터 2번 어드레스 카운터(109)까지의 카운팅 동작으로 이루어진다.
2번 어드레스 카운터(109)의 출력신호가 '로우(LOW)'상태에서 '하이(HIGH)'상태로 전이되면 리셋 발생부(116)는 노멀 워드라인 리프레시 동작 및 리던던시 워드라인 리프레시 동작을 리셋하는 리셋 신호를 출력한다. 따라서 모든 어드레스 카운터(102 내지 114)와 캐리 카운터(115)는 리셋 발생부로부터 리셋 신호를 입력받고 초기화된다.
그러나 종래의 리프레시 어드레스 카운터에서는 노멀 워드라인 리프레시 후, 리던던시 워드라인 리프레시되는 동안 별도의 제어신호에 의해서 모든 리던던시 블록이 선택되어야 하는데 이는 리던던시 워드라인 리프레시 동안 전류(current)를 증가시키는 문제점이 있다.
이러한 문제점을 해결하기 위해 리던던시 워드라인을 선택하는 별도의 어드레스 카운터를 추가할 수 있으나 이는 레이아웃 사이즈의 증가시키는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 반도체 메모리의 노멀 워드라인 리프레시 후 리던던시 워드라인 리프레시 동작시 리프레시 어드레스 카운터를 자동으로 배열하여 리던던시 블록을 선택하는, 리프레시 어드레스 카운터를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 리프레시 어드레스 카운터는 노멀 리프레시될 워드라인을 어드레싱하기 위해 배열된 복수의 어드레스 카운터; 상기 노멀 리프레시 종료 시, 리던던시 리프레시 인에이블 신호를 생성하는 리셋 발생부; 및 리던던시 리프레시될 워드라인을 어드레싱 하기 위해 상기 복수의 어드레스 카운터를 상기 리던던시 리프레시 인에이블 신호에 의해 재배열하는 재배열부;를 포함한다.
여기서 상기 어드레스 카운터는 입력 펄스신호의 주기를 두배로 늘려 출력하는 플립플롭인 것이 바람직하다.
또한, 상기 복수의 어드레스 카운터는 리프레시 인에이블 신호가 첫번째 어드레스 카운터의 입력신호로 입력되면 노멀 리프레시될 워드라인을 어드레싱하는 것이 바람직하다.
또한, 상기 재배열부는 상기 리던던시 리프레시 인에이블 신호에 의해, 노멀 카운팅 신호와 리던던시 카운팅 신호 중 선택되는 신호를 상기 복수의 어드레스 카운터 중 적어도 하나의 후단 어드레스 카운터로 입력하며, 상기 노멀 카운팅 신호는 노멀 리프레시를 위해 배열된 전단 어드레스 카운터의 출력신호이며, 상기 리던던시 카운팅 신호는 리던던시 리프레시를 위해 재배열된 전단 어드레스 카운터의 출력신호인 것이 바람직하다.
또한 상기 재배열부는 상기 노멀 카운팅 신호를 입력받아 출력단으로 전달하는 제1 트랜스퍼 게이트, 상기 리던던시 카운팅 신호를 입력받아 출력단으로 전달하는 제2 트랜스퍼 게이트를 포함하며, 상기 제1 트랜스퍼 게이트와 제2트랜스퍼 게이트는 상기 리던던시 리프레시 인에이블 신호에 의해 제어되는 것이 바람직하다.
또한, 상기 리셋 발생부는 상기 리던던시 리프레시 종료 시 상기 어드레스 카운터를 초기화시키는 리셋 신호를 더 생성할 수 있다.
이하 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세하게 설명한다.
도 4는 본 발명의 일실시예에 따른 리프레시 어드레스 카운터 회로도이다. 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 리프레시 어드레스 카운터는 인버터 딜레이(201), 복수의 어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218), 캐리 카운터(220), 리셋 발생부(221) 및 복수의 노멀투리던던시(NOR2RED) 제어부(202, 206, 215, 217, 219)를 포함한다.
상기 인버터 딜레이(201)는 입력되는 REFA 신호를 반전시켜 제1 NOR2RED 제어부(202)로 입력한다. REFA 신호는 리프레시 인에이블 신호(REF)가 딜레이된 신호이다.
상기 복수의 어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218)는 워드라인을 리프레시 시키기 위해 워드라인의 어드레스를 카운팅한다. 본 실시예에서 어드레스 카운터는 NOR2RED 제어부(202, 206, 215, 217, 219)에 의해 재배열될 수 있다.
여기서 어드레스는 216개의 워드라인을 어드레싱하는 경우로서, 어드레스 A14, A15는 뱅크 지정(4뱅크), 어드레스 A13은 뱅크의 하프 지정, 어드레스 A8 내지 A12는 블록 지정(32블록), 어드레스 A3 내지 A7은 메인 워드라인 지정 및 A0 내지 A2는 파이엑스(PX) 지정으로 할당되는 경우를 예시하여 설명한다.
어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218)는 클록(clock)의 에지(edge)에서 동작하는 플립플롭인 것이 바람직하다. 따라서 어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218)는 입력신호의 주기를 두배로 늘려 출력한다.
상기 캐리 카운터(220)는 제5 NOR2RED 제어부를 통해 입력되는 RA<11> 펄스 신호가 '하이(HIGH)' 상태에서 '로우(LOW)'상태로 전이되면 노멀 워드라인의 리프레시 동작의 종료를 알리는 NOR2RED 신호를 '하이(HIGH)'상태로 전이시켜 출력한다.
상기 리셋 발생부(221)는 NOR2RED 신호, RA<3> 신호 및 TPREF 신호를 입력받아 어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218)와 캐리 카운터(220)를 초기화시키는 리셋 신호(RESET)와 리던던시 리프레시 스타트바 신호(REDSTARTB)를 생성하여 출력한다.
상기 복수의 노멀투리던던시 제어부(202, 206, 215, 217, 219)는 REDSTARTB 신호의 상태에 따라서, 전단에 위치하는 어드레스 카운터의 출력을 후단에 위치하는 어드레스 카운터로 전달하여 노멀 워드라인 리프레시 동작을 수행하도록 하거나, 리던던시 리프레시 어드레스 카운팅 신호를 입력받아 어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218) 중 선택되는 어드레스 카운터를 재배열시켜 리던던시 워드라인 리프레시 동작을 수행하도록 한다.
본 실시예에서 제1 NOR2RED 제어부(202)는 3번 어드레스 카운터(203) 전단에 위치하여 RA<11> 신호를 리던던시 리프레시 어드레스 카운팅 신호로 입력받고, 제2 NOR2RED 제어부(206)는 0번 어드레스 카운터(203) 전단에 위치하여 RA<12> 신호를 리던던시 리프레시 어드레스 카운팅 신호로 입력받고, 제3 NOR2RED 제어부(215)는 12번 어드레스 카운터(216) 전단에 위치하여 REFA 신호를 입력받고, 제4 NOR2RED 제어부(217)는 11번 어드레스 카운터(219) 전단에 위치하여 RA<10> 신호를 리던던시 리프레시 어드레스 카운팅 신호로 입력받고, 제5 NOR2RED 제어부(219)는 캐리 카운터(220) 전단에 위치하여 RA<12> 신호를 리던던시 리프레시 어드레스 카운팅 신호로 입력받는 경우를 예시하여 설명한다.
도 5는 도4의 노멀투리던던시 제어부의 상세 회로도이다. 도 5에 도시된 바와 같이, 노멀투리던던시 제어부(NOR2RED control)는 노멀 리프레시 어드레스 카운팅 신호를 입력받아 출력단으로 전달하는 제1 CMOS트랜스퍼 게이트(225), 리던던시 리프레시 어드레스 카운팅 신호를 입력받아 출력단으로 전달하는 제2 CMOS트랜스퍼 게이트(226) 및 복수의 인버터(222, 223, 224, 227)를 포함한다.
CMOS 트랜스퍼 게이트(225, 226)는 리셋 발생부로부터 입력받는 REDSTARTB 신호에 의해 출력단으로 노멀 리프레시 어드레스 카운팅 신호 또는 리던던시 리프레시 어드레스 카운팅 신호를 전달할 수 있다.
여기서 노멀 리프레시 어드레스 카운팅 신호는 NOR2RED 제어부의 전단에 위치한 어드레스 카운터의 출력 신호를 의미하며, 리던던시 리프레시 어드레스 카운팅 신호는 본 발명의 일실시예에 따라 리던던시 리프레시 동작시 어드레스 카운터를 재배열하기 위해 NOR2RED 제어부의 전단에 위치하지 않은 어드레스 카운터의 출력 신호를 의미한다. REDSTARTB 신호는 리셋 발생부로부터 생성되며 노멀 워드라인 리프레시후 리던던시 워드라인 리프레시 동작이 시작됨을 알리는 신호이다.
본 실시예에서 REDSTARTB 신호가 '하이(HIGH)' 상태이면 제2 CMOS트랜스퍼 게이트(226)은 턴오프되고 제1 CMOS트랜스퍼 게이트(225)가 턴온된다. 따라서 NOR2RED 제어부는 노멀 리프레시 어드레스 카운팅 신호를 출력한다.
즉 NOR2RED 제어부 후단에 위치하는 어드레스 카운터는 NOR2RED 제어부전단에 위치하는 어드레스 카운터가 출력하는 출력 신호를 그대로 전달받게 되어 본 실시예의 리프레시 어드레스 카운터는 노멀 워드라인 리프레시 동작을 수행할 수 있게 된다.
반면 REDSTARTB 신호가 '로우(LOW)' 상태이면 제1 CMOS트랜스퍼 게이트(225)가 턴오프되고 제2 CMOS트랜스퍼 게이트(226)가 턴온된다. 따라서 NOR2RED 제어부는 리던던시 리프레시 어드레스 카운팅 신호를 출력한다.
즉 NOR2RED 제어부 후단에 위치하는 어드레스 카운터는 NOR2RED 제어부 전단에 위치하는 어드레스 카운터가 출력하는 출력 신호대신 NOR2RED 제어부 전단에 위치하지 않는 어드레스 카운터가 출력하는 출력 신호를 전달받게 된다. 이로 인하여 본 실시예의 리프레시 어드레스 카운터는 리던던시 워드라인 리프레시 동작시 어드레스 카운터를 자동으로 재배열하여 리던던시 블록을 선택할 수 있게 된다.
도 6은 도4의 리셋 발생부의 상세 회로도이다. 도6에 도시된 바와 같이, 본 실시예의 리셋 발생부는 NOR2RED 신호, RA<3> 신호 및 TPREF 신호를 입력 받아 RED2NORB 신호를 출력하는 제1낸드게이트(228), RED2NORB 신호를 서로 다른 시간으 로 지연시키는 두개의 딜레이부(232, 233), 서로 다른 시간으로 지연된 구개의 RED2NORB 신호를 입력받는 제2낸드게이트(234), 제2낸드게이트(234)의 출력을 반전시켜 리셋 신호를 출력하는 복수의 인버터(235, 236, 237), 및 NOR2RED 신호와 TPREF 신호를 입력받아 REDSTARTB 신호를 생성하여 출력하는 제3낸드게이트(229)를 포함한다. 제3낸드게이트(229)는 출력단에 짝수개의 인버터(230,231)를 포함할 수 있다.
여기서 REDSTARTB 신호는 노멀 워드라인에 대한 리프레시 동작이 끝나고 리던던시 워드라인에 대한 리프레시 동작이 시작됨을 알리는 신호로서, NOR2RED 제어부에 입력되어 어드레스 카운터를 재배열하는 제어신호이다. NOR2RED 신호와 TPREF 신호는 도 2에서 설명한 바와 같다.
한편 본 실시예의 리셋 발생부는 종래의 리셋 발생부의 입력신호인 RA<2> 신호를 대신하여 RA<3> 신호를 입력받는다. 이를 좀 더 자세하게 설명한다.
종래에는 리던던시 워드라인 리프레시 동작은 노멀 워드라인 리프레시 동작시 사용되는 어드레스 카운터 배열의 일부를 배열의 변경없이 그대로 사용한다. 예를 들면, 도1에서 3번 내지 7번 어드레스 카운터(102~106)와 0번 내지 2번 어드레스 카운터(107~109)를 사용한다.
반면, 본 실시예에서 리던던시 워드라인 리프레시 동작은 노멀 워드라인 리프레시 동작시 사용되는 어드레스 카운터를 재배열하여 사용한다. 예를 들면 12번 어드레스 카운터(216), 0번 어드레스 카운터(209), 1번 어드레스 카운터(210), 2번 어드레스 카운터(211), 8번 어드레스 카운터(212), 9번 어드레스 카운터(213), 10 번 어드레스 카운터(214), 11번 어드레스 카운터(218), 3번 어드레스 카운터(203) 순으로 재배열된 카운터를 이용할 수 있다.
따라서 종래의 리셋 발생부에서 RA<2> 신호는 마지막 리던던시 워드라인이 리프레시됨을 알리는 신호가 되지만 본 실시예에서는 RA<3> 신호가 마지막 리던던시 워드라인이 리프레시됨을 알리는 신호가 된다.
도 7은 도4의 리프레시 어드레스 카운터의 동작과정을 도시한 타이밍도이다. 도 7을 참조하여, 본 발명의 일실시예에 따른 리프레시 어드레스 카운터의 동작과정을 설명한다.
먼저 노멀 워드라인 리프레시 동작을 설명한다. 노멀 워드라인 리프레시 동작은 도3에서 설명한 종래의 노멀 워드라인 리프레시 동작과 유사하다. 즉 딜레이된 리프레시 인에이블 신호(REFA)가 본 실시예의 리프레시 어드레스 카운터에 입력되면, 배열된 어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218)는 전단에 위치하는 어드레스 카운터의 출력신호를 입력받아 주기를 두배로 만들어 후단에 위치하는 어드레스 카운터로 입력한다.
이때 '하이(HIGH)'상태에 있는 REDSTARTB 신호는 입력되는 노멀 리프레시 어드레스 카운팅 신호를 그대로 출력하도록 NOR2RED 제어부(202, 206, 215, 217, 219)의 CMOS트랜스퍼 게이트를 제어한다.
배열된 복수의 어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218) 중 제일 후단에 위치하는 11번 어드레스 카운터(218)가 출력신호인 RA<11> 펄스 신호를 제5 NOR2RED 제어부(219)를 통해 캐리 카운터(220)로 입력하면 캐리 카운터(220)는 노멀 워드라인의 리프레시 동작의 종료를 알리는 NOR2RED 신호를 '하이(HIGH)'상태로 출력하여 리셋 발생기(221)로 입력한다.
다음은 리던던시 워드라인 리프레시 동작을 설명한다. 리던던시 워드라인 리프레시 동작은 리셋 발생기(221)가 '하이(HIGH)' 상태의 NOR2RED 신호와 TPREF 신호를 입력받아 REDSTARTB 신호를 '하이(HIGH)' 상태에서 '로우(LOW)'상태로 전이시키면서 시작된다.
'로우(LOW)'상태의 REDSTARTB 신호를 입력받은 복수의 NOR2RED 제어부(202, 206, 215, 217, 219)는 노멀 리프레시 어드레스 카운팅 신호 대신 리던던시 어드레스 카운팅 신호를 출력한다. 따라서 리던던시 워드라인 리프레시 동작은 NOR2RED 제어부(202, 206, 215, 217, 219)에 의해 재배열된 어드레스 카운터에 의해 이루어지게 된다.
이를 좀 더 상세하게 설명한다. 딜레이된 리프레시 인에이블 신호(REFA)를 입력받는 제3 NOR2RED 제어부(215)가 12번 어드레스 카운터(216)로 리프레시 인에이블 펄스신호를 입력하면, 12번 어드레스 카운터(216)는 입력되는 리프레시 인에이블 펄스신호의 주기를 두배로하여 출력한다.
이때 12번 어드레스 카운터(216)의 출력신호는 11번 어드레스 카운터로 입력되지 않고 0번 어드레스 카운터로 입력되게 된다. 왜냐하면 12번 어드레스 카운터(216)의 출력신호는 제4 NOR2RED 제어부(217)의 노멀 리프레시 어드레스 카운팅 신호로 입력되는 반면 제2 NOR2RED 제어부(208)의 리던던시 리프레시 어드레스 카운 팅 신호로 입력되기 때문이다. 즉 어드레스 카운터가 제2 및 제4 NOR2RED 제어부(208, 217)에 의해 재배열된다.
그리고 다음 동작은 0번 어드레스 카운터(209), 1번 어드레스 카운터(210), 2번 어드레스 카운터(211), 8번 어드레스 카운터(212), 9번 어드레스 카운터(213) 및 10번 어드레스 카운터(214) 순으로 이루어지게 된다.
이때 10번 어드레스 카운터(214)의 출력신호는 12번 어드레스 카운터(216)로 입력되지 않고 11번 어드레스 카운터(218)로 입력되게 되는데 이는 상기에서 12번 어드레스 카운터(216) 출력신호에서 설명한 바와 같이, 제3 및 제4 NOR2RED 제어부(215, 217)에 의해 어드레스 카운터가 재배열되기 때문이다.
마지막 동작으로 제1 NOR2RED 제어부(202)에 의해 11번 어드레스 카운터(218)의 출력신호를 입력받은 3번 어드레스 카운터(203)가 입력신호의 주기를 두배한 신호를 출력하면, 리셋 발생부(221)는 리셋 신호를 '하이(HIGH)'상태에서 '로우(LOW)'상태로 전이 시켜 모든 어드레스 카운터(203, 204, 205, 206, 207, 209, 210, 211, 212, 213, 214, 216, 218)와 캐리 카운터(220)를 초기화한다.
즉 리던던시 워드라인 리프레시 동작시 NOR2RED 제어부(202, 206, 215, 217, 219)는 12번 어드레스 카운터(216), 0번 어드레스 카운터(209), 1번 어드레스 카운터(210), 2번 어드레스 카운터(211), 8번 어드레스 카운터(212), 9번 어드레스 카운터(213), 10번 어드레스 카운터(214), 11번 어드레스 카운터(218), 3번 어드레스 카운터(203) 순으로 어드레스 카운터를 재배열한다.
따라서 별도의 제어신호에 의해서 모든 리던던시 블록이 선택되어야 하는 종 래의 리던던시 워드라인 리프레시 동작과 다르게, 본 실시예에 따르면 NOR2RED 제어부에 의해 자동으로 재배열된 어드레스 카운터는 리프레시될 블록에 대한 정보를 제공하므로 리던던시 워드라인 리프레시 동안 전류를 증가시키는 종래의 문제점이 해소되게 된다.
이상에서 설명한 바와 같이, 본 발명의 리프레시 어드레스 카운터는, 반도체 메모리의 노멀 워드라인 리프레시 후 리던던시 워드라인 리프레시 동작시 리프레시 어드레스 카운터를 자동으로 배열하여 리던던시 블록을 선택할 수 있게 함으로써, 리던던시 리프레시 동작시 전류(current)를 감소시키고 모든 리던던시 블록을 선택하는 제어신호 배선(글로벌 라인)을 제거할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 노멀 리프레시될 워드라인을 어드레싱하기 위해 배열된 복수의 어드레스 카운터;
    상기 노멀 리프레시 종료 시, 리던던시 리프레시 인에이블 신호를 생성하는 리셋 발생부; 및
    리던던시 리프레시될 워드라인을 어드레싱 하기 위해 상기 복수의 어드레스 카운터를 상기 리던던시 리프레시 인에이블 신호에 의해 재배열하는 재배열부;
    를 포함하는 리프레시 어드레스 카운터.
  2. 제 1 항에 있어서,
    상기 어드레스 카운터는 입력 펄스신호의 주기를 두배로 늘려 출력하는 플립플롭인
    리프레시 어드레스 카운터.
  3. 제 2 항에 있어서,
    상기 복수의 어드레스 카운터는 리프레시 인에이블 신호가 첫번째 어드레스 카운터의 입력신호로 입력되면 노멀 리프레시될 워드라인을 어드레싱하는
    리프레시 어드레스 카운터.
  4. 제 1 항에 있어서,
    상기 재배열부는 상기 리던던시 리프레시 인에이블 신호에 의해, 노멀 카운팅 신호와 리던던시 카운팅 신호 중 선택되는 신호를 상기 복수의 어드레스 카운터 중 적어도 하나의 후단 어드레스 카운터로 입력하며,
    상기 노멀 카운팅 신호는 노멀 리프레시를 위해 배열된 전단 어드레스 카운터의 출력신호이며,
    상기 리던던시 카운팅 신호는 리던던시 리프레시를 위해 재배열된 전단 어드레스 카운터의 출력신호인
    리프레시 어드레스 카운터.
  5. 제 4 항에 있어서,
    상기 재배열부는 상기 노멀 카운팅 신호를 입력받아 출력단으로 전달하는 제1 트랜스퍼 게이트, 상기 리던던시 카운팅 신호를 입력받아 출력단으로 전달하는 제2 트랜스퍼 게이트를 포함하며,
    상기 제1 트랜스퍼 게이트와 제2트랜스퍼 게이트는 상기 리던던시 리프레시 인에이블 신호에 의해 제어되는
    리프레시 어드레스 카운터.
  6. 제 1 항에 있어서,
    상기 리셋 발생부는 상기 리던던시 리프레시 종료 시 상기 어드레스 카운터를 초기화시키는 리셋 신호를 더 생성하는
    리프레시 어드레스 카운터.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100805699B1 (ko) 2006-08-31 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
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