JPH06259991A

JPH06259991A - メモリ用の列冗長回路装置

Info

Publication number: JPH06259991A
Application number: JP6044835A
Authority: JP
Inventors: Dominique Savignac; サヴイニアツクドミニク; Juergen Weidenhoefer; ワイデンホーフアーユルゲン; Diether Sommer; ゾンマーデイーター
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1993-02-19
Filing date: 1994-02-18
Publication date: 1994-09-16
Anticipated expiration: 2019-12-22
Also published as: EP0612074B1; KR940020415A; US5457655A; DE59310168D1; JP3605135B2; TW323368B; ATE200939T1; HK1005300A1; KR100286789B1; EP0612074A1

Abstract

(57)【要約】【目的】メモリ用の列冗長回路装置において、列冗長
の増大の際に存在するヒューズブロックの改善された利
用および電流消費の減少を可能にする。【構成】ｘ行およびｙ列のなかに配置されているメモ
リセルを有するａのメモリブロックＢＫ₁…_Nと、ｂ行
およびｃ列のなかに配置されている冗長メモリセルと、
列デコーダＣＤＥＣと、ｃの冗長列デコーダＲＣＤ₁…
_nとを有し、その際に各列デコーダＲＣＤ₁…_nが各メ
モリブロックＢＫ₁…_nのｃの冗長列の１つに対応付け
られており、またｄのコーディング要素ＣＦ₁,₁…_P,4
を有するメモリ用の列冗長回路装置において、ｄのコー
ディング要素ＣＦ₁,₁…_P,4の各々がアドレス復号手段
を含んでおり、それにより各コーディング要素が任意の
メモリブロックＢＫ_1,nに対応付けられている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は請求項１の前文によるメ
モリ用の列冗長回路装置に関する。

【０００２】

【従来の技術】このような装置はたとえば「ＩＥＥＥジ
ャーナル・固体回路編」第２６巻、第１号、１９９１年
１月、第１２頁以降に記載されている。

【０００３】あらゆる新しいメモリ世代におけるラスタ
ー寸法の縮小はセル領域内の欠陥の発生確率を高める。
従って採算の合う製造はこのような欠陥を補修し得る装
置をメモリ上に必要とする。通常、プログラム可能なコ
ーディング要素により欠陥セルの代わりに使用される付
属セルが設けられている。

【０００４】より大きい容量のメモリではメモリセルが
多くのブロックに分割されている。メモリセルのマトリ
ックス状の配置のゆえに付属セルは同じく行および列内
に配置されなければならない。これらの冗長な導線は一
般にセル領域の縁に構成されている。それらはそれぞれ
プログラム可能な要素により、与えられるアドレスと関
連して選択される。

【０００５】これらのプログラム可能な要素はたとえば
レーザー溶断可能なヒューズブロックであってよい。通
常各ヒューズブロックが１つまたはそれ以上の冗長な導
線に固定的に対応付けられている。補修可能性が高めら
れるべきであれば、冗長な導線の数が高められなければ
ならず、従ってまたヒューズブロックの数が増されなけ
ればならない。このような冗長拡大の占有面積需要は大
きく、またウェーハあたりの個数の減少に通ずる。現在
のメモリ世代ではヒューズブロックに対して必要とされ
る面積はそれらの駆動回路と共にほぼ冗長メモリセルが
必要とする面積と同じ大きさである。一方ではたとえば
４メガ‐メモリにおける冗長利用の統計は、平均的にヒ
ューズブロックの半分しか補修のために使用されないこ
とを示す。他方では欠陥解析の際に、冗長性の倍増が２
０％以上までの収率を可能にすることが判明している。
このことは、たとい原理的に十分にプログラム可能なコ
ーディング要素が利用できるとしても、冗長アーキテク
チュアの従来の設計ではメモリの主要な部分が補修され
得ないことを示す。

【０００６】補修可能性が高められるべきであれば、占
有面積の理由から、冗長導線の数のみが大きくされなく
てはならないこと、また適当な回路の利用により存在す
るヒューズブロックの一層良好な利用が達成され得るこ
とが有利であろう。

【０００７】列冗長の拡大の際に電流消費の増大は別の
問題を呈する。１つのサイクルの開始時にのみ使用され
るライン冗長と対照的に、列冗長の駆動はすべての能動
化サイクルのなかで作動可能状態になければならない。
この駆動のためにこれまではダイナミックな論理および
横電流成分を有する回路が使用されているので、列冗長
の拡大は同時に電流消費の増大をも意味する。

【０００８】従来の技術による列冗長を有するメモリの
簡単化されたブロック回路図が図１に示されている。そ
の際に冗長な列に対するコーディングユニットはブロッ
クに固定的に対応付けられている。図１には、外部から
与えられている制御クロックＲＡＳ（列アドレス‐スト
ローブ）、ＣＡＳ（行アドレス‐ストローブ）、ＷＥ
（書込みイネーブル）および場合によってはＯＥ（出力
イネーブル）を処理するコントロールユニットＣＴＲＬ
が示されている。このコントロールユニットＣＴＲＬの
なかで、図面中で制御バスＣＴＢのなかにまとめられて
いる通常の内部制御クロック信号が発生される。さら
に、外部アドレスＥＸＡＯ…ｑから内部ライン‐アドレ
スをユニットＣＴＲＬからの制御線のコントロールのも
とに導き出すライン‐アドレス‐バッフア‐ユニットＲ
ＡＢＦが示されている。さらに、外部アドレスＥＸＡＯ
…ｑからコントロールユニットＣＴＲＬからの制御線と
一緒に内部列アドレスＣＡＢを発生する列アドレス‐バ
ッフア‐ユニットＣＡＢＦが示されている。メモリへの
またメモリからのデータ転送の役割をする入力‐出力ユ
ニットＩＯＢが設けられている。それに外部データ線Ｅ
ＸＤＯ…ｑが接続されている。

【０００９】これらのユニットはメモリの標準周辺装置
を形成しており、従ってこれ以上に詳細には説明されな
い。種々の制御線の機能は個々の回路の理解に必要な際
に後で説明される。

【００１０】さらに図１にはＮのメモリブロックＢＫ₁
…Ｎの群が示されており、その際にＮは２の倍数、たと
えばＮ＝２^mであり、またそれらのうちの２つ、ＢＫ₁
およびＢＫ_nが図１中に示されている。さらに、すべて
のブロックＢＫn （ｎ＝１…Ｎ）に対して共通の列デコ
ーダＣＤＥＣ、および一般的な制限なしにすべてのブロ
ックＢＫn （ｎ＝１…Ｎ）に対して共通の２つの冗長な
列デコーダＲＣＤ₁およびＲＣＤ₂が示されている。最
後に、後で説明されるアドレスコーディングおよび列冗
長のための各Ｎのコーディング要素ＣＦ₁…n,₁…₂の
２つの群が示されている。

【００１１】共通の列デコーダＣＤＥＣの使用はより高
い容量のメモリでは占有面積を小さくする理由からよく
知られている。ただ一重にメモリ上に存在する４つの最
初の周辺ユニットを除いて、もちろん残りの構成部分は
多重に並列に構成され得る。図１には、図面を見易くす
るために、メモリブロックＢＫ₁…_nの単一の群が示さ
れている。

【００１２】メモリブロックＢＫn はメモリセル、ワー
ド線ＷＬ₁,n …ＷＬx,n およびビット線対の公知のマト
リックス状の配置を有するセル領域から成っており、そ
の際にここにはたとえばブロックデコーダＢＫＤＥＣお
よびワードデコーダ／ドライバＲＤＥＣ₁…n 、さらに
ビット増幅器／スイッチＢＳ₁,n ＢＳy,n および最後に
データビット増幅器／スイッチＤＳＷ₁…n （１≦ｎ≦
Ｎ）から成る“折返しビット線”配置ＢＬ，／ＢＬが示
されている。

【００１３】図面の例ではそれぞれただ１つの単一のメ
モリブロックがその付属のブロックデコーダＢＫＤＥＣ
n により能動化されている。この目的でラインアドレス
ＲＡＢの第１の部分がブロックデコーダＢＫＤＥＣn に
供給される。これらのアドレスは、１アウトオブＮの選
択が行われ得るように多数である。選択されたブロック
デコーダＢＫＤＥＣn のブロック選択線ＢＫＳn は付属
のワードデコーダ／ドライバＲＤＥＣn およびデータビ
ット増幅器／スイッチＤＳＷn を能動化する。メモリブ
ロックＢＫn のワード線は能動的なワードデコーダ／ド
ライバＲＤＥＣn により選択され、これにはこの目的で
ラインアドレスの第２の部分が供給される。冗長なワー
ド線はここには示されていない。

【００１４】ビット線対ＢＬＧy,n の信号は能動化され
たビット増幅器ＤＳＷn により増幅され、また群ごとに
ビットスイッチＢＳy,n により相応の幅のブロックデー
タバスＢＫＤＢn に接続される。これらのビットスイッ
チはそれぞれ１つの能動的なビット群選択線ＣＳＬ₁…
_Yにより共通の列デコーダＣＤＥＣから作動させられ
る。ビット群選択線ＣＳＬ₁…_Yは列デコーダＣＤＥＣ
により選択され、これにはそのために列アドレスの第１
の部分が供給される。これらのアドレスの他の部分は入
力‐出力バッファＩＯＢにおけるデータ復号のために使
用される。図１に示されている例ではＹのビット群選択
線が存在しており、その際に２^k＝Ｙが成り立つ。すな
わちＫの列アドレスがＹの選択線の復号のために存在し
ている。選択線は能動的なブロックのなかにのみ作用を
有する。列デコーダＣＤＥＣは追加的に制御入力信号Ｃ
ＦＲを有する。この信号が非能動的であれば、すなわち
たとえば正論理の際に論理“０”であれば、すべての選
択線は不能動化される。

【００１５】ブロックデータバスＢＫＤＢn 上のデータ
は読出しサイクルの際に増幅され、またデータビット‐
スイッチを介してＤＳＷn から入力‐出力バスＩＯＢＳ
に接続される。このバスＩＯＢＳはＤＳＷn のデータビ
ット‐スイッチを入力‐出力バッファＩＯＢと接続す
る。逆に書込みサイクルの際にはデータは入力‐出力バ
スＩＯＢＳからこのスイッチを介してブロックデータバ
スＢＫＤＢn に書かれ、また選択されたビットスイッチ
ＢＳy,n を介してそのつどのセルのなかに記憶される。

【００１６】図１の各メモリブロックには追加的に、付
属のビット増幅器／スイッチＲＢＳ₁,₁…₂,₂を有する
２つの冗長なビット線群ＲＢＬＧ₁,₁…_2,2が示されて
いる。これらのビット線群はそれぞれ冗長な選択線ＲＣ
ＳＬ₁またはＲＣＳＬ₂によりすべてのメモリブロック
ＢＫn に共通の冗長なドライバＲＣＤ₁またはＲＣＤ₂
から能動化される。冗長なユニットの機能は通常のユニ
ットの機能と同一である。

【００１７】最後に図１には各Ｎのコーディング要素Ｃ
Ｆ₁…_n,1…₂の２つの群、すなわちメモリブロックＢ
ＫnTあたりおよび冗長な選択線ＲＣＳＬ₁またはＲＣＳ
Ｌ₂あたり１つの要素も示されている。これらのコーデ
ィング要素ＤＦn _,1…₂は入力としてブロック復号１ア
ウトオブＮを司るラインアドレスＲＡＢの第１の部分お
よび列デコーダＣＤＥＣと同一の列アドレスＣＡＢを受
ける。それらの出力端は２つの分離した導線に接続され
ている。すなわちＣＦ₁…_n,1はＲＤ₁に、またＣＦ₁
…_n,2はＲＤ₂に接続されている。これらの導線は冗長
なドライバＲＣＤ₁またはＲＣＤ₂の入力端およびノア
ゲートに供給されている。ノアゲートの出力端は列デコ
ーダの入力端ＣＦＲを形成している。

【００１８】各サイクルにおいてメモリブロックＢＫn
が相応のブロックデコーダＢＫＤＥＣn を介して能動化
される。同一のライン‐アドレス組み合わせにより２つ
の付属のコーディング要素ＣＦn _,1およびＣＦn,₂も選
択される。通常の場合には導線ＲＤ₁およびＲＤ₂は非
能動的、たとえば論理“０”である。それに応じて冗長
な欠陥導線ＲＣＳＬ₁およびＲＣＳＬ₂も非能動的であ
り、また制御信号ＣＦＲ、ここでは論理“１”が列デコ
ーダＣＤＥＣをレリーズする。すなわち列アドレスＣＡ
Ｂに相応する欠陥導線ＣＳＬｉが選択され、また正常な
ビット線群ＢＬＧy,n を能動的なメモリブロックＢＫn
のブロックデータバスＢＫＤＢn に接続する。

【００１９】選ばれたメモリブロックＢＫn のなかでビ
ット線群ＢＬＧy,n の呼ばれたメモリセルに欠陥があれ
ば、２つのコーディング要素の１つＣＦn,₁またはＣＦ
n,₂が相応の列アドレスに対してプログラムされる。こ
のアドレスの生起の際に導線ＲＤ₁またはＲＤ₂が能動
化される。ここに示されている例ではこれらは論理
“１”である。その結果、制御信号ＣＦＲは非能動的、
すなわち論理“０”であり、また列デコーダＣＤＥＣを
遮断する。正常な場合に選択される選択線ＣＳＬyはそ
れにより非能動状態にとどまり、その代わりに冗長な導
線ＲＣＳＬ₁またはＲＣＳＬ₂が論理“１”になる。そ
れによりビット線群ＲＢＬＧ₁またはＲＢＬＧ₂のメモ
リセルが正常なユニットのメモリセルの代わりに呼ばれ
る。すなわち列冗長の示されている構成によりメモリブ
ロックあたり欠陥セルを有する２つの異なるビット線群
が冗長な群により置換され得る。

【００２０】図２には、Ｎ＝４および２つの冗長なビッ
ト線群がブロックあたり存在しており、また６つのエラ
ーが生起する場合について、図１によるブロック固定の
列冗長の際の補修例が示されている。エラーのあるユニ
ットは文字Ａ〜Ｇにより示されている。第１のブロック
のなかでは３つのエラーがＡ、Ｂ、Ｃに生起し、第２お
よび第３のブロックのなかでは各１つのエラーＤまたは
Ｆが生起し、また最後のブロックのなかでは２つのエラ
ーＦおよびＧが生起する。図２の左側にはコーディング
要素ＣＦ_1,1…ＣＦ_4,2の利用が示されている。メモリ
ブロックＢＫ₁…₄あたりそれぞれ２つのエラーのある
ユニットしか補修され得ないので、この例では、たとい
２つの利用されない復号要素が残っているとしても、メ
モリが補修され得ないことは明らかである。なぜなら
ば、用意されている８つのコーディング要素ＣＦ₁,₁…
_4,2のうちの６つしか使用され得ないからである。メモ
リブロックＢＫ₁…₄のなかのエラーのある個所は×印
により示されている。冗長なビット線群により置換され
たエラーのあるユニットは○印により示されている。

【００２１】コーディング要素としてはたいていいわゆ
るヒューズブロックが使用される。図３には、図１によ
る回路装置においてレーザー分離可能なヒューズブロッ
クがコーディング要素として使用される場合について、
ブロック固定の列冗長の際に列アドレスをコーディング
するための従来技術による通常の回路が示されている。
コーディング要素の２つの上記の群は同一に構成されて
おり、またユニットＥ₁またはＥ₂として示されてお
り、その際に１つのみが詳細に示されている。このよう
なユニットＥ₁はＮの同一の回路、Ｅ₁におけるＣＦ₁
…_n,1またはＥ₂におけるＣＦ₁…_n,2、とＮの入力端
ＲＤＮ₁…_nおよび出力端、Ｅ₁におけるＲＤ₁または
Ｅ₂におけるＲＤ₂を有するナンドゲートＮＧＮとから
成っている。２つの出力信号ＲＤ₁およびＲＤ₂は出力
端ＲＣＳＬ₁またはＲＣＳＬ₂を有する各１つの冗長な
ドライバＲＣＤ₁またはＲＣＤ₂と図２に既に示された
ゲートＮＯＲとに供給される。このゲートＮＯＲの出力
端はドライバＣＦＲＤに接続されており、その出力は信
号ＣＦＲである。これらの３つのドライバはナンドゲー
トと後続されているインバータとから成っている。この
ナンドゲートの第２の入力端は、論理“０”の状態の際
に正常な選択線も冗長な選択線も低電位、論理“０”に
保つレリーズ信号ＦＲに接続されている。このレリーズ
信号ＦＲは通常のように同期化目的に使用される。

【００２２】各回路ＣＦi,j はさらにブロックコーディ
ングのためのＭの入力端（その際にＮ＝２^Mが成り立
つ）と、列コーディングのための２×Ｋの入力端（その
際にＹ＝２^Kが成り立つ）と、ナンドゲートＮＧＮの入
力端と接続されている出力端ＲＤＮi とを有する。この
ような回路ＣＦi,j はＭの入力端を有するナンドゲート
ＮＧＭと、後続されているインバータＰ１、Ｎ１と、イ
ンバータＰ１、Ｎ１の出力端Ａに接続されている各１つ
のヒューズ要素と直列の２×ＫのＮチャネルトランジス
タと、出力インバータＩＶとから成っている。ブロック
選択は、たとえばＭのブロックアドレス線Ｘ₁…_Mおよ
びそれらの相補性の導線／Ｘ₁…_Mから成るＭの導線の
すべての可能な組み合わせの１つを供給される入力ナン
ドゲートＮＧＭを介して行われる。１つの回路ＣＦi,j
は、このナンドゲートのすべての入力端が論理“１”で
あるときに能動化される。その出力はそのとき論理
“０”であり、その結果インバータＰ１、Ｎ１の出力Ａ
は論理“１”である。すべての他の回路ＣＦでは少なく
とも入力Ｘ_Mまたは／Ｘ_Mは論理“０”である。従って
インバータ出力Ａも論理“０”であり、また導線ＲＤＮ
₁は論理“１”である。

【００２３】Ｙ＝２^kの選択線ＣＳＬ₁…_Yが存在して
いるならば、２×Ｋの列アドレス線、一般的な制限なし
にたとえばＹ₁…_Kまたは／Ｙ₁…_Kが列アドレスのコ
ーディングのために必要とされる。なぜならば、ｎチャ
ネルトランジスタおよびレーザー遮断可能なヒューズ要
素の直列回路が論理“１”状態を有する入力信号の際に
のみ作用を示すからである。

【００２４】能動化された回路ＣＦi,j において、相応
の列アドレス線が論理“１”状態を有する少なくとも１
つのヒューズ要素が遮断されていないならば、節点Ａが
このスイッチオンされたｎチャネルトランジスタを介し
て、出力インバータＩＶが論理“１”に切換わるような
低い電位に接続される。従ってこの場合、すべての導線
ＲＤＮ₁…_nは論理“１”状態を有し、またＮＧＮの出
力線ＲＤ₁は論理“０”状態を有する。こうして対応付
けられている冗長な選択線ＲＣＳＬ₁は信号ＦＲに無関
係に非能動的、すなわち論理“０”である。このことが
両導線ＲＤ₁およびＲＤ₂に対して該当すると、両冗長
線ＲＣＳＬ₁およびＲＣＳＬ₂は非能動的であり、また
ゲートＮＯＲの出力は論理“１”である。レリーズ信号
ＦＲが能動的“１”になると、信号ＣＦＲは同じく論理
“１”状態となり、また列デコーダをロック解除する。
この場合、正常なビット線群が選択される。

【００２５】逆に、能動的な回路ＣＦi,₁またはＣＦi,
₂において、相応の列アドレス線が論理“１”であるす
べてのヒューズ要素が遮断されているならば、節点Ａは
高い電位に充電された状態にとどまり、また出力インバ
ータＩＶは論理“０”状態にとどまる。その結果、導線
ＲＤ1 およびＲＤ2 は論理“１”状態をとる。すなわち
ゲートＮＯＲの出力は論理“０”である。このことは同
じく信号ＣＦＲに対してもレリーズ信号ＦＲに無関係に
当てはまり、従って列デコーダはロックされる。それに
対して冗長な選択線ＲＣＳＬ₁またはＲＣＳＬ₂は能動
化され、また能動的なメモリブロックＢＫi のなかの相
応の冗長なビット線群が選択される。

【００２６】説明された解決策の欠点は、プログラムさ
れない列アドレスを与えられた際に、すなわちＹのうち
のＹ−１の場合に、すべての能動的サイクルのなかで横
流電流が選択された回路ＣＦi,j のトランジスタＰ１を
経て低電位に向かって流れることである。この横流電流
は場合によっては各メモリブロック群Ｅ₁、Ｅ₂におい
て２回生じ、またより多くのこのような群を有する実際
的な解決策において許容できなき高い値をとる。別の欠
点は、同じく実際的な解決策において、導線ＲＤＮ₁…
_nの数が過大となり，またそれに伴って望ましくない大
きな出力ゲートＮＧＮが必要とされることである。

【００２７】

【発明が解決しようとする課題】本発明の課題は、列冗
長の増大の際に存在するヒューズブロックの改善された
利用および電流消費の減少を可能にすることである。

【００２８】

【課題を解決するための手段】この課題は、請求項１の
特徴部分にあげられている構成により解決される。実施
態様は請求項２以下にあげられている。

【００２９】

【実施例】以下、図面により本発明を一層詳細に説明す
る。図４にはブロックに固定されない列冗長の本発明に
よる実現例として、図１の場合と同一の基本組織を有す
るメモリの簡単化されたブロック回路図が示されてい
る。先の解決策と異なり、各メモリブロックＢＫn はた
とえば２倍の数の冗長なビット線群ＲＢＬＧ₁,_n…_4, _n
およびビット増幅器／スイッチＲＢＳ₁,_n…_4,nを有す
る。それに応じて４つの冗長な選択線ＲＣＳＬ₁…₄が
すべてのメモリブロックに対して共通の４つの冗長なド
ライバＲＣＤ₁…₄により駆動される。さらに先と同一
の数、すなわち２×Ｎの、ただしＰ＝Ｎ：２の４つの群
に分割されており、追加的にメモリブロックアドレスが
プログラムされ得るコーディング要素ＣＦ₁,₁…_P,4が
使用される。コーディング要素は入力としてブロック復
号１アウトオブＮを司るラインアドレスＲＡＢの最初の
部分および列デコーダＣＤＥＣと同一の列アドレスを受
ける。それらの出力端は４つの分離した導線ＲＤ₁…₄
に接続されている；ＲＤｊ、ｊ＝１…４にＣＦ
₁…_P,j。これらの導線は冗長なドライバＲＣＤ₁…₄
の入力端および４重のノアゲートＮＯＲに導かれる。ノ
アゲートＮＯＲの出力端は列デコーダＣＤＥＣの入力端
ＣＦＲを形成する。各サイクルにおいて特定のラインア
ドレス組み合わせによりメモリブロックＢＫn が能動化
される。正常な場合には導線ＲＤ₁…₄は非能動的であ
り、それに応じて冗長な欠陥導線ＲＣＳＬ₁…₄も非能
動的である。すなわち制御信号ＣＦＲは論理“１”であ
り、また列デコーダＣＤＥＣを能動化する。メモリブロ
ックＢＫn のなかでビット線群ＢＬＧy,n の呼ばれたメ
モリセルに欠陥があれば、コーディング要素ＣＦi,j が
相応のブロックおよび列アドレスに対してプログラムさ
れる。これらのブロックアドレスの生起の際にこれに対
してプログラムされたコーディング要素ＣＦi,j が選択
され、また相応の列アドレスを与えられる際にドレイン
端子ＲＤj が能動化される。これにより非能動的な制御
信号ＣＦＲが列デコーダＣＤＥＣを遮断し、また冗長な
導線ＲＣＳＬj が選択線ＣＳＬy の代わりに作動させら
れる。

【００３０】可能な補修の全数は最初の解決策の場合の
ように２×Ｎにとどまる。しかし２つの固定的な定めら
れたコーディング要素ＣＦi,j の代わりにこの新しい解
決策ではメモリブロックあたり４つまでのこのような要
素ＣＦi,₁…₄が補修目的に利用される。最初に既に述
べたように、それにより一層良好な利用が達成される。
冗長なビット線群ＢＬＧy,n に対する占有面積需要は最
初の解決策の列冗長の倍増の場合と同じ大きさである。
しかしメモリブロックＢＫn の数は一般に選択線ＣＳＬ
y の数よりもはるかに小さいので、変更されたコーディ
ング要素ＣＦi,j ではごくわずかな追加アドレスがプロ
グラム可能であればよい。従ってその占有面積需要は最
初の解決策に対するコーディング要素ＣＦi,j の必要な
倍増の際よりもはるかに小さい。説明されたブロックに
固定されない列冗長の使用は、占有面積の理由から従来
の冗長の倍増がもはや可能でないすべての場合に有利で
ある。図５には、図２の場合と同一の配置に対してブロ
ックに固定されない列冗長の際の補修例が示されてい
る。この場合、メモリは明らかに補修され得る。図２お
よび図５の等しい要素は等しい参照符号を付されてい
る。図５による概要図中では図２と異なり本発明により
ブロックに無関係なコーディングＣＦ₁,₁…ＣＦ₂,₄お
よびここでは４つの冗長なドライバＲＣＤ₁…ＲＣＤ₄
が設けられている。欠陥メモリセルは再び×印により、
また成功裡に補修されたメモリセルは○印により示され
ている。

【００３１】図１および図４には、各能動的メモリブロ
ックＢＫn にコーディング要素ＣＦi,j が対応付けられ
得るそれぞれ１つの冗長配置が示されている。これらの
コーディング要素ＣＦi,j に、メモリブロック復号を司
る同一のブロックアドレスバスＣＡＢ、ＲＡＢ、ＣＴＢ
が導かれる。しかし、本発明の基本思想の変更なしに、
コーディング要素ＣＦi,j がより多くのメモリブロック
に同時に対応付けられるような配置も可能である。その
場合，これらのコーディング要素にはブロックアドレス
のただ１つの部分群が導かれる。その際に欠陥ビット線
群の置換はすべてのこれらのメモリブロックのなかで同
時に、またどのメモリブロックのなかで欠陥が実際に存
在しているかに無関係に行われる。この形式の冗長アー
キテクチュアでは本発明の意味で制限なしにメモリブロ
ックＢＫn がＱの個々のメモリブロックＢＫ_n,1…_Qの
群として解釈され得る。

【００３２】図６には、コーディング要素としてヒュー
ズブロックを有するブロックに固定されない列冗長の際
に列アドレスをコーディングするための本発明による回
路が示されている。この解決策では全体で２×Ｎのコー
ディング要素が４つの同一のユニットＥｊ、ｊ＝１…
４、に分割されている。このようなユニットはＰ＝Ｎ／
２のコーディング回路ＣＦi,j （Ｅ₁…₄の際にＣＦ₁
…_P,1…₄、ここでＮは２により割り切れなければなら
ない）と、インバータＩＥおよび２つのＰチャネルトラ
ンジスタＰＥ１およびＰＥ２とから成っている。インバ
ータＩＥの入力端はすべてのＰの回路に対して共通の導
線ＲＤＮj である。トランジスタＰＥ１およびＰＥ２は
高い電位（ＶＤＤ）とこの導線との間に接続されてい
る。ＰＥ１はゲート信号ＡＴＤＮを有するセット‐トラ
ンジスタであり、その機能は後で説明される。またＰＥ
２は保持トランジスタであり、そのゲートはＩＥのイン
バータ出力端ＲＤｊ（ｊ＝１…４）に接続されている。
４つの出力信号ＲＤ₁…₄は出力端ＲＣＳＬ₁…₄を有
する各１つの冗長ドライバＲＣＤ₁…₄およびダイナミ
ックなノアゲートＤＮＯＲに供給される。このゲートＤ
ＮＯＲの出力端はドライバＣＦＲＤに接続されており、
その出力は信号ＣＦＲである。このドライバの構成およ
び機能は図３中のそれらと同一である。

【００３３】回路ＤＮＯＲは、高電位ＶＤＤと節点Ｄと
の間に並列に接続されている２つのＰチャネルトランジ
スタＰＤ１およびＰＤ２と、節点Ｄと低電位ＶＳＳとの
間に並列に接続されている４つのＮチャネルトランジス
タＮＤ1 …4 と、入力信号Ｄを有するインバータＩＤと
から成っている。ＰＤ１のゲートは信号ＡＴＤＮに接続
されている。ＩＤの出力端は保持構成でＰＤ２のゲート
端子と接続されている。トランジスタＮＤ1 …4 のゲー
トは導線ＲＤ₁…₄に接続されている。

【００３４】各回路はさらにブロックコーディング（Ｎ
＝２^M）のための２×Ｍの入力端、列コーディング（Ｌ
＝２^K）のための２×Ｋの入力端、２つの制御入力端Ｅ
ＮおよびＳＰならびに前記の共通の出力端ＲＤＮj を有
する。このような回路は、直列に接続されている２つの
ｐチャネルトランジスタＰ１およびＰ２と１つのｎチャ
ネルトランジスタＮ１とから成っている。Ｐ１およびＮ
１のゲートにはイネーブル信号ＥＮが、またＰ２のゲー
トにはセット信号ＳＰが接続されている。Ｐ２とＮ１と
の間の共通の端子Ａは、保持構成でｐチャネルトランジ
スタＰ３を有するインバータＩＶの入力端である。節点
Ａにはさらに２×ＭのｎチャネルトランジスタＴＸ₁…
_M、ＴＮＸ₁…_Mが各１つのヒューズ要素ＦＸ₁…_n、
ＦＮＸ₁…_Mと直列に並列に接続されている。これらの
トランジスタのゲートはラインアドレスＸ₁…_Mまたは
／Ｘ₁…_Mと接続されている。インバータＩＶの出力端
はｐチャネルトランジスタＰ４およびｎチャネルトラン
ジスタＮ２のゲートと接続されている。これらのトラン
ジスタの間にゲート信号ＡＴＤＮを有する別のｐチャネ
ルトランジスタＰ５が位置している。Ｎ２とＰ５との間
の共通の端子Ｃは“プルダウン”ｎチャネルトランジス
タＮ３の入力端であり、そのドレイン出力端は共通の導
線ＲＤＮj と接続されている。最後のｐチャネルトラン
ジスタＰ６がＰ４とＰ５との間の共通の端子と端子Ｃと
に接続されている。そのゲートは保持構成で出力線ＲＤ
Ｎj に接続されている。最後に端子Ｃには２×Ｋのｎチ
ャネルトランジスタＴＹ₁…_K、ＴＮＹ₁…_Kが各１つ
のヒューズ要素ＦＹ₁…_K、ＦＮＹ₁…_Kと直列に並列
に接続されている。これらのトランジスタのゲートは列
アドレスＹ₁…_Kまたは／Ｙ₁…_Kと接続されている。

【００３５】この点で強調すべきこととして、相補性の
アドレス線を有する復号のここに示されている形式のブ
ロックアドレスの使用も列アドレスの使用も制限を意味
しない。その代わりに、たとえば４つの導線のうちのそ
れぞれ１つの導線が能動的であるいわゆる前復号された
アドレス線も利用され得る。

【００３６】説明される回路の機能は図７により説明さ
れ、その際に必要なメモリ信号のみが示されている。第
１の部分は列冗長の使用なしのサイクルを示し、他方第
２の部分はこの冗長の能動化を示す。

【００３７】休止相（／ＲＡＳ＝“１”、／ＣＡＳ＝
“１”）ではブロックアドレスＸ₁…_Mおよび／Ｘ₁…
_M、レリーズ信号ＦＲおよび制御信号ＡＴＤＮは論理
“０”状態にあり、他方においてイネーブル信号ＥＮお
よびセット信号ＳＰは論理“１”状態にある。高電位の
信号ＥＮによりすべての回路ＣＦi,j において信号Ａは
論理“０”、Ｂは論理“１”、またＣは論理“０”であ
る。その結果、すべてのｎチャネルトランジスタＮ３は
遮断している。低電位の制御信号ＡＴＤＮによりすべて
のｐチャネルトランジスタＰＥ１は導通状態にあり、そ
の結果として導線ＲＤＮj は論理“１”、ＲＤj は論理
“０”、またＲＣＳＬj は論理“０”である。ゲートＤ
ＮＯＲのすべてのｎチャネルとが遮断状態にあるので、
節点ＤはＡＴＤＮ＝“０”により高電位にある。しかし
レリーズ信号ＦＲは論理“０”であり、従って同じくＣ
ＦＲは低電位にある。すなわちビットデコーダはロック
されている。

【００３８】書込みまたは読出しサイクルが信号／ＲＡ
Ｓの下降するエッジにより開始され、その際に外部から
与えられているラインアドレスが記憶される。その直後
に２×Ｍのブロックアドレス線Ｘi および／Ｘi からの
Ｍの導線の特定の組み合わせが能動的な論理“１”にな
る。別の仕方でもメモリ上で応用されるイネーブル信号
ＥＮは論理“０”になる。すべての回路ＣＦi,j のなか
でトランジスタＰ１がそれにより導通状態になる。それ
に対してトランジスタＮ１は遮断状態になる。小さい遅
延Ｔ１により（その後はすべての能動的なブロックアド
レス線が安定な論理状態を占めている）セット信号ＳＰ
が継続時間Ｔ２（数ナノ秒）にわたり論理“０”にな
る。この時間Ｔ２の間、両トランジスタＰ１およびＰ２
は導通状態にある。それにより充電電流が高電位ＶＤＤ
から節点Ａへ流れ得る。回路ＣＦi,j に対して（図７の
タイムダイアグラムの第１の部分）少なくとも遮断され
ていないヒューズ要素を有するｎチャネルトランジスタ
においてブロックアドレスが論理“１”であれば、節点
Ａはこの導通接続により、インバータＩＶの出力Ｂが論
理“１”にとどまるような低い電位に保たれる。それに
よりＣは論理“０”であり、またｎチャネルトランジス
タＮ３は遮断されている。ｐチャネルトランジスタＰ４
もＢ＝“１”により遮断されているので、トランジスタ
Ｐ５およびＰ６は役割を演じない。すなわちこの状態で
は回路ＣＦi,j は非能動的である。

【００３９】小さい横流電流が継続時間Ｔ２の間に高電
位ＶＤＤからトランジスタＰ１およびＰ２を通って、ま
た最悪の場合には遮断されていないヒューズ要素を有す
るすべてのｎチャネルトランジスタの半分を通って低電
位ＶＳＳへ流れる。しかし、完全なエラーのないメモリ
においてすべての回路ＣＦi,j において生ずるこの電流
はトランジスタＰ１およびＰ２の設定により、また最小
の継続時間Ｔ２により非常にわずかに保たれ得る。その
際になかんずく、ＤＲＡＭメモリに対して比較的長い時
間スパンが列冗長のブロック復号のために利用され得る
という事情が利用される。従って、このブロック復号を
司る回路ＣＦi,j の入力部分は高い速度を有していなく
てよい。ユニットＥj のすべての回路ＣＦi,j が非能動
的である場合には、すべてのトランジスタＮ３は遮断し
ている。その場合、導線ＲＤＮjはスイッチオンされた
ｐチャネルトランジスタＰＥ１（ＡＴＤＮ＝“０”）に
より論理“１”であり、また出力線ＲＤj ならびに冗長
選択線ＲＣＳＬj はその結果として論理“０”である。
後で説明されるように制御従ってＡＴＤＮが高い電位に
上昇すると、導線ＲＤＮj の論理“１”状態はゲートに
論理“０”を与えられているスイッチオンされた保持ト
ランジスタＰＥ２により保たれる。すべての導線ＲＤj
が、図７の第１の部分で仮定されているように、論理
“０”状態を有すると、すべての冗長選択線ＲＣＳＬ₁
…₄は非能動的な論理“０”であり、またゲートＤＮＯ
Ｒのすべての４つのｎチャネルトランジスタＮＤ₁…₄
は遮断している。節点Ｄは論理“１”状態のＡＴＤＮに
よってもスイッチオンされたＰチャネル保持トランジス
タＰＤ２により論理“１”にとどまる。

【００４０】レリーズ信号ＦＲの上昇エッジによりＣＦ
Ｒが論理“１”になり、また列デコーダＣＤＥＣがレリ
ーズされる。下降する／ＣＡＳエッジにより、外部から
与えられている列アドレスが先にこのアドレスに対して
透過性であったユニットＣＡＢＦのなかに記憶される。
正常な選択線ＣＳＬが能動的になり、またまさに能動的
なメモリブロックの相応のビット線群が選択される。

【００４１】図７の第１の書込みまたは読出しサイクル
は、信号ＥＮを高電位に、また信号ＦＲを低電位にリセ
ットする上昇する／ＲＡＳエッジにより終了される。後
続の休止相では、既に説明したように、すべての回路Ｃ
Ｆi,j および冗長な選択線ＲＣＳＬ₁…₄はＥＮまたは
ＦＲにより非能動的である。ビットデコーダは論理
“０”に等しいＣＦＲによりロックされている。図７の
タイムダイアグラムの第２の部分には冗長な場合が示さ
れている。書込みまたは読出しサイクルの開始は第１の
部分のように進行する。任意のユニットＥj のなかの回
路ＣＦi,j に対して、付属のブロックアドレスが論理
“１”値をとるすべてのヒューズ要素が遮断されている
ならば、ｐチャネルトランジスタＰ１およびＰ２がスイ
ッチオンされているので、節点Ａは高電位に上昇する。
インバータＩＶの出力Ｂは論理“０”になり、また保持
トランジスタＰ３をスイッチオンする。従ってＡの論理
“１”状態はＴ２の経過後に持続する（ＳＰは再び論理
“１”）。この状態では回路ＣＦi,j が選択されてい
る。もちろん各ユニットＥj のなかでそれぞれただ１つ
のこのような回路が能動的であってよい。トランジスタ
Ｐ４またはＰ５はＢまたはＡＴＤＮ（共に論理“０”）
によりスイッチオンされており、それに対してトランジ
スタＮ２はスイッチオフされている。それにより充電電
流が高電位ＶＤＤから節点Ｃへ流れ得る。この回路ＣＦ
i,j に対して、付属の列アドレスが論理“１”であるす
べてのヒューズ要素が遮断されているならば、節点Ｃは
高電位に上昇する。それによりｎチャネルトランジスタ
Ｎ３がスイッチオンされる。このトランジスタは、たと
いｐチャネルトランジスタＰＥ１およびＰＥ２が最初に
導通しているとしても、当該のユニットＥj の導線ＲＤ
Ｎj がＶＳＳに近い低電位に放電されるように設定され
ている。この導線上の低電位により回路ＣＦi,j のトラ
ンジスタＰ６がスイッチオンされ、またインバータＩＥ
の出力が論理“１”に切換えられる。保持トランジスタ
ＰＥ２はそれにより不導通となる。ＲＤＮj の電位はさ
らに低下し得る。ある程度の遅延をもって、列アドレス
が安定になった後に、またはレリーズ信号ＦＲが高電位
に上昇した後に、制御信号ＡＴＤＮは論理“１”にな
る。いまトランジスタＰＥ１もスイッチオフされてお
り、また導線ＲＤＮj は低電位ＶＳＳ（論理“０”）に
低下する。たといいまＰ５もスイッチオフされていて
も、節点ＣはスイッチオンされているトランジスタＰ４
およびＰ５により論理“１”である。この状態では、図
５の解決策と異なり、横流電流が回路ＣＦi,j に流れな
い。

【００４２】インバータＩＥの出力ＲＤj が論理“１”
状態をとると直ちに、さらにゲートＤＮＯＲの相応のｎ
チャネルトランジスタＮｄj が導通状態になる。節点Ｄ
の電位が同じく、レリーズ信号ＦＲに無関係に信号ＣＦ
Ｒが論理“０”になるまで低下する。列デコーダがそれ
によってロックされる。それに対してＦＲの上昇するエ
ッジにより相応の冗長選択線ＲＣＳＬj は能動的にな
る。もちろんユニットＥj のそれぞれ能動的な回路ＣＦ
i,j に対して、導線ＲＣＳＬj のただ１つが一度に選択
されるように、種々の列アドレスがプログラムされる。
説明された状態は、上昇する／ＣＡＳエッジによりＡＴ
ＤＮが新たに論理“０”になり、また新しい列アドレス
が受け入れられるまで、または上昇する／ＲＡＳエッジ
により休止相が開始されるまで持続する。

【００４３】最後に、ユニットＥj の能動的な回路ＣＦ
i,j において与えられている列アドレスがプログラムさ
れていない（図７には示されていない）場合に対する機
能を説明する。少なくとも遮断されていないヒューズ要
素を有するｎチャネルトランジスタにおいて列アドレス
が論理“１”であれば、節点Ｃはこの導通接続により、
ｎチャネルトランジスタＮ３が遮断するような低い電位
に保たれる。ユニットＥj のすべての他の回路は非能動
的である（Ｃは論理“０”に等しく、またＮ３は遮断さ
れている）相応の導線ＲＤＮj はスイッチオンされてい
るトランジスタＰＥ１およびＰＥ２により（ＡＴＤＮは
論理“０”に等しい）論理“１”にとどまり、またアド
レス切換の際に高電位に充電される。インバータＩＥの
出力ＲＤj はそれにより論理“０”であり、またＤＮＯ
Ｒの相応のｎチャネルトランジスタはスイッチオフされ
ている。冗長な選択線ＲＣＳＬj （論理“０”）はＦＲ
に無関係である。この状態は上昇するＡＴＤＮエッジの
後も列アドレス自体により保たれている。その場合、回
路ＣＦi,j に横流電流が流れない。プログラムされた列
アドレスが能動的ユニットＥj のどれでも与えられてい
る列アドレスと合致しない場合には、すべての導線ＲＤ
₁…₄は論理“０”であり、またすべてのトランジスタ
ＮＤ₁…₄はスイッチオフされている。先に既に説明し
たように、その場合に列デコーダはＣＦＲ＝“１”によ
りＦＲによりレリーズされる。

【００４４】図４および図６に示されている解決策の主
要な利点は、わずかな占有面積需要におけるコーディン
グ要素の一層良好な利用である。図６に示されている回
路の利点は、クロックＡＴＤＮの使用による従来の解決
策にくらべて約７０％の電流消費の減少である。しか
し、レリーズ信号ＦＲと結合されており、またいわゆる
“ファストページモード”で列アドレスの切換の際に１
つの役割を演ずるこの信号の発生には詳細には立ち入ら
ない。なぜならば、それは本発明の構成部分ではないか
らである。実際的な実現の際のこの回路の利点は、ユニ
ットＥj のなかのプルダウントランジスタＮ３を有する
ただ１つの導線ＲＤＮj の使用である。

【００４５】図８には回路ＣＦに対するブロックコーデ
ィングの変形例が示されている。このコーディング回路
は、選択の間に横流電流が流れないという利点を有す
る。そのために１つの追加的なナンドゲートが必要とさ
れる。その回路は２つのｐチャネルトランジスタＰ１お
よびＰ２と、インバータＩＮと、ナンドゲートＮＧと、
図６の場合と同一のヒューズ要素ＦＸ₁…ＦＮＸ_Mを有
するｎチャネルトランジスタＴＸ₁…ＴＮＸ_Mとから成
っている。トランジスタＰ１およびＰ２は高電位ＶＤＤ
と節点Ａとの間に接続されている。信号ＰＲＣＨおよび
インバータＩＮの出力はトランジスタＰ１またはＰ２の
ゲートに導かれている。インバータＩＮの入力端、ナン
ドゲートＮＧの第１の入力端および並列に接続されてい
るコーディング要素は節点Ａに接続されている。信号Ｘ
ＶＬＤはナンドゲートＮＧの第２の入力端に導かれてお
り、その出力は先に述べた信号Ｂである。

【００４６】図９にはこの回路の機能を説明するために
使用される信号のタイムダイアグラムが示されている。
休止相（／ＲＡＳ＝“１”）の間は信号ＰＲＣＨ、ＸＶ
ＬＤおよびブロックアドレスＸi 、／Ｘi は論理“０”
である。この状態ではすべてのｎチャネルトランジスタ
は遮断しており、またｐチャネルトランジスタＰ１は導
通している。その結果節点Ａは論理“１”であり、また
インバータ出力は論理“０”である。それによりトラン
ジスタＰ２は同じく導通している。ナンドゲートＮＧの
出力Ｂは、ＸＶＬＤが論理“０”状態を有するので、論
理“１”である。既に説明したように、それによって列
コーディング部分は不能動化される。

【００４７】書込みまたは読出しサイクルの際に信号Ｐ
ＲＣＨは下降する／ＲＡＳエッジの後に論理“１”にな
る。節点Ａの論理“１”状態はスイッチオンされている
トランジスタＰ２により持続する。列アドレスが記憶さ
れた後に、節点Ａはブロック選択の場合に論理“１”に
とどまる。なぜならば、ヒューズ要素が論理“１”状態
のブロックアドレスにより遮断されているからである。
他の場合にはそれは導通接続によりＶＳＳに向けて放電
され、またインバータがｐチャネルトランジスタＰ２を
スイッチオフする。ブロックアドレスが安定になってい
る遅延Ｔ１の後に始めて、信号ＸＶＬＤのレベルが上昇
する。それによりブロック選択の際に出力Ｂが論理
“０”になり、また後続の回路が図６の場合のようにス
イッチオンされる。与えられているブロックアドレスが
プログラムされていないならば、信号Ｂは論理“１”に
とどまる。

【００４８】１つのサイクルの終了時にＸＶＬＤは上昇
する／ＲＡＳエッジにより低電位に下降する。信号Ｂは
論理“１”になり、また回路ＣＦの列コーディングがス
イッチオフされる。ブロックアドレスは次いで、信号Ｐ
ＲＣＨにより続かれて、リセットされる（論理
“０”）。節点Ａはそれにより再び高電位に上昇する。
この回路の利点は、与えられているブロックアドレスが
プログラムされていないときに、横流電流がトランジス
タＰ１を通って流れないことである。

【００４９】図１０には、図６のセットパルスを発生す
るための回路および図８の信号ＸＶＬＤを形成するため
の追加回路が示されている。第１の回路は２つのＰチャ
ネルトランジスタＰ１およびＰ２、インバータＩ１、反
転遅延要素ＶＧ、ナンドゲートＮＧ１およびこの例では
ｎチャネルトランジスタ１…６の３つの対から成ってい
る。トランジスタＰ１およびＰ２は電位ＶＤＤと節点Ａ
との間に並列に接続されている。信号ＰＲＣＨはトラン
ジスタＰ１のゲートに接続されている。ゲート信号Ｘi
または／Ｘi 、ｉ＝１…３を有する対として並列に接続
されているｎチャネルトランジスタ１…６は節点Ａと低
電位ＶＳＳとの間に直列に配置されている。節点Ａはイ
ンバータＩ１の入力端である。このインバータＩ１の出
力端ＢはＰ２のゲート、ナンドゲートＮＧ１の第１の入
力端および遅延要素ＶＧの入力端に接続されている。こ
の要素の出力端Ｃは出力信号ＳＰを有するＮＧ１の第２
の入力端である。遅延要素ＶＧは公知の回路形態で遅延
キャパシタンスＣ１およびＣ２を有する奇数の直列に接
続されているインバータＩ２、Ｉ３、Ｉ４から成ってい
る。この例では３つのインバータおよび２つのキャパシ
タンスが示されている。

【００５０】信号ＸＶＬＤを発生するための図１１に示
されている回路ではＮＧ１およびＶＧがナンドゲートＮ
Ｇ２と、出力信号ＸＶＬＤを有する後段に接続されてい
るインバータ１５とにより置換される。ナンドゲートＮ
Ｇ２の入力は信号ＲＩＮＴおよびＢである。

【００５１】上記の信号のタイムダイアグラムは図１２
に示されている。メモリ内で別途に使用される信号ＲＩ
ＮＴは外部の／ＲＡＳ信号に関して反転されたクロック
である。休止相（／ＲＡＳ＝“１”）ではＲＩＮＴ、Ｐ
ＲＣＨおよびすべてのブロックアドレスＸi または／Ｘ
i は論理“０”である。節点ＡとＶＳＳとの間のｎチャ
ネルトランジスタはこの例ではすべて遮断しており、そ
れに対してトランジスタＰ１は導通している。それによ
りＡは高電位にあり、またＢは低電位にある。トランジ
スタＰ２はスイッチオンされている。論理“０”状態の
信号ＢによりＮＧ１およびＶＧの出力ＳＰおよびＣは論
理“１”である。それに対して信号ＸＶＬＤは論理
“０”である。下降する／ＲＡＳエッジによりＰＲＣＨ
は高電位に上昇する。Ａの論理“１”状態は先ず、たと
いＰ１がいま遮断しても、スイッチオンされているトラ
ンジスタＰ２により保たれている。外部のラインアドレ
スが記憶された後に、信号Ｘi または／Ｘi の各対にお
いてアドレス組み合わせに応じて一方または他方の信号
が能動的な論理“１”になる。この論理状態を有するす
べてのブロックアドレスが与えられると直ちに、節点Ａ
はそれから生ずる経路を経てＶＳＳに向かって低電位に
低下する。それによりインバータＩＶの出力Ｂは論理
“１”になり、またトランジスタＰ２はスイッチオフさ
れる。いまＰ１およびＰ２が遮断されているので、横流
電流がＶＳＳに向かって流れない。この状態はブロック
アドレスＸi および／Ｘi 自体により保たれる。最も遅
いブロックアドレスＸi または／Ｘi が論理“１”にな
っている一定の遅延Ｔ１の後に、信号ＢおよびＣが共に
高電位にあるので、信号ＳＰは論理“０”になる。しか
し、Ｂの上昇するエッジは遅延Ｔ２の後に遅延要素ＶＧ
により反転される。すなわち信号Ｃはこの時間の後に論
理“０”になり、またナンドゲートＮＧ１の出力ＳＰは
それにより再び論理“１”になる。信号ＸＶＬＤを発生
するための追加回路では、この信号は、すべてのブロッ
クアドレスが安定になっている遅延Ｔ１´の後に、Ｂの
上昇するエッジにより論理“１”になる。なぜならば、
信号ＲＩＮＴがこの時間範囲内では論理“１”であるか
らである。

【００５２】能動的なサイクルの終了時に、上昇する／
ＲＡＳエッジにより信号ＲＩＮＴ、Ｘi 、／Ｘi および
ＰＲＣＨは次々と論理“０”になる。節点ＡとＶＳＳと
の間の導通接続が解消される。節点ＡはＰＲＣＨ＝
“０”によりＰ１を介して論理“１”になり、また信号
Ｂは論理“０”になる。ＶＧの出力Ｃは遅延して論理
“１”になる。セットパルスＳＰの後にはＣもＢも論理
“０”であるので、ＳＰも論理“１”にとどまる。信号
ＸＶＬＤは上昇する／ＲＡＳエッジの直後にＲＩＮＴ＝
“０”によりスイッチオフされる。

【図面の簡単な説明】

【図１】従来の技術による列冗長を有するメモリの簡単
化されたブロック回路図。

【図２】ブロック固定の列冗長の際の簡単化された補修
例を示すブロック回路図。

【図３】従来の技術によるブロック固定の列冗長の際の
ヒューズブロックおよびそれらの駆動のための回路装
置。

【図４】列冗長のブロックに固定されない実現を有する
本発明によるメモリの簡単化されたブロック回路図。

【図５】本発明によるブロックに固定されない列冗長の
際の簡単化された補修例を示すブロック回路図。

【図６】本発明によるブロックに固定されない列冗長の
際のヒューズブロックおよびそれらの駆動のための回路
装置のブロック回路図。

【図７】図６の信号のタイムダイアグラム。

【図８】ブロックに固定されない列冗長の際のヒューズ
ブロックおよびそれらの駆動のための回路の別の実施例
のブロック回路図。

【図９】図８の信号のタイムダイアグラム。

【図１０】図６によるセット信号を発生するための回路
装置のブロック回路図。

【図１１】図８による信号ＸＶＬＤを発生するための回
路装置のブロック回路図。

【図１２】図１０による回路の機能を説明するためのタ
イムダイアグラム。

【符号の説明】

ＢＫメモリブロックＣＤＥＣ列デコーダＣＦコーディング要素ＦＸ、ＦＮＸ、ＦＹ、ＦＮＹヒューズ要素ＮＧ論理ゲートＮＯＲノアゲートＲＣＤ冗長な列デコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者デイーターゾンマードイツ連邦共和国 80469 ミユンヘンウエスターミユールシユトラーセ 23

Claims

【特許請求の範囲】

【請求項１】ｘ行およびｙ列のなかに配置されている
メモリセルを有するａのメモリブロック（ＢＫ₁…_N）
と、ｂ行およびｃ列のなかに配置されている冗長メモリ
セルと、列デコーダ（ＣＤＥＣ）と、ｃの冗長列デコー
ダ（ＲＣＤ₁…_N）とを有し、その際に各列デコーダ
（ＲＣＤ₁…₄）が各メモリブロック（ＢＫ₁…_N）の
ｃの冗長列の１つに対応付けられており、またｄのコー
ディング要素（ＣＦ₁,₁…ＣＦ_P,4）を有するメモリ用
の列冗長回路装置において、ｄのコーディング要素（Ｃ
Ｆ₁,₁…ＣＦ_P,4）の各々がアドレス復号手段を含んで
おり、それにより各コーディング要素が任意のメモリブ
ロック（ＢＫ₁…_N）に対応付けられていることを特徴
とするメモリ用の列冗長回路装置。
【請求項２】コーディング要素（ＣＦ₁,₁…Ｃ
Ｆ_P,4）の数ｄがメモリブロック（ＢＫ₁…_N）の数ａ
と冗長列デコーダ（ＲＣＤ₁…₄）の数との積よりも小
さいことを特徴とする請求項１記載の列冗長回路装置。
【請求項３】コーディング要素（ＣＦ₁,₁…Ｃ
Ｆ_P,4）がｃの群に分割されており、ｃの入力端を有す
るノアゲート（ＮＯＲ）が設けられており、ノアゲート
（ＮＯＲ）の入力端がコーディング要素（ＣＦ₁,₁…Ｃ
Ｆ_P,4）の出力端と接続されており、またノアゲート
（ＮＯＲ）の出力端が列デコーダ（ＣＤＥＣ）の能動化
入力端と接続されていることを特徴とする請求項１また
は２記載の列冗長回路装置。
【請求項４】メモリブロック（ＢＫ₁…₄）が多数の
個別メモリブロックを含んでおり、また冗長列線がすべ
ての個別メモリブロックのなかで同時にそのつどの置換
すべき列線を置換し得ることを特徴とする請求項１ない
し３の１つに記載の列冗長回路装置。
【請求項５】アドレス復号手段（ＣＦ₁,₁…Ｃ
Ｆ_P,4）がメモリブロックアドレスおよび列アドレスを
復号するための分離された手段を含んでいることを特徴
とする請求項１ないし４の１つに記載の列冗長回路装
置。
【請求項６】メモリブロックアドレスを復号するため
の手段が列アドレスを復号するための手段と直列に接続
されていることを特徴とする請求項５記載の列冗長回路
装置。
【請求項７】メモリブロックアドレスまたは列アドレ
スを復号するための手段が遮断可能なヒューズ要素（Ｆ
Ｘ₁…ＦＮＸ_M；ＦＹ_y…ＦＮＹ_K）と、節点（Ａ；
Ｃ）と接地点との間に接続されている電界効果トランジ
スタ（Ｆ_x1…ＴＮＸ_M；ＴＹ₁…ＴＮＹ_M）の負荷パス
との多数の並列に接続されている直列回路を有し、その
際に電界効果トランジスタの制御入力端にアドレス信号
が供給され、また保持段（ＩＶ、Ｐ３；Ｎ３、Ｐ６）を
有し、その入力端子が節点（Ａ；Ｃ）と接続されてお
り、またその出力端子から第１の復号信号が取り出し可
能であり、能動化段（Ｐ１、Ｐ２、Ｎ１；Ｐ４、Ｐ５、
Ｎ２）を有し、その出力信号が節点（Ａ；Ｃ）に与えら
れることを特徴とする請求項５または６記載の列冗長回
路装置。
【請求項８】能動化段が第１の導電形の電界効果トラ
ンジスタ（Ｐ１、Ｐ２；Ｐ４、Ｐ５）および第２の導電
形の電界効果トランジスタ（Ｎ１；Ｎ２）を含み、それ
らの負荷パスが直列に供給電位（ＶＤＤ）と接地電位と
の間に接続されており、その際に接地電位に接続されて
いる第２の導電形の電界効果トランジスタ（Ｎ１；Ｎ
２）の制御端子と供給電位に接続されている第１の導電
形の電界効果トランジスタ（Ｐ１；Ｐ４）の制御端子と
が互いに接続されており、また第１の制御信号（ＥＮ；
Ｂ）を供給され、第１の導電形の第２の電界効果トラン
ジスタ（Ｐ２；Ｐ５）の制御端子に別の制御信号（Ｓ
Ｐ；ＡＴＤＮ）が供給され、また第１の導電形の第２の
電界効果トランジスタ（Ｐ２；Ｐ５）および第２の導電
形の電界効果トランジスタ（Ｎ１；Ｎ２）の負荷パスの
直列回路の節点から出力信号が取り出されることを特徴
とする請求項７記載の列冗長回路装置。
【請求項９】アドレス復号手段がダイナミックな回路
装置により構成されていることを特徴とする請求項５ま
たは６記載の列冗長回路装置。
【請求項１０】メモリブロックアドレスまたは列アド
レスを復号するための手段が遮断可能なヒューズ要素
（ＦＫ1 …ＦＮＸM ）と、節点（Ａ）と接地点との間に
接続されている電界効果トランジスタ（ＴＸ₁…Ｔ
Ｘ_M）の負荷パスとの多数の並列に接続されている直列
回路を有し、その際に電界効果トランジスタ（ＴＸ₁…
ＴＸ_M）の制御入力端にアドレス信号が供給され、予充
電トランジスタ（Ｐ１）を有し、その負荷パスが供給電
圧端子（ＶＤＤ）と節点（Ａ）との間に接続されてお
り、節点と接続されているダイナミックな保持段（Ｎ、
Ｐ２）と論理ゲート（ＮＧ）とを有し、その入力端子が
節点（Ａ）と接続されており、またその出力端子からの
復号手段の出力信号が取り出し可能であることを特徴と
する請求項９記載の列冗長回路装置。